CN115833842B - 单环δ-σ调制器、锁相环及芯片 - Google Patents

Abstract

本发明公开了一种单环Δ‑Σ调制器、锁相环及芯片，Δ‑Σ调制器包括：至少三个积分器、至少三个乘法器、第一加法器、比特量化器、第二加法器、传输函数为H₁(z)的第一量化噪声反馈环路和传输函数为H₂(z)的第二量化噪声反馈环路。本发明的单环Δ‑Σ调制器、锁相环及芯片，通过传输函数为H₁(z)的第一量化噪声反馈环路以及传输函数为H₂(z)的第二量化噪声反馈环路，H₁(z)和H₂(z)均可用来表达，将比特量化器产生的量化误差信号经H₁(z)处理后叠加至第二个积分器的输出端，将比特量化器产生的量化误差信号经H₂(z)处理后叠加至第三个积分器的输出端，实现消除分数锁相环的游移杂散的目的。

Description

单环Δ-Σ调制器、锁相环及芯片

技术领域

本发明是关于模拟集成电路领域，特别是关于一种单环Δ-Σ调制器、锁相环及芯片。

背景技术

在模拟集成电路领域，分数锁相环的应用十分广泛，比如：在一个芯片系统中，分数锁相环可以给系统提供一种或多种频率的时钟信号；在无线通信收发机中，分数锁相环用于为收发机系统产生干净的本振信号。分数锁相环的分数分频功能主要是通过Δ-Σ调制器控制多模分频器的分频比的方式来实现的。从相位域的角度上看，相当于调制器输出的量化噪声，进行了累加，即：

e_acc[n]为量化误差的累加(相当于Δ-Σ调制器的量化噪声经过多模分频器后的结果)，x、y为Δ-Σ调制器的输入和输出，M为调制器的模数，对于N bit输入位宽，M＝2^N。

Δ-Σ调制器内部存在若干个积分器，相当于每一级内都存在信号累加后给入下一级。当Δ-Σ调制器的量化精度提高，也就是输入位宽较大(一般当N超过20bit)时，锁相环输出频谱上会出现明显的游移杂散，即在频谱上出现一个或者多个以相对低频的速度左右移动的杂散信号。

在调制器的输出经过多模分频器的累加作用，以及多模分频器和电荷泵非线性的影响，就会在锁相环输出频谱上出现明显的游移杂散，游移杂散会影响分数锁相环的性能，尤其是在雷达等系统应用中。

公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

发明内容

本发明的目的在于提供一种单环Δ-Σ调制器、锁相环及芯片，其能够消除游移杂散，同时能够更好的优化了锁相环的带内噪声，减小了锁相环非线性的设计压力。

为实现上述目的，本发明的实施例提供了一种单环Δ-Σ调制器，包括：至少三个积分器、至少三个乘法器、第一加法器、比特量化器、第二加法器、在z域传输函数为H₁(z)的第一量化噪声反馈环路和在z域传输函数为H₂(z)的第二量化噪声反馈环路。

各积分器依次设置且后一个积分器的输入端与前一个积分器的输出端相连；各所述积分器的输出端均与相应的乘法器的输入端相连；各所述乘法器的输出端均与第一加法器的输入端相连；所述比特量化器的输入端与第一加法器的输出端相连；模拟输入信号和比特量化器的反馈信号经第二加法器处理而输出的信号为第一个积分器的输入信号。

在z域传输函数为H₁(z)的第一量化噪声反馈环路与比特量化器的输出端、比特量化器的输入端以及第二个积分器的输出端相连，以将比特量化器产生的量化误差信号经传输函数H₁(z)处理后叠加至第二个积分器的输出端以消除分数锁相环的游移杂散。

在z域传输函数为H₂(z)的第二量化噪声反馈环路与比特量化器的输出端、比特量化器的输入端以及第三个积分器的输出端相连，以将比特量化器产生的量化误差信号经传输函数H₂(z)处理后叠加至第三个积分器的输出端以消除分数锁相环的游移杂散。

所述传输函数H₁(z)和H₂(z)均可用来表达。

在本发明的一个或多个实施例中，所述第一量化噪声反馈环路在z域传输函数为H₁(z)＝2z^-1(1-z^-1)且第二量化噪声反馈环路在z域传输函数为H₂(z)＝0、所述第一量化噪声反馈环路在z域传输函数为H₁(z)＝1-z^-1且第二量化噪声反馈环路在z域传输函数为H₂(z)＝2z^-1、或者所述第一量化噪声反馈环路在z域传输函数为H₁(z)＝2z^-1(1-z^-1)且第二量化噪声反馈环路在z域传输函数为H₂(z)＝2z^-2。

在本发明的一个或多个实施例中，所述第一量化噪声反馈环路包括相连的第一触发器和第一微分器，所述第一触发器在z域传输函数为2z^-1，所述第一微分器在z域传输函数为1-z^-1。

在本发明的一个或多个实施例中，所述第一量化噪声反馈环路包括第二微分器，所述第二微分器在z域传输函数为1-z^-1，所述第二量化噪声反馈环路包括第二触发器，所述第二触发器在z域传输函数为2z^-1。

在本发明的一个或多个实施例中，所述第一量化噪声反馈环路包括相连的第三微分器和第三触发器，所述第三微分器在z域传输函数为1-z^-1，所述第三触发器在z域传输函数为2z^-1，所述第二量化噪声反馈环路包括相连的第四触发器和第五触发器，所述第四触发器在z域传输函数为z^-1，所述第五触发器在z域传输函数为2z^-1。

在本发明的一个或多个实施例中，所述第一量化噪声反馈环路还包括第三加法器和第四加法器，所述比特量化器的输入端和输出端与第三加法器的输入端相连，所述第二个积分器的输出端与第四加法器的输入端相连，所述第四加法器的输出端与第三个积分器的输入端相连，所述第四加法器用于将经传输函数2z^-1(1-z^-1)、1-z^-1或2z^-1(1-z^-1)处理后得到的信号与第二个积分器的输出信号进行叠加。

在本发明的一个或多个实施例中，所述第一量化噪声反馈环路还包括第三加法器和第四加法器，所述比特量化器的输入端和输出端与第三加法器的输入端相连，所述第二个积分器的输出端与第四加法器的输入端相连，所述第四加法器的输出端与第三个积分器的输入端相连，所述第四加法器用于将经传输函数1-z^-1或2z^-1(1-z^-1)处理后得到的信号与第二个积分器的输出信号进行叠加；

所述第二量化噪声反馈环路还包括第五加法器，所述第五加法器的输入端与第三个积分器的输出端相连，所述第五加法器的输出端与第三个乘法器的输入端相连，所述第五加法器用于将经传输函数2z^-1或2z^-2处理后得到的信号与第三个积分器的输出信号进行叠加。

在本发明的一个或多个实施例中，所述乘法器设置有三个且增益系数分别为2、1.5和0.5。

本发明还公开了一种锁相环，包括所述的单环Δ-Σ调制器。

本发明还公开了一种芯片，包括所述的锁相环。

与现有技术相比，根据本实施例的单环Δ-Σ调制器、锁相环及芯片，通过在z域传输函数为H₁(z)的第一量化噪声反馈环路以及在z域传输函数为H₂(z)的第二量化噪声反馈环路，传输函数H₁(z)和H₂(z)均可用 来表达，将比特量化器产生的量化误差信号经传输函数H₁(z)处理后叠加至第二个积分器的输出端，将比特量化器产生的量化误差信号经传输函数H₂(z)处理后叠加至第三个积分器的输出端，实现消除分数锁相环的游移杂散的目的。

附图说明

图1是根据本发明实施例一的单环Δ-Σ调制器的电路原理图。

图2是根据本发明实施例一的单环Δ-Σ调制器的具体电路原理图。

图3是传统结构的单环Δ-Σ调制器的输出短时傅里叶变换频谱图。

图4是根据本发明实施例一的单环Δ-Σ调制器的输出短时傅里叶变换频谱图。

图5是根据本发明的单环Δ-Σ调制器的输出范围图。

图6是根据本发明实施例二的单环Δ-Σ调制器的具体电路原理图。

图7是根据本发明实施例二的单环Δ-Σ调制器的输出短时傅里叶变换频谱图。

图8是根据本发明实施例三的单环Δ-Σ调制器的具体电路原理图。

图9是根据本发明的锁相环的系统图。

具体实施方式

下面结合附图，对本发明的具体实施例进行详细描述，但应当理解本发明的保护范围并不受具体实施例的限制。

除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。

应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“连接到”另一元件，或与另一元件“相连”，或称元件/电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。

下面结合附图和实施例对本发明进一步说明。

实施例1

如图1所示，一种单环Δ-Σ调制器，包括：至少三个积分器、至少三个乘法器、第一加法器30、比特量化器40、第二加法器50、在z域传输函数为H₁(z)的第一量化噪声反馈环路以及在z域传输函数为H₂(z)的第二量化噪声反馈环路，传输函数H₁(z)和H₂(z)均可用传输函数来表达，即传输函数H₁(z)和H₂(z)的表达式基于传输函数而可以通过变化而形成有多个，以下仅针对几个表达式进行详细说明。

本实施例以三个积分器和三个乘法器，比特量化器40为三比特量化器进行说明，三个积分器和三个乘法器以及三比特量化器对应三阶单环Δ-Σ调制器，四个以上的积分器和乘法器以及四以上比特量化器对应四阶以上的单环Δ-Σ调制器。三个积分器分别为第一积分器11、第二积分器12和第三积分器13，三个乘法器分别为第一乘法器21、第二乘法器22和第三乘法器23。在本实施例中，第一乘法器21、第二乘法器22和第三乘法器23的增益系数分别为2、1.5和0.5。

第一积分器11、第二积分器12和第三积分器13依次设置，第二积分器12的输入端与第一积分器11的输出端相连，第二积分器12的输出信号作为第三积分器13的输入信号。第二积分器12为第一积分器11的后一级，第三积分器13为第二积分器12的后一级。

第一积分器11的输出端与第一乘法器21的输入端相连；第二积分器12的输出端与第二乘法器22的输入端相连；第三积分器13的输出端与第三乘法器23的输入端相连。

第一乘法器21、第二乘法器22和第三乘法器23的输出端均与第一加法器30的输入端相连。比特量化器40的输入端与第一加法器30的输出端相连。

模拟输入信号x[n]和比特量化器40的反馈信号经第二加法器50处理而输出的信号为第一积分器11的输入信号。

第一量化噪声反馈环路与比特量化器40的输出端、比特量化器40的输入端以及第二积分器12的输出端相连，以将比特量化器40产生的量化误差信号经传输函数H₁(z)处理后叠加至第二积分器12的输出端以消除分数锁相环的游移杂散。在本实施例中，第一量化噪声反馈环路在z域的传输函数为H₁(z)＝2z^-1(1-z^-1)。

如图2所示，第一量化噪声反馈环路包括第三加法器61、第四加法器62、第一触发器71和第一微分器72。第一触发器71在z域传输函数为2z^-1，第一微分器72在z域传输函数为1-z^-1。比特量化器40的输入端和输出端与第三加法器61的第一输入端和第二输入端相连，第一触发器71的输入端与第三加法器61的输出端相连，第一触发器71的输出端与第一微分器72的输入端相连，第一微分器72的输出端与第四加法器62的第一输入端相连。第二积分器12的输出端与第四加法器62的第二输入端相连，第四加法器62的输出端与第三积分器13的输入端相连。

第三加法器61用于接收比特量化器40产生的量化误差信号并将量化误差信号输送至第一触发器71，第四加法器62用于将第一触发器71和第一微分器72处理后得到的信号与第二积分器12的输出信号进行叠加并将叠加后得到的信号输送至第三积分器13。

第二量化噪声反馈环路与比特量化器40的输入端、比特量化器40的输出端以及第三积分器13的输出端相连，以将比特量化器40产生的量化误差信号经传输函数H₂(z)处理后叠加至第三积分器的输出端以消除分数锁相环的游移杂散。在本实施例中，第二量化噪声反馈环路在z域传输函数为H₂(z)＝0，即第三积分器13的输出端与比特量化器40的输入端、比特量化器40的输出端断开连接。

图3为传统结构输出短时傅里叶变换频谱图。图4为对传输函数H₁(z)＝2z^-1(1-z^-1)、传输函数H₂(z)＝0的单环Δ-Σ调制器的输出作短时傅里叶变换的频谱图，可以看出本实施例能够消除游移杂散。

另外如图5所示，输入位宽为21bit,传输函数H₁(z)＝2z^-1(1-z^-1)、传输函数H₂(z)＝0的单环Δ-Σ调制器的输出范围为-3～4，从而可以明显的降低锁相环路非线性的设计压力。

实施例2

如图6所示，在本实施例中，第一量化噪声反馈环路与比特量化器40的输入端、比特量化器40的输出端和第二积分器12的输出端相连，以将比特量化器40产生的量化误差信号经传输函数H₁(z)处理后叠加至第二积分器12的输出端以消除分数锁相环的游移杂散。在本实施例中，第一量化噪声反馈环路在z域的传输函数为H₁(z)＝1-z^-1。

第一量化噪声反馈环路包括第三加法器61、第四加法器62和第二微分器81，第二微分器81在z域的传输函数为1-z^-1。

比特量化器40的输入端和输出端与第三加法器61的第一输入端和第二输入端相连，第二微分器81的输入端与第三加法器61的输出端相连，第二微分器81的输出端与第四加法器62的第一输入端相连。第二积分器12的输出端与第四加法器62的第二输入端相连，第四加法器62的输出端与第三积分器13的输入端相连。

第二量化噪声反馈环路与比特量化器40的输入端、比特量化器40的输出端以及第三积分器13的输出端相连，以将比特量化器40产生的量化误差信号经传输函数H₂(z)处理后叠加至第三积分器13的输出端以消除分数锁相环的游移杂散。在本实施例中，第二量化噪声反馈环路在z域的传输函数为H₂(z)＝2z^-1。

第二量化噪声反馈环路包括第二触发器82，第二触发器82在z域传输函数为2z^-1。第二量化噪声反馈环路还包括第五加法器63以及与第一量化噪声反馈环路共用的第三加法器61。在其他实施例中，第三加法器61也可以设置两个，即第一量化噪声反馈环路和第二量化噪声反馈环路内分别设置一个第三加法器61。

比特量化器40的输入端和输出端与第三加法器61的第一输入端和第二输入端相连，第五加法器63的第一输入端与第三积分器13的输出端相连，第五加法器63的输出端与第三乘法器23的输入端相连，第二触发器82的输入端与第三加法器61的输出端相连，第二触发器82的输出端与第五加法器63的第二输入端相连。

在本实施例中，第三加法器61用于接收比特量化器40产生的量化误差信号并将量化误差信号输送至第二微分器81和第二触发器82。第四加法器62用于累加第二微分器81输出的信号和第二积分器12输出的信号并将累加后得到的信号输送至第三积分器13的输入端。第五加法器63用于将第二触发器82处理后得到的信号与第三积分器13的输出信号进行叠加并将叠加后得到的信号输送至第三乘法器23。

图7为对传输函数H₁(z)＝1-z^-1、传输函数H₂(z)＝2z^-1的单环Δ-Σ调制器的输出作短时傅里叶变换的频谱图，可以看出本实施例能够消除游移杂散。

实施例3

如图8所示，在本实施例中，第一量化噪声反馈环路与比特量化器40的输入端、比特量化器40的输出端和第二积分器12的输出端相连，以将比特量化器40产生的量化误差信号经传输函数H₁(z)处理后叠加至第二积分器12的输出端以消除分数锁相环的游移杂散。在本实施例中，第一量化噪声反馈环路在z域的传输函数为H₁(z)＝2z^-1(1-z^-1)。

第一量化噪声反馈环路包括第三加法器61、第四加法器62、第三微分器91和第三触发器92。第三微分器91在z域的传输函数为1-z^-1，第三触发器92在z域的传输函数为2z^-1。

比特量化器40的输入端和输出端与第三加法器61的第一输入端和第二输入端相连，第三触发器92的输入端与第三加法器61的输出端相连，第三触发器92的输出端与第三微分器91的输入端相连，第三微分器91的输出端与第四加法器62的第一输入端相连。第二积分器12的输出端与第四加法器62的第二输入端相连，第四加法器62的输出端与第三积分器13的输入端相连。

第二量化噪声反馈环路与比特量化器40的输入端、比特量化器40的输出端以及第三积分器13的输出端相连，以将比特量化器40产生的量化误差信号经传输函数H₂(z)处理后叠加至第三积分器13的输出端以消除分数锁相环的游移杂散。在本实施例中，第二量化噪声反馈环路在z域的传输函数为H₂(z)＝2z^-2。

第二量化噪声反馈环路包括第四触发器93和第五触发器94。第四触发器93在z域传输函数为z^-1，第五触发器在z域传输函数为2z^-1。第二量化噪声反馈环路还包括第五加法器63以及与第一量化噪声反馈环路共用的第三加法器61。在其他实施例中，第三加法器61也可以设置两个，即第一量化噪声反馈环路和第二量化噪声反馈环路内分别设置一个第三加法器61。

比特量化器40的输入端和输出端分别与第三加法器61的第一输入端和第二输入端相连，第五加法器63的第一输入端与第三积分器13的输出端相连，第五加法器63的输出端与第三乘法器23的输入端相连，第五触发器94的输入端与第三加法器61的输出端相连，第五触发器94的输出端与第四触发器93的输入端相连，第四触发器93的输出端与第五加法器63的第二输入端相连。

在本实施例中，第三加法器61用于接收比特量化器40产生的量化误差信号并将量化误差信号输送至第三触发器92和第五触发器94。第四加法器62用于累加第三微分器91输出的信号和第二积分器12输出的信号并将累加后得到的信号输送至第三积分器13的输入端。第五加法器63用于将第四触发器93处理后得到的信号与第三积分器13的输出信号进行叠加并将叠加后得到的信号输送至第三乘法器23。

对传输函数H₁(z)＝2z^-1(1-z^-1)、传输函数H₂(z)＝2z^-2的单环Δ-Σ调制器的输出作短时傅里叶变换，也可以看出能够消除游移杂散。

如图9所示，本发明还公开了一种锁相环，包括实施例1、实施例2或实施例3中的单环Δ-Σ调制器。锁相环还包括依次闭环连接的鉴频鉴相器、电荷泵、环路滤波器和压控振荡器以及多模分频器。单环Δ-Σ调制器的输入端与多模分频器的输出端相连，单环Δ-Σ调制器的输出端与多模分频器以调节多模分频器的分频比。

本发明还公开了一种芯片，包括上述的锁相环。

前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。

Claims (9)

1.一种单环Δ-Σ调制器，其特征在于，包括：

至少三个积分器，各所述积分器依次设置且后一个积分器的输入端与前一个积分器的输出端相连；

至少三个乘法器，各所述积分器的输出端均与相应的乘法器的输入端相连；

第一加法器，各所述乘法器的输出端均与第一加法器的输入端相连；

比特量化器，所述比特量化器的输入端与第一加法器的输出端相连；

第二加法器，模拟输入信号和比特量化器的反馈信号经第二加法器处理而输出的信号为第一个积分器的输入信号；

在z域传输函数为H₁(z)的第一量化噪声反馈环路，与比特量化器的输出端、比特量化器的输入端以及第二个积分器的输出端相连，以将比特量化器产生的量化误差信号经传输函数H₁(z)处理后叠加至第二个积分器的输出端以消除分数锁相环的游移杂散；

在z域传输函数为H₂(z)的第二量化噪声反馈环路，与比特量化器的输出端、比特量化器的输入端以及第三个积分器的输出端相连，以将比特量化器产生的量化误差信号经传输函数H₂(z)处理后叠加至第三个积分器的输出端以消除分数锁相环的游移杂散；

所述传输函数H₁(z)和H₂(z)均可用H(z)＝∑_k ⁿ _＝1a_kz^-k来表达；

所述第一量化噪声反馈环路在z域传输函数为H₁(z)＝2z^-1(1-z^-1)且第二量化噪声反馈环路在z域传输函数为H₂(z)＝0、所述第一量化噪声反馈环路在z域传输函数为H₁(z)＝1-z^-1且第二量化噪声反馈环路在z域传输函数为H₂(z)＝2z^-1、或者所述第一量化噪声反馈环路在z域传输函数为H₁(z)＝2z^-1(1-z^-1)且第二量化噪声反馈环路在z域传输函数为H₂(z)＝2z^-2。

2.如权利要求1所述的单环Δ-Σ调制器，其特征在于，所述第一量化噪声反馈环路包括相连的第一触发器和第一微分器，所述第一触发器在z域传输函数为2z^-1，所述第一微分器在z域传输函数为1-z^-1。

3.如权利要求1所述的单环Δ-Σ调制器，其特征在于，所述第一量化噪声反馈环路包括第二微分器，所述第二微分器在z域传输函数为1-z^-1，所述第二量化噪声反馈环路包括第二触发器，所述第二触发器在z域传输函数为2z^-1。

4.如权利要求1所述的单环Δ-Σ调制器，其特征在于，所述第一量化噪声反馈环路包括相连的第三微分器和第三触发器，所述第三微分器在z域传输函数为1-z^-1，所述第三触发器在z域传输函数为2z^-1，所述第二量化噪声反馈环路包括相连的第四触发器和第五触发器，所述第四触发器在z域传输函数为z^-1，所述第五触发器在z域传输函数为2z^-1。

5.如权利要求2、3或4所述的单环Δ-Σ调制器，其特征在于，所述第一量化噪声反馈环路还包括第三加法器和第四加法器，所述比特量化器的输入端和输出端与第三加法器的输入端相连，所述第二个积分器的输出端与第四加法器的输入端相连，所述第四加法器的输出端与第三个积分器的输入端相连，所述第四加法器用于将经传输函数2z^-1(1-z^-1)、1-z^-1或2z^-1(1-z^-1)处理后得到的信号与第二个积分器的输出信号进行叠加。

6.如权利要求3或4所述的单环Δ-Σ调制器，其特征在于，所述第一量化噪声反馈环路还包括第三加法器和第四加法器，所述比特量化器的输入端和输出端与第三加法器的输入端相连，所述第二个积分器的输出端与第四加法器的输入端相连，所述第四加法器的输出端与第三个积分器的输入端相连，所述第四加法器用于将经传输函数1-z^-1或2z^-1(1-z^-1)处理后得到的信号与第二个积分器的输出信号进行叠加；

所述第二量化噪声反馈环路还包括第五加法器，所述第五加法器的输入端与第三个积分器的输出端相连，所述第五加法器的输出端与第三个乘法器的输入端相连，所述第五加法器用于将经传输函数2z^-1或2z^-2处理后得到的信号与第三个积分器的输出信号进行叠加。

7.如权利要求1所述的单环Δ-Σ调制器，其特征在于，所述乘法器设置有三个且增益系数分别为2、1.5和0.5。

8.一种锁相环，其特征在于，包括如权利要求1～7任一项所述的单环Δ-Σ调制器。

9.一种芯片，其特征在于，包括如权利要求8所述的锁相环。