JP5508298B2 - 変調器システム及び変調方法 - Google Patents

Description

本発明は、デルタ−シグマ変調器に関し、より詳細には、ゼロ点最適化を含む二次雑音結合を有するデルタ−シグマ変調器および方法に関する。

電子機器の小型化、電力消費および性能に対する要求が増えるにつれて、より小さくより効率的なデジタルアナログ変換器およびアナログデジタル変換器の必要性が高まる。いくつかの用途として、ハイファイオーディオ、ＲＦ送信機およびＲＦ受信機、周波数合成器、スイッチ方式電源ならびにモータ制御が挙げられる。デルタ−シグマ（ΔΣ）変調アナログデジタル変換器（ＡＤＣ）が、これらのデータ変換用途で用いられている。ΔΣ変調を実装するＡＤＣ回路は、低コストＣＭＯＳプロセスを使用しながら非常に高い分解能を達成することができる。信号処理の分野では一般に、コスト、複雑性、電力、速度、信号帯域幅、安定性、オーバーサンプリング比（ＯＳＲ）、出力信号デューティ比、および信号対雑音比（ＳＮＲ）を含む高機能な仕様が要求されている。注目すべき評価基準は、信号対量子化雑音比（ＳＱＮＲ）である。ＳＱＮＲは、アナログデジタル変換操作によって導入される量子化誤差の影響を表す。ＳＱＮＲの６ｄＢの改善は、分解能の１ビットの増加にほぼ対応する。したがって、今日の用途に求められるより高い分解能を達成するためには、ＳＱＮＲの改善が求められる。

デルタ−シグマ変調器は、３つの方法でＳＱＮＲを制御することができる。これらの方法は、１）オーバーサンプリング比、２）変調器次数、および、３）量子化器分解能について適切な値を選択することを含む。これらの値を増加させることによってより高い性能が可能であるが、悪影響もある。例えば、これらの値を増加させることは、デバイスのクロック周波数もしくはデバイス数またはその両方を増加させて、電力消費の増加とデバイスサイズの大型化につながる可能性がある。ＯＳＲを２倍にすることで二次変調器のＳＱＮＲを増加させることができるが、これは、入力帯域幅に制限を課すことになる。変調器次数の増加には、不安定性の増加という影響がある。量子化器分解能を増加させることは、ダイ面積の大型化と電力消費の増加につながる。

ゼロ点最適化は、特に低ＯＳＲおよび高変調器次数に対しては、ΔΣ変調器のＳＱＮＲを増加させることができるが、そこにもまた、悪影響がある。ゼロ点最適化を使うと、雑音伝達関数（ＮＴＦ）のゼロ点を、ＳＱＮＲ改善のために最適な周波数に置くことができる。しかしながら、高ＯＳＲに対しては、この技術は、共振器係数（resonator coefficients リゾネータ係数）について非常に小さい値をもたらす。例えば、ＯＳＲが１６である、図１に示した従来の三次変調器は、０．０２２の係数を必要とする。図１は、ゼロ点最適化を有する従来の三次変調器のブロック図１００である。入力Ｕ １０５が、加算ノード１１０および１１５に与えられる。加算ノード１１０の出力が、積分器１２０の入力に与えられる。積分器１２０の出力が、フィードフォワード経路１２５の入力および加算ノード１３０の入力に与えられる。加算ノード１３０の出力が、積分器１３５の入力に与えられる。積分器１３５の出力が、フィードフォワード経路１４０の入力および積分器１４５の入力に与えられる。積分器１４５の出力が、フィードバック経路１５０の入力に与えられ、その出力は、加算ノード１３０に与えられる。積分器１４５の出力は、加算ノード１１５にも与えられ、その出力は、量子化器１５５に与えられる。量子化器出力は、デジタル出力フィードバック経路１６０によって加算ノード１１０に戻され、また、出力Ｖ １６５も供給される。

この小共振器係数値の実装は、ゼロ点最適化がない場合と比較して、追加の電力消費と大きなダイ面積を必要とする。それはまた、システム全体にとって高雑音レベルの原因となる可能性もある。これは、より大きい静電容量またはＴ−ネットワークを使用することによって解決されることも可能だが、これらのどちらも、雑音レベルを低減するために元の変調器よりも多くの電力を必要とする。一般に、コンデンサは、電力を節約するために（入力信号に接続される）最初の積分器から次の積分器へと縮小される。しかしながら、ゼロ点最適化があると、入力ブランチの１つを通って小共振器フィードバック係数を供給しながら積分器コンデンサを縮小することは困難である。これは、最小許容静電容量が作製プロセスによって決められるからである。

一般に、雑音結合は、遅延量子化雑音を加えるか、減じることによって変調器の次数を増加させる技術であり、量子化雑音のより優れたシェーピングを可能にする。雑音結合された変調器は、主な変調器とともに実装することでＮＴＦのゼロ点を実現することができる。しかしながら、主な変調器については、もし一次変調器が使用されるならば、１つのゼロ点だけを移動できる。それゆえに、ＳＱＮＲの改善は、より高い変調器次数と比較して大きくない。二次変調器に関してさえ、主伝達関数に最適化ゼロ点を入れることは、数フェムトファラッド程度の静電容量を必要とするので困難である。加えて、（入力の１つとして共振器フィードバックを有する）積分器の電力消費は、この係数によって影響を受ける。結果は、正確なコンデンサを得るためにコンデンササイズを増加させる場合、より大きい面積とより多くの電力消費が必要とされるということである。

必要とされているのは、サイズ、電力消費、安定性、または帯域幅を劣化させることなく、ＳＱＮＲ性能を改善するための技術である。

ゼロ点最適化技術を用いる改良された雑音結合変調器のための方法および装置が開示される。主伝達関数のブランチ以外のブランチの一部として共振器係数を実現することによって、他の仕様を劣化させることなくＳＱＮＲを改善する課題が解決される。二次雑音結合を用いて、最初の積分器に入るフィードバックブランチを使用することなくゼロ点を得る。いくつかの実施形態は、一次変調器、二次雑音結合および共振器（resonator リゾネータ）を用いる。これは、小さいコンデンサおよび利得係数を除去し、増幅器の数を低減することによって、より少ない電力消費およびより小さいサイズを可能にする。ＭＡＴＬＡＢ（登録商標）シミュレーションによって、提案されるスキームの性能が、二次エンハンスメント（ｅｎｈａｎｃｅｍｅｎｔ）および信号対量子化雑音比（ＳＱＮＲ）の改善を有することが検証される。ＭＡＴＬＡＢ（登録商標）は、Ｔｈｅ ＭａｔｈＷｏｒｋｓ（商標）、Ｉｎｃ．の登録商標である。

いくつかの実施形態は、フィードバック信号と加算される入力信号を受け取る積分器と、前記積分器、前記入力信号、およびデジタル雑音結合ブランチから入力を受け取るアナログ雑音結合ブランチと、前記アナログ雑音結合ブランチから入力を受け取る量子化器とを備える変調器システムを提供する。前記量子化器の出力は、前記デジタル雑音結合ブランチに与えられ、共振器係数経路は、フィードバックブランチと並列である。

さらなる実施形態は、受信信号および第１のフィードバック信号の第１の加算を行うステップと、前記第１の加算の出力の第１の積分を行い、第１の積分信号を生成するステップと、前記受信信号、前記第１の積分信号、およびデジタル経路信号の第２の加算を行うステップと、アナログ経路で前記第２の加算の出力を処理するステップであって、前記アナログ経路はフィードバックを備えるものであるステップと、前記アナログ経路の出力を量子化するステップとを含むデルタシグマ変換を行うための方法を提供する。前記量子化の出力は、前記デジタル経路に与えられ、前記デジタルフィードバック経路はフィードバックを備え、前記量子化の出力は、第１のフィードバック信号であり、前記量子化の出力は、前記受信信号の変換された出力信号である。

本明細書で説明される特徴および利点は包括的でなく、特に、図面、明細書および特許請求の範囲を考慮すれば当業者には多くの追加の特徴および利点が明らかであろう。その上、本明細書で使用される用語は、主に可読性および説明目的のために選択されており、本発明の主題の範囲を限定するためではないことに留意されたい。

ゼロ点最適化を有する、従来の三次変調器のブロック図であり、小共振器係数を示す図である。 本発明の一実施形態に従って構成された、雑音結合ブランチにおける二次雑音結合およびゼロ点最適化を有する三次変調器のブロック図である。 本発明の一実施形態に従って構成された図２の係数が合成された三次変調器のブロック図である。 本発明の一実施形態に従って構成された、分離したアナログ雑音結合ブランチ及びデジタル雑音結合ブランチを示すブロック図である。 本発明の一実施形態に従って構成された、アクティブ加算器入力より前のデジタル減算によるブランチ整合を示すブロック図である。 本発明の一実施形態に従ってデルタシグマ変換を行うための方法の流れ図である。 本発明の一実施形態についての電力スペクトル密度（ＰＳＤ）シミュレーション結果を示す図である。

次の詳細な説明は、添付図面を参照して現在特許請求の範囲に記載されている発明の例示的実施形態を提供する。この説明は例を示すものであり、本発明の範囲を限定するものではないことが意図されている。いくつかの実施形態は、当業者が本発明を実施するのに十分詳細に述べられている。他の実施形態は、本発明の精神または範囲から逸脱することなく、いくらかの変形をともなって実施することができる。

（ゼロ点最適化）
図２は、一実施形態のための、雑音結合ブランチにおける二次雑音結合およびゼロ点最適化を有する三次変調器のブロック図２００である。入力Ｕ ２０５が、加算ノード２１０および２１５に与えられる。加算ノード２１０の出力が、積分器２２０の入力に与えられる。積分器２２０の出力が、加算ノード２２５に与えられる。加算ノード２２５の出力が、加算ノード２１５に与えられる。加算ノード２１５の出力が、出力Ｖ ２３５を供給する量子化器２３０に与えられ、また、加算ノード２４０にも与えられる。量子化器２３０の出力はまた、フィードバック経路２４５を介して加算ノード２１０にも与えられる。加算ノード２４０の出力が、遅延素子２５０および遅延素子２５５に与えられる。遅延素子２５５の出力が、加算ノード２２５に与えられる。遅延素子２５０の出力が、フィードバック段２６０およびフィードバック段２６５に与えられる。フィードバック段２６０およびフィードバック段２６５の各々の出力が、加算ノード２２５に与えられる。フィードバック段２６０およびフィードバック段２６５の係数（遅延係数）は、それぞれ、０．０２２および２である。このブロック図は、二次雑音結合を有する一次低歪み変調器の使用を描写し、ゼロ点最適化のために使用されるブランチを雑音結合に移動させる。当該変調器は、ＯＳＲが１６である。加算ノード２４０では、量子化器２３０のための入力信号が、量子化器２３０の出力から減算される。その結果、加算ノード２４０の出力は、量子化雑音自体を与える。主雑音結合ブランチは、伝達関数（−２ｚ^-1＋ｚ^-2）を実現し、これらは、量子化雑音をアクティブ加算器の入力に結合する。これは、二次ノイズシェーピングされた量子化雑音をもたらす。フィードバック段２６０は、０．０２２という小さい係数を有する共振器経路（resonator path リゾネータパス）として働き、伝達関数（＋０．０２２ｚ^-1）を実現し、また量子化雑音をアクティブ加算器の入力にも結合する。雑音結合ブランチと並列に入れられるこの共振器経路は、主雑音結合ブランチの二次ノイズシェーピングされた量子化雑音におけるゼロ点最適化を実現する。ここで、図２の雑音伝達関数（ＮＴＦ）は次式で表される。
（Ｖ（ｚ）／Ｅ（ｚ））＝（１−ｚ^-1）（１−２ｚ^-1＋０．０２２ｚ^-1＋ｚ^-2）（１）

図３は、一実施形態による、図２の係数を合成した三次変調器３００のブロック図である。図２のブロック図と同様に、入力Ｕ ３０５が、加算ノード３１０および３１５に与えられる。加算ノード３１０の出力が、積分器３２０の入力に与えられる。積分器３２０の出力が、加算ノード３２５に与えられる。加算ノード３２５の出力が、加算ノード３１５に与えられる。加算ノード３１５の出力が、出力Ｖ ３３５を供給する量子化器３３０に与えられ、また加算ノード３４０にも与えられる。量子化器３３０の出力はまた、フィードバック経路３４５を介して加算ノード３１０にも与えられる。加算ノード３４０の出力が、遅延素子３５０および遅延素子３５５に与えられる。遅延素子３５５の出力が、加算ノード３２５に与えられる。遅延素子３５０の出力が、フィードバック段３６０に与えられる。フィードバック段３６０からの出力が、加算ノード３２５に与えられる。共振器係数経路は、図２ではフィードバックブランチと並列であるが、図３では合成されている。ここで、係数は、非常に高いＯＳＲ値に対してでさえ小さくない。図３の雑音伝達関数（ＮＴＦ）は次式で表される。

右側の第１の因数項は、雑音結合のない変調器ループから来る。二次の項は、ゼロ点をＤＣから、雑音結合によって得られる最適周波数に移動させる。このゼロ点最適化は、従来のゼロ点最適化と同じ方法で、いくつかのゼロ点を置くことによってより高次の雑音結合に適用できる。

（ブランチ最適化）
図４は、一実施形態における、分離したアナログ雑音結合ブランチ及びデジタル雑音結合ブランチを描写する変調器４００のブロック図である。入力Ｕ ４０５が、加算ノード４１０および４１５に与えられる。加算ノード４１０の出力が、積分器４２０の入力に与えられる。積分器４２０の出力が、加算ノード４１５に与えられる。加算ノード４１５の出力が、加算ノード４２５に与えられる。加算ノード４２５の出力が、量子化器４３０ならびに遅延素子４３５、４４０、および４４５に与えられる。加算ノード４２５から遅延素子４３５を通って、加算ノード４２５へ戻る経路が、ループ４５０を形成する。遅延素子４４５の出力が、加算ノード４２５に与えられる。遅延素子４４０の出力が、フィードバック段４５５に与えられる。フィードバック段４５５からの出力もまた、加算ノード４２５に与えられる。量子化器４３０は、出力Ｖ ４６０を供給し、また遅延素子４６５および４７０にも与えられる。遅延素子４７０の出力が、加算ノード４１５に与えられる。遅延素子４６５の出力が、フィードバック段４７５に与えられる。フィードバック段４７５からの出力もまた、加算ノード４１５に与えられる。アナログ区域４８０は、構成要素４２５、４３５、４４０、４４５、および４５５を備える。デジタル区域４８５は、構成要素４６５、４７０、および４７５を備える。図３の雑音結合ブランチを改良することによって、アクティブ加算器４２５のフィードバック係数が増加される。これにより、電力消費が低減される。図４は、加算器での雑音結合ブランチのアナログ経路４８０およびデジタル経路４８５の分離を示す。この分離は、遅延量子化雑音を供給するためのアナログ経路およびデジタル経路に対して異なる符号をもたらす。アナログ経路のｚ^-1ブランチの１つは、積分器を形成するために使用できる。しかしながら、おのとき、ブランチの係数はアナログ経路とデジタル経路の間で整合しない。ブランチの数を整合させるために、デジタル減算が、アクティブ加算器入力より前の遅延ブロックの入力において行われる。

図５は、結果として生じる構造を描写する。図５は、本発明の実施形態のための、アクティブ加算器入力より前のデジタル減算によるブランチ整合を描写する変調器５００のブロック図である。入力Ｕ ５０５が、加算ノード５１０および５１５に与えられる。加算ノード５１０の出力が、積分器５２０の入力に与えられる。積分器５２０の出力が、加算ノード５１５に与えられる。加算ノード５１５の出力が、加算ノード５２５に与えられる。加算ノード５２５の出力が、積分器５３０に与えられる。積分器５３０の出力が、量子化器５３５ならびに遅延素子５４０および５４５に与えられる。遅延素子５４０の出力が、フィードバック段５５０に与えられる。フィードバック段５５０からの出力が、加算ノード５２５に与えられる。遅延素子５４５の出力もまた、加算ノード５２５に与えられる。量子化器５３５は、出力Ｖ ５５５を供給し、また遅延素子５６０および５６５、ならびに加算ノード５７０にも与えられる。遅延素子５６０の出力が、フィードバック段５７５に与えられる。フィードバック段５７５からの出力が、加算ノード５１５に与えられる。加算ノード５７０の出力が、遅延素子５８０に与えられる。遅延素子５８０の出力が、加算ノード５１５に与えられる。遅延素子５６５の出力が、加算ノード５７０に与えられる。アナログ区域５９２は、構成要素５２５、５３０，５４０，５４５、および５５０を備える。デジタル区域５９４は、構成要素５６０、５６５、５７０、および５８０を備える。回路が設計されるとき、第２の積分器のフィードバック係数は、コンデンサを共有することによって増加でき、破線および実線のデジタルブランチ５８５およびアナログブランチ５９０ブランチを実現する。それゆえに、電力消費が低減できる。加えて、主要な電力節約は、雑音結合手法を使って増幅器の数を低減することから来る。図５では、多ビット量子化器構造に必要とされるアクティブ加算器のオペアンプを含む、２つのオペアンプが、図１の変調器と比較して削減されている。

図６は、デルタシグマ変換を行うための方法の流れ図６００である。当該方法は、受信信号および第１のフィードバック信号の第１の加算を行うステップ６０５と、第１の加算の出力の第１の積分を行い、第１の積分信号を生成するステップ６１０と、受信信号、第１の積分信号、およびデジタル経路信号の第２の加算を行うステップ６１５と、アナログ経路で第２の加算の出力を処理するステップ６２０であって、当該アナログ経路はフィードバックを備えるものであるステップと、アナログ経路の出力を量子化するステップ６２５とを含み、当該量子化の出力は、デジタル経路に与えられ、デジタルフィードバック経路はフィードバックを備え、量子化の出力は第１のフィードバック信号である。さらに、量子化の出力から出力信号を供給するステップ６３０を含む。

図７は、本発明の実施形態についての電力スペクトル密度（ＰＳＤ）シミュレーション結果７００を示す。−６ｄＢ入力正弦波、１６のＯＳＲ、および１５レベルの量子化器を有する一次および三次の変調器が、ＭＡＴＬＡＢ（登録商標）を使用してシミュレートされた。ＦＦＴでは、６５５３６データ点が使用された。図７は、一次変調器の電力スペクトル密度７０５、ゼロ点最適化のない三次変調器の電力スペクトル密度７１０（より少ない加算ノード１３０およびフィードバック経路１５０の図１の三次変調器アーキテクチャからとして）、ならびに雑音結合およびゼロ点最適化の効果を例示するために図５で示される変調器実施形態のＰＳＤ７１５を示す。信号帯域端７２０および積分雑音７２５も示されている。提案される雑音結合およびゼロ点最適化を使用することによって、二次ＮＴＦエンハンスメントおよび７．６ｄＢのＳＱＮＲ改善が達成される。

雑音結合変調器のためのゼロ点最適化技術が開示されている。これらは、低電力システムに適用でき、チップ面積を低減することに加えて、非常に小さいコンデンサおよび利得係数を排除し、オペアンプの数を低減し、フィードバック係数を増加させる。

本発明の実施形態に関する上記記述は、例示および説明の目的のために提示されていた。包括的であることや本発明を開示された厳密な形に限定することは意図されていない。多くの改良形態および変形形態がこの開示に照らして可能である。本発明の範囲は、この詳細な記述によって限定されず、添付される特許請求の範囲によって限定されることが意図されている。

Claims (20)

1. 第１のフィードバック信号と加算された入力信号を受け取る積分器と、
   前記積分器からの積分器出力信号と加算された前記入力信号を受け取る量子化器であって、前記積分器の入力に、前記第１のフィードバック信号を出力する量子化器と、
   前記量子化器の入力と前記量子化器の出力との間の量子化雑音をフィードバックする雑音結合ブランチであって、前記雑音結合ブランチは特定の遅延を含み、前記雑音結合ブランチのフィードバックは、前記量子化器の入力に与えられるものである雑音結合ブランチと、
   前記量子化器に共振器経路量子化雑音をフィードバックする共振器経路と
   を備えることを特徴とする変調器システム。
2. 前記特定の遅延は、一次遅延および二次遅延を含み、
   前記雑音結合ブランチは、遅延された量子化雑音を増加させ、前記一次遅延は、一次雑音結合ブランチ遅延係数を含み、前記二次遅延は、二次雑音結合ブランチ遅延係数を含み、
   前記共振器経路は、遅延された共振器経路量子化雑音を増加させ、前記共振器経路は、一次共振器経路遅延を含み、前記一次共振器経路遅延は、一次共振器経路遅延係数を含むことを特徴とする請求項１に記載の変調器システム。
3. 前記一次雑音結合ブランチ遅延係数は−２であり、前記二次雑音結合ブランチ遅延係数は＋１であることを特徴とする請求項２に記載の変調器システム。
4. 前記共振器経路は、前記一次雑音結合ブランチ遅延係数に前記一次共振器経路遅延係数を加算することにより、前記雑音結合ブランチと合成されていることを特徴とする請求項２に記載の変調器システム。
5. 量子化雑音信号を生成する加算素子をさらに備え、前記加算素子は、前記量子化器への入力信号と、前記量子化器からの出力信号を組み合わせることを特徴とする請求項１に記載の変調器システム。
6. 一次遅延を前記量子化雑音信号に加える一次遅延素子と、
   二次遅延を前記量子化雑音信号に加える二次遅延素子と、
   前記一次遅延素子からの一次遅延素子出力信号を前記量子化器の入力にフィードバックする第１のフィードバック段であって、前記一次遅延素子出力信号は一次遅延素子係数を乗じることで増加されるものである第１のフィードバック段と、
   前記二次遅延素子からの二次遅延素子出力信号を前記量子化器の入力にフィードバックする第２のフィードバック段と、
   前記一次遅延素子からの出力信号を前記量子化器の入力にフィードバックする第３のフィードバック段であって、前記出力信号は第３のフィードバック段係数を乗じることで増加されるものである第３のフィードバック段と
   をさらに備えることを特徴とする請求項５に記載の変調器システム。
7. 前記量子化器への入力信号を処理するためのアナログ回路と
   前記量子化器からの出力信号を処理するためのデジタル回路と
   備えることを特徴とする請求項１に記載の変調器システム。
8. 分離されたアナログ雑音結合ブランチ及びデジタル雑音結合ブランチを備えることを特徴とする請求項７に記載の変調器システム。
9. アクティブ加算器入力より前のデジタル減算によるブランチ整合を備えることを特徴とする請求項７に記載の変調器システム。
10. 前記アナログ回路は、
    前記量子化器への前記入力信号に、アナログ一次遅延を加える第１の一次遅延素子および第２の一次遅延素子と、
    前記量子化器への前記入力信号に、アナログ二次遅延を加える第１の二次遅延素子と、
    前記第１の一次遅延素子、前記第２の一次遅延素子、及び前記第１の二次遅延素子からの出力信号を、それぞれ前記量子化器の前記入力にフィードバックするための第１のフィードバック段、第２のフィードバック段、及び第３のフィードバック段であって、各出力信号は、特定の係数を乗じることで増加されており、
    前記デジタル回路は、
    前記量子化器からの前記出力信号にデジタル一次遅延を加える第３の一次遅延素子と、
    前記量子化器からの前記出力信号にデジタル二次遅延を加える第２の二次遅延素子と、
    前記第３の一次遅延素子および前記第２の二次遅延素子からの出力信号をそれぞれフィードバックするための第４のフィードバック段および第５のフィードバック段であって、
    各出力信号は、特定の係数を乗じることで増加されていることを特徴とする請求項７に記載の変調器システム。
11. 前記アナログ回路は、
    前記量子化器への前記入力信号より前の段に位置する一次積分器と、
    前記量子化器への前記入力信号に一次遅延を加える第１の一次遅延素子と、
    前記量子化器への前記入力信号に二次遅延を加える第１の二次遅延素子と、
    前記第１の一次遅延素子および前記第１の二次遅延素子からの出力信号を、それぞれ前記一次積分器の前記入力にフィードバックする第１のフィードバック段および第２のフィードバック段であって、各出力信号は、それぞれ第１の一次遅延素子係数および第１の二次遅延素子係数を乗じることで増加されており、
    前記デジタル回路は、
    前記量子化器からの前記出力信号にデジタル一次遅延を加える第２の一次遅延素子と、
    第２の一次遅延素子係数を乗じることで増加された、前記第２の一次遅延素子からの出力信号を、前記一次積分器の前記入力にフィードバックする第３のフィードバック段と、
    前記量子化器からの前記出力信号にデジタル第３一次遅延を加える第３の一次遅延素子と、
    前記第３の一次遅延素子からの出力信号が加算された前記量子化器からの前記出力信号にデジタル第４一次遅延を加える第４の一次遅延素子と、
    第４の一次遅延素子係数を乗じることで増加された、前記第４の一次遅延素子からの出力信号を、前記一次積分器にフィードバックする第４のフィードバック段と
    を備えることを特徴とする請求項７に記載の変調器システム。
12. 前記第１の一次遅延素子係数は、前記第２の一次遅延素子係数と等しいことを特徴とする請求項１１に記載の変調器システム。
13. 前記第１の一次遅延素子係数および前記第２の一次遅延素子係数は、同一の静電容量により形成されていることを特徴とする請求項１２に記載の変調器システム。
14. 請求項１記載の変調器システムを備えるアナログデジタル変換器。
15. 請求項１記載の変調器システムを備えるデジタルアナログ変換器。
16. 入力信号および第１のフィードバック信号を受け取るステップと、
    前記入力信号および前記第１のフィードバック信号を積分器において積分するステップと、
    少なくとも前記積分された信号と前記入力信号を加算して加算された信号を生成するステップと、
    前記加算された信号を量子化器において量子化して、量子化信号を生成するステップと、
    前記量子化信号を前記第１のフィードバック信号としてフィードバックするステップと、
    前記量子化器の入力と前記量子化器の出力との間の量子化雑音を、特定の遅延を含む雑音結合ブランチを通してフィードバックするステップと、
    前記量子化雑音を共振器経路を通してフィードバックするステップと
    を含むことを特徴とする変調方法。
17. 前記特定の遅延は、一次遅延および二次遅延を含み、前記変調方法は、
    前記雑音結合ブランチにおいて、遅延された量子化雑音を増加させるステップであって、前記一次遅延は一次雑音結合ブランチ遅延係数を含み、前記二次遅延は二次雑音結合ブランチ遅延係数を含むものであるステップと、
    前記共振器経路において、遅延された共振器経路量子化雑音を増加させるステップであって、前記共振器経路は一次共振器経路遅延を含み、前記一次共振器経路遅延は一次共振器経路遅延係数を含むものであるステップと
    をさらに含むことを特徴とする請求項１６に記載の変調方法。
18. 前記共振器経路は、前記一次雑音結合ブランチ遅延係数に前記一次共振器経路遅延係数を加算することにより、前記雑音結合ブランチと合成されていることを特徴とする請求項１７に記載の変調方法。
19. 前記量子化器への入力信号を処理するためのアナログ回路を設けるステップと、
    前記量子化器からの出力信号を処理するためのデジタル回路を設けるステップと、
    第１の一次遅延素子および第２の一次遅延素子において、前記量子化器への前記入力信号に、アナログ一次遅延を加えるステップと、
    第１の二次遅延素子において、前記量子化器への前記入力信号に、アナログ二次遅延を加えるステップと、
    アナログ第１フィードバック段、アナログ第２フィードバック段、及びアナログ第３フィードバック段を通して、前記第１の一次遅延素子、前記第２の一次遅延素子、及び前記第１の二次遅延素子からの出力信号を、それぞれ前記量子化器の前記入力にフィードバックするステップであって、各出力信号は、各特定の係数を乗じることで増加されるステップと、
    第３の一次遅延素子において、前記量子化器からの前記出力信号にデジタル一次遅延を加えるステップと、
    第２の二次遅延素子において、前記量子化器からの前記出力信号にデジタル二次遅延を加えるステップと、
    デジタル第４フィードバック段およびデジタル第５フィードバック段において、前記第３の一次遅延素子および前記第２の二次遅延素子からの出力信号をそれぞれフィードバックするステップであって、各出力信号は、各特定の係数を乗じることで増加されるステップと
    をさらに含むことを特徴とする請求項１６に記載の変調方法。
20. 入力信号および量子化器出力第１フィードバック信号を受け取るステップと、
    前記入力信号および前記量子化器出力第１フィードバック信号を積分器において積分して積分された信号を生成するステップと、
    前記量子化器への量子化器入力信号を処理するためのアナログ回路を設けるステップと、
    前記量子化器からの出力信号を処理するためのデジタル回路を設けるステップと、
    前記量子化器への前記量子化器入力信号より前の段に位置する一次積分器を設けるステップと、
    第１の一次遅延素子において、前記量子化器への前記量子化器入力信号に、アナログ一次遅延を加えるステップと、
    第１の二次遅延素子において、前記量子化器への前記量子化器入力信号に、アナログ二次遅延を加えるステップと、
    アナログ第１フィードバック段およびアナログ第２フィードバック段を通して、前記第１の一次遅延素子および前記第１の二次遅延素子からの出力信号を、それぞれ前記一次積分器の前記入力にフィードバックするステップであって、各出力信号は、それぞれ第１の一次遅延素子係数および第１の二次遅延素子係数を乗じることで増加されるステップと、
    第２の一次遅延素子において、前記量子化器からの前記出力信号に、デジタル一次遅延を加えるステップと、
    デジタル第３フィードバック段を通して、第２の一次遅延素子係数を乗じることにより増加された、前記第２の一次遅延素子からの出力信号を、前記一次積分器の前記入力にフィードバックするステップと、
    第３の一次遅延素子において、前記量子化器からの前記出力信号に、デジタル第３一次遅延を加えるステップと、
    第４の一次遅延素子において、前記第３の一次遅延素子からの出力信号と加算された前記量子化器からの前記出力信号に、デジタル第４一次遅延を加えるステップと、
    デジタル第４フィードバック段を通して、第４の一次遅延素子係数を乗じることにより増加された、前記第４の一次遅延素子からの出力信号を、前記一次積分器にフィードバックするステップと
    を含むことを特徴とする変調方法。

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