JP7383511B2 - 半導体装置、半導体装置を用いたシステム及びアナログ・ディジタル変換器 - Google Patents

半導体装置、半導体装置を用いたシステム及びアナログ・ディジタル変換器 Download PDF

Info

Publication number
JP7383511B2
JP7383511B2 JP2020022145A JP2020022145A JP7383511B2 JP 7383511 B2 JP7383511 B2 JP 7383511B2 JP 2020022145 A JP2020022145 A JP 2020022145A JP 2020022145 A JP2020022145 A JP 2020022145A JP 7383511 B2 JP7383511 B2 JP 7383511B2
Authority
JP
Japan
Prior art keywords
filter
output signal
adjustment
quantizer
adjustment filter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020022145A
Other languages
English (en)
Other versions
JP2021129188A (ja
Inventor
光弥 深澤
徹郎 松井
正樹 藤原
俊 大島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2020022145A priority Critical patent/JP7383511B2/ja
Publication of JP2021129188A publication Critical patent/JP2021129188A/ja
Application granted granted Critical
Publication of JP7383511B2 publication Critical patent/JP7383511B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Description

本発明は、半導体装置、半導体装置を用いたシステム及びアナログ・ディジタル変換器に関する。
例えば、車載用途のミリ波レーダシステム等では、高分解能、広信号帯域及びロバストなアナログ・ディジタル変換器が必要とされる。このような要求を満たすアナログ・ディジタル変換器として、ＭＡＳＨ型（カスケード型）のシグマデルタ（ΣΔ）アナログ・ディジタル変換器（デルタシグマ（ΔΣ）ＡＤＣとも呼ばれる）が知られている。
特許文献１には、ＭＡＳＨ型のΣΔアナログ・ディジタル変換器が記載されている。特許文献１のΣΔアナログ・ディジタル変換器は、第１及び第２の変調器と、プローブ信号生成回路と、第１及び第２の適応フィルタと、ノイズキャンセル回路とを有している。
特許文献１のΣΔアナログ・ディジタル変換器において、第１の変調器は、アナログ回路で構成される第１のアナログ積分器と、第１のアナログ積分器の出力信号を量子化する第１の量子化器とを含み、アナログ信号となる外部入力信号が入力される。また、第２の変調器は、第１の変調器の後段に結合され、第２の量子化器を含む。そして、第１の適応フィルタは、プローブ信号に応じた第１の量子化器の出力信号を観測することで第１の変調器の伝達関数を探索し、第２の適応フィルタは、プローブ信号に応じた第２の量子化器の出力信号を観測することで第２の変調器の伝達関数を探索する。ノイズキャンセル回路は、第１及び第２の適応フィルタの探索結果を用いて第１の量子化器で生じる量子化誤差をキャンセルする。
特開２０１８－１８２６１０号公報
特許文献１では、伝達関数の探索技術によって、アナログ伝達関数の周波数特性に、ディジタルフィルタの周波数特性を合わせることができる。これにより、第１及び第２の変調器を構成するアナログ積分器に対して要求される特性を緩和することができる。よって、第１及び第２の変調器に要する消費電力を抑制することができる。
しかしながら、第１及び第２の変調器を構成するアナログ積分器のＲＣ素子のばらつき、アンプ利得不足及び帯域不足等の不完全性が大きくなると、第１の変調器の伝達関数Ｈ１Ｄ（ｆ）及び第２の変調器の伝達関数Ｈ２Ｄ（ｆ）を正確に表現するためのディジタルフィルタ係数規模が大幅に増加してしまう。そのため、アナログ積分器の消費電力削減以上に、ディジタル部の消費電力が増加してしまうと共に、ΣΔアナログ・ディジタル変換器を構成する回路の面積も大きく増加してしまう。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、アナログ回路で構成される第１アナログ積分器を有する第１ループフィルタと、前記第１ループフィルタの出力信号を量子化する第１量子化器とを含み、アナログ信号となる外部入力信号が入力される第１変調器と、前記第１変調器の後段に接続され、第２量子化器を含む第２変調器と、前記第１変調器にプローブ信号を注入するプローブ信号生成回路と、前記第１量子化器の出力信号の周波数特性を調整する第１調整フィルタと、前記第２量子化器の出力信号の周波数特性を調整する第２調整フィルタと、前記プローブ信号に応じた前記第１量子化器の出力信号を、前記第１調整フィルタを介して観測することで前記第１変調器の伝達関数を探索する第１適応フィルタと、前記プローブ信号に応じた前記第２量子化器の出力信号を、前記第２調整フィルタを介して観測することで前記第２変調器の伝達関数を探索する第２適応フィルタと、前記第１適応フィルタの探索結果と前記第２適応フィルタの探索結果とを用いて前記第１量子化器で生じる量子化誤差をキャンセルするノイズキャンセル回路と、を備える。
前記一実施の形態によれば、低消費電力化及び小面積化を実現する半導体装置、半導体装置を用いたシステム及びアナログ・ディジタル変換器を提供することができる。
比較例１に係るＡＤＣを例示したブロック図である。 比較例１に係るＡＤＣにおいて、初段変調器を例示したブロック図である。 比較例１に係るＡＤＣにおいて、次段変調器を例示したブロック図である。 比較例２に係るＡＤＣを例示したブロック図である。 比較例２に係るＡＤＣにおいて、初段変調器を例示したブロック図である。 実施形態１に係るＡＤＣを例示したブロック図である。 実施形態１に係るＡＤＣにおいて、調整フィルタが有る場合及び無い場合の初段変調器の出力における量子化誤差の伝達特性を例示したグラフであり、横軸は、周波数を示し、縦軸は、伝達特性を示す。 実施形態１に係るＡＤＣにおいて、調整フィルタが有る場合及び無い場合の次段変調器の出力における量子化誤差の伝達特性を例示したグラフであり、横軸は、周波数を示し、縦軸は、伝達特性を示す。 実施形態１に係るＡＤＣにおいて、調整フィルタが有る場合及び無い場合の伝達特性Ｈ１Ｄの係数列を例示したグラフであり、横軸は、係数の番号を示し、縦軸は、係数値を示す。 実施形態１に係るＡＤＣにおいて、調整フィルタが有る場合及び無い場合の伝達特性Ｈ２Ｄの係数列を例示したグラフであり、横軸は、係数の番号を示し、縦軸は、係数値を示す。 実施形態２に係るＡＤＣを例示したブロック図である。 実施形態３に係るＡＤＣを例示したブロック図である。 実施形態４に係るＡＤＣを用いたシステムの主要部を例示したブロック図である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
実施形態１～４に係るアナログ・ディジタル変換器（以下、ＡＤＣと呼ぶ。）を説明する。まず、実施形態１～４のＡＤＣを説明する前に、比較例１及び２に係るＡＤＣとその課題を説明する。これにより、実施形態１～４のＡＤＣをより明確にする。
（比較例１）
比較例１に係るＡＤＣを説明する。比較例１のＡＤＣは、例えば、ミリ波レーザ受信部に用いられるＡＤＣである。図１は、比較例１に係るＡＤＣを例示したブロック図である。図２は、比較例１に係るＡＤＣにおいて、初段変調器を例示したブロック図である。図３は、比較例１に係るＡＤＣにおいて、次段変調器を例示したブロック図である。
図１～図３に示すように、比較例に係るＡＤＣ１０１は、初段変調器ＳＤＭ１０１、次段変調器ＳＤＭ１０２、ノイズキャンセル回路ＣＣＮ１０１を備えている。ＡＤＣ１０１は、ＭＡＳＨ型ΣΔＡＤＣである。ＡＤＣ１０１は、アナログ信号となる外部入力信号ＶＩＮが入力され、ディジタル信号となる外部出力信号ＤＯＵＴを出力する。
初段変調器ＳＤＭ１０１は、ループフィルタＬＦ１、量子化器ＱＴ１、ディジタル・アナログ変換回路ＤＡＣ１２を有している。ループフィルタＬＦ１は、例えば、アナログ加減算器ＡＳ１１、アナログ積分器ユニットＩＮＴＵ１、ディジタル・アナログ変換回路ＤＡＣ１１を含む。このように、ループフィルタＬＦ１は、アナログ回路で構成されるアナログ積分器ユニットＩＮＴＵ１を含む。
ループフィルタＬＦ１において、ディジタル・アナログ変換回路ＤＡＣ１１は、量子化器ＱＴ１が出力したディジタル信号をアナログ信号に変換してアナログ加減算器ＡＳ１１に出力する。アナログ加減算器ＡＳ１１は、外部入力信号ＶＩＮと、ディジタル・アナログ変換回路ＤＡＣ１１の出力との差分信号をアナログ積分器ユニットＩＮＴＵ１に出力する。ディジタル・アナログ変換回路ＤＡＣ１１及びＤＡＣ１２は、ともに、量子化器ＱＴ１の出力信号をアナログ信号に変換する。
量子化器ＱＴ１は、ループフィルタＬＦ１の出力信号を量子化する。ここで、量子化器ＱＴ１では、量子化器ＱＴ１で加算されるような形で量子化誤差Ｑ１が生じる。当該量子化誤差Ｑ１は、ディジタル・アナログ変換回路ＤＡＣ１２の出力信号とループフィルタＬＦ１の出力信号との差分信号によって抽出することができる。
２段目の次段変調器ＳＤＭ１０２は、ループフィルタＬＦ２及び量子化器ＱＴ２を有している。ループフィルタＬＦ２は、例えば、アナログ加減算器ＡＳ２１、アナログ積分器ユニットＩＮＴＵ２及びディジタル・アナログ変換回路ＤＡＣ２１を含む。このように、ループフィルタＬＦ２は、アナログ回路で構成されるアナログ積分器ユニットＩＮＴＵ２を含む。
ループフィルタＬＦ２において、ディジタル・アナログ変換回路ＤＡＣ２１は、量子化器ＱＴ２が出力したディジタル信号をアナログ信号に変換してアナログ加減算器ＡＳ２１に出力する。アナログ加減算器ＡＳ２１は、初段変調器ＳＤＭ１０１における量子化誤差Ｑ１の抽出信号と、ディジタル・アナログ変換回路ＤＡＣ２１の出力信号との差分信号をアナログ積分器ユニットＩＮＴＵ２に出力する。
量子化器ＱＴ２は、ループフィルタＬＦ２の出力信号を量子化する。量子化器ＱＴ２でも、量子化器ＱＴ１の場合と同様に量子化誤差Ｑ２が生じる。
ノイズキャンセル回路ＣＣＮ１０１は、ノイズキャンセルフィルタＮＣＦ１、ノイズキャンセルフィルタＮＣＦ２及びディジタル加減算器ＤＡＳ３１を有している。ノイズキャンセルフィルタＮＣＦ１は、量子化器ＱＴ１の出力信号ＤＳＯ１が入力されるディジタルフィルタであり、ノイズキャンセルフィルタＮＣＦ２は、量子化器ＱＴ２の出力信号ＤＳＯ２が入力されるディジタルフィルタである。
ディジタルフィルタは、例えば、複数のタップ係数によって所望のフィルタ特性を実現するＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタや、ＩＩＲ（Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタ等である。ディジタル加減算器ＤＡＳ３１は、ノイズキャンセルフィルタＮＣＦ１の出力信号Ｓ１１と、ノイズキャンセルフィルタＮＣＦ２の出力信号Ｓ１２との差分（ここでは「Ｓ１１－Ｓ１２」）を算出し、算出した差分として、外部出力信号ＤＯＵＴを出力する。
ここで、図１に示すように、伝達関数Ｈ１Ａ（ｆ）を、「量子化誤差Ｑ１の印加点から初段変調器ＳＤＭ１０１（量子化器ＱＴ１）の出力信号ＤＳＯ１までの伝達関数」と定義する。図１の例では、伝達関数Ｈ１Ａ（ｆ）は、初段変調器ＳＤＭ１０１の雑音伝達関数（Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）ＮＴＦ１と一致する。また、伝達関数Ｈ２Ａ（ｆ）を、「量子化誤差Ｑ１の印加点から次段変調器ＳＤＭ１０２（量子化器ＱＴ２）の出力信号ＤＳＯ２までの伝達関数」と定義する。図１の例では、伝達関数Ｈ２Ａ（ｆ）は、次段変調器ＳＤＭ１０２の信号伝達関数（Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）ＳＴＦ２と一致する。
変調器ＳＤＭ１０１の出力信号ＤＳＯ１は、「ＶＩＮ・Ｌ１Ａ＋Ｑ１・Ｈ１Ａ」となる。ここで、Ｌ１Ａは、例えば、初段変調器ＳＤＭ１０１の信号伝達関数ＳＴＦ１である。次段変調器ＳＤＭ１０２の出力信号ＤＳＯ２は、「Ｑ１・Ｈ２Ａ＋Ｑ２・Ｌ２Ａ」となる。ここで、Ｌ２Ａは、次段変調器ＳＤＭ１０２の雑音伝達関数ＮＴＦ２である。ノイズキャンセルフィルタＮＣＦ１の伝達関数Ｈ２Ｄ（ｆ）は、予め、伝達関数Ｈ２Ａ（ｆ）に設定され、ノイズキャンセルフィルタＮＣＦ２の伝達関数Ｈ１Ｄ（ｆ）は、予め伝達関数Ｈ１Ａ（ｆ）に設定される。
したがって、ノイズキャンセルフィルタＮＣＦ１の出力信号Ｓ１１は、「ＶＩＮ・Ｌ１Ａ・Ｈ２Ａ＋Ｑ１・Ｈ１Ａ・Ｈ２Ａ」となり、ノイズキャンセルフィルタＮＣＦ２の出力信号Ｓ１２は、「Ｑ１・Ｈ２Ａ・Ｈ１Ａ＋Ｑ２・Ｌ２Ａ・Ｈ１Ａ」となる。
その結果、外部出力信号ＤＯＵＴにおいて、外部入力信号ＶＩＮは、「ＳＴＦ１・Ｈ２Ａ（ｆ）」の次数分（すなわち、アナログ積分器ユニットＩＮＴＵ１及びＩＮＴＵ２のトータル積分次数分）だけ遅延して出力される。また、量子化誤差Ｑ１は、キャンセルされる。さらに、量子化誤差Ｑ２は、「ＮＴＦ２・Ｈ１Ａ（ｆ）」の次数分（トータル積分次数分）のノイズシェーピングによって低減される。
例えば、ミリ波レーダシステム等では、高周波成分の入力ノイズが生じる場合がある。ＭＡＳＨ（Ｍｕｌｔｉ－ｓｔＡｇｅ ｎｏｉｓｅ－ＳＨａｐｉｎｇ）型ΣΔＡＤＣは、非ＭＡＳＨ型（単一ループ型）シグマデルタＡＤＣと比べて、外部入力信号ＶＩＮ中に高周波成分が含まれていても安定に動作できる。すなわち、一般的に、ΣΔＡＤＣを高分解能化するには、積分器の次数を増やす必要がある。例えば、図１のＭＡＳＨ型ΣΔＡＤＣで４次を実現する場合には、アナログ積分器ユニットＩＮＴＵ１及びＩＮＴＵ２のそれぞれを２次の積分器で構成すればよい。一方、非ＭＡＳＨ型では、単一ループ内に４次の積分器が必要となり、その結果、外部入力信号ＶＩＮに高周波成分が含まれるとループ動作が不安定になり易い。
例えば、４次のＭＡＳＨ型ΣΔＡＤＣを用いた場合には、量子化誤差Ｑ２は、４次分のノイズシェーピングによって十分に無視できるレベルまで低減される。したがって、ＭＡＳＨ型ΣΔＡＤＣでは、量子化誤差Ｑ１をキャンセルできる限り、高分解能化等が図れる。ただし、量子化誤差Ｑ１のキャンセルが不十分な場合には、残留する量子化誤差Ｑ１により、分解能が低下してしまう。実際のアナログ積分器ユニットＩＮＴＵ１及びＩＮＴＵ２では、ある理想状態を基準として各種特性ばらつきが生じ得る。特性ばらつきの要因として、連続時間型の積分器の場合では、ＲＣ（抵抗・コンデンサ）素子の製造ばらつき、オペアンプの利得不足、帯域不足等が挙げられる。
これにより、図１の初段変調器ＳＤＭ１０１の出力信号ＤＳＯ１における「Ｈ１Ａ（ｆ）・Ｑ１」は、実際には、「Ｈ１Ａ＿Ｒ（ｆ）・Ｑ１」となる。伝達関数Ｈ１Ａ＿Ｒ（ｆ）は、理想的な伝達関数Ｈ１Ａ（ｆ）に対する実際の伝達関数である。同様に、図１の次段変調器ＳＤＭ１０２の出力信号ＤＳＯ２における「Ｈ２Ａ（ｆ）・Ｑ１」は、実際には、「Ｈ２Ａ＿Ｒ（ｆ）・Ｑ１」となる。伝達関数Ｈ２Ａ＿Ｒ（ｆ）は、理想的な伝達関数Ｈ２Ａ（ｆ）に対する実際の伝達関数である。一方、ノイズキャンセルフィルタＮＣＦ１，ＮＣＦ２の伝達関数Ｈ２Ｄ（ｆ）、Ｈ１Ｄ（ｆ）は、予め設定された理想的な伝達関数Ｈ２Ａ（ｆ）、Ｈ１Ａ（ｆ）である。その結果、外部出力信号ＤＯＵＴにおける量子化誤差Ｑ１のキャンセルが不十分となる場合がある。
（比較例２）
次に、比較例２に係るＡＤＣを説明する。図４は、比較例２に係るＡＤＣを例示したブロック図である。図５は、比較例２に係るＡＤＣにおいて、初段変調器を例示したブロック図である。図４及び図５に示すように、比較例２に係るＡＤＣ１０２は、初段調整器ＳＤＭ１、次段調整器ＳＤＭ２、ノイズキャンセル回路ＣＣＮ１０２及びキャリブレーション回路を備える。つまり、前述の比較例１に係るＡＤＣ１０１の構成に加えて、キャリブレーション回路を備える。キャリブレーション回路は、プローブ信号生成回路ＸＧと、複数（ここでは２個）の適応フィルタＡＦ１及びＡＦ２を有している。適応フィルタＡＦ１は、シフトレジスタＳＲ１及び探索部ＴＳ１を含む。適応フィルタＡＦ２は、シフトレジスタＳＲ２及び探索部ＴＳ２を含む。
初段変調器ＳＤＭ１は、ループフィルタＬＦ１、量子化器ＱＴ１、ディジタル・アナログ変換回路ＤＡＣ１２を有している。ループフィルタＬＦ１は、例えば、アナログ加減算器ＡＳ１１、アナログ積分器ユニットＩＮＴＵ１、ＤＡＣ１１を含む。本比較例の初段変調器ＳＤＭ１は、図１の初段変調器ＳＤＭ１０１と異なり、量子化器ＱＴ１の入力に挿入されるアナログ加減算器ＡＳ１２と、その入力に結合されるディジタル・アナログ変換回路ＤＡＣ１３とを備える。
一方、次段変調器ＳＤＭ２の構成は、図１の次段変調器ＳＤＭ１０２と同様であり、ループフィルタＬＦ２、量子化器ＱＴ２を有している。ループフィルタＬＦ２は、例えば、アナログ加減算器ＡＳ２１、アナログ積分器ユニットＩＮＴＵ２、ディジタル・アナログ変換回路ＤＡＣ２１を含む。
プローブ信号生成回路ＸＧは、プローブ信号ＸＰＲＮを生成する。プローブ信号ＸＰＲＮは、例えば、擬似ランダム信号であり、望ましくは、１ビット（２値）の擬似ランダム信号である。プローブ信号ＸＰＲＮは、初段変調器ＳＤＭ１に入力される。例えば、プローブ信号ＸＰＲＮは、ＤＡＣ１３を介してアナログ信号に変換されたのち、量子化器ＱＴ１の入力信号にアナログ加減算器ＡＳ１２を介して注入される。また、プローブ信号ＸＰＲＮは、ディジタル信号として、適応フィルタＡＦ１及びＡＦ２にも入力される。
適応フィルタＡＦ１は、プローブ信号ＸＰＲＮに応じた初段変調器ＳＤＭ１（量子化器ＱＴ１）の出力信号ＤＳＯ１を観測することで、初段変調器ＳＤＭ１の実際の伝達関数を探索する。具体的には、シフトレジスタＳＲ１は、注入されたプローブ信号ＸＰＲＮに応じて、多数の係数探索用のプローブ信号ｚ－ｋ・ＸＰＲＮを生成する。ここで、シフトレジスタＳＲ１は、ｋを、０～Ｋ（Ｋ＞１００）まで変化させる。これにより、探索部ＴＳ１は、シフトレジスタＳＲ１によって生成された複数の係数探索用プローブ信号を用いて、探索対象となるタップ係数を探索する。具体的には、探索部ＴＳ１は、各係数を用いて、ノイズキャンセルフィルタＮＣＦ２の伝達関数Ｈ１Ｄ（ｆ）が、アナログ特性の不完全性を含む初段変調器ＳＤＭ１の雑音伝達関数ＮＴＦ１を示すＨ１Ａ＿Ｒ（ｆ）と等しくなるような伝達関数係数を探索する。
例えば、適応フィルタＡＦ１は、プローブ信号ＸＰＲＮに応じた初段変調器ＳＤＭ１（量子化器ＱＴ１）の出力信号ＤＳＯ１と、適応フィルタＡＦ１の出力信号との誤差を算出し、その算出結果となる誤差信号を生成する。適応フィルタＡＦ１は、プローブ信号ＸＰＲＮと当該誤差信号とに基づき、ＬＭＳ（Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒｅ）アルゴリズムを用いて適応フィルタＡＦ１自身のフィルタ係数（タップ係数）を探索する。
この際に、出力信号ＤＳＯ１は、プローブ信号ＸＰＲＮの注入箇所と量子化誤差Ｑ１の印加点が実質的に等しいことから、前述した量子化誤差Ｑ１に対する実際の伝達関数Ｈ１Ａ＿Ｒ（ｆ）を用いて、「Ｈ１Ａ＿Ｒ（ｆ）・ＸＰＲＮ」の成分を含む。適応フィルタＡＦ１の出力信号は、「Ｈ１Ｄ（ｆ）・ＸＰＲＮ」である。出力信号ＤＳＯ１には、図１で述べたように、厳密には、量子化誤差Ｑ１の成分や、外部入力信号ＶＩＮの成分も含まれている。ただし、量子化誤差Ｑ１や外部入力信号ＶＩＮの成分は、適応フィルタＡＦ１への入力信号という観点では無視することができる。適応フィルタＡＦ１は、この出力信号ＤＳＯ１と適応フィルタＡＦ１の出力信号との誤差を最小にするタップ係数を探索する。その結果、適応フィルタＡＦ１の伝達関数Ｈ１Ｄ（ｆ）は、伝達関数Ｈ１Ａ＿Ｒ（ｆ）に収束する。
同様に、適応フィルタＡＦ２は、プローブ信号ＸＰＲＮに応じた次段変調器ＳＤＭ２（量子化器ＱＴ２）の出力信号ＤＳＯ２を観測することで、次段変調器ＳＤＭ２の実際の伝達関数を探索する。具体的には、シフトレジスタＳＲ２は、注入されたプローブ信号ＸＰＲＮに応じて、多数の係数探索用のプローブ信号ｚ－ｋ・ＸＰＲＮを生成する。ここで、シフトレジスタＳＲ２は、ｋを、０～Ｋ（Ｋ＞１００）まで変化させる。これにより、探索部ＴＳ２は、シフトレジスタＳＲ２によって生成された複数の係数探索用プローブ信号を用いて、探索対象となるタップ係数を探索する。具体的には、探索部ＴＳ２は、各係数を用いて、ノイズキャンセルフィルタＮＣＦ１の伝達関数Ｈ２Ｄ（ｆ）が、アナログ特性の不完全性を含む初段変調器ＳＤＭ２の雑音伝達関数ＮＴＦ２を示すＨ２Ａ＿Ｒ（ｆ）と等しくなるような伝達関数係数を探索する。
例えば、適用フィルタＡＦ２は、プローブ信号ＸＰＲＮに応じた初段変調器ＳＤＭ２（量子化器ＱＴ２）の出力信号ＤＳＯ２と、適応フィルタＡＦ２の出力信号との誤差を算出し、その算出結果となる誤差信号を生成する。適応フィルタＡＦ２は、プローブ信号ＸＰＲＮと当該誤差信号とに基づき、ＬＭＳ（Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒｅ）アルゴリズムを用いて適応フィルタＡＦ２自身のフィルタ係数（タップ係数）を探索する。
この際に、出力信号ＤＳＯ２は、プローブ信号ＸＰＲＮの注入箇所と量子化誤差Ｑ１の印加点が実質的に等しいことから、前述した量子化誤差Ｑ１に対する実際の伝達関数Ｈ２Ａ＿Ｒ（ｆ）を用いて、「Ｈ２Ａ＿Ｒ（ｆ）・ＸＰＲＮ」の成分を含む。適用フィルタＡＦ２出力信号Ｓは、「Ｈ２Ｄ（ｆ）・ＸＰＲＮ」である。出力信号ＤＳＯ２には、図１で述べたように、厳密には、量子化誤差Ｑ１の成分や、量子化誤差Ｑ２の成分も含まれている。ただし、量子化誤差Ｑ１や量子化誤差Ｑ２の成分は、適応フィルタＡＦ２への入力信号という観点では無視することができる。適応フィルタＡＦ２は、この出力信号ＤＳＯ２と適用フィルタＡＦ２の出力信号との誤差を最小にするタップ係数を探索する。その結果、適応フィルタＡＦ２の伝達関数Ｈ２Ｄ（ｆ）は、伝達関数Ｈ２Ａ＿Ｒ（ｆ）に収束する。
ディジタル加減算器ＤＡＳ３１は、図１の場合と同様である。ノイズキャンセルフィルタＮＣＦ１及びＮＣＦ２の構成も、図１のノイズキャンセルフィルタＮＣＦ１及びＮＣＦ２と同様である。ただし、図１の場合と異なり、ノイズキャンセルフィルタＮＣＦ１は、適応フィルタＡＦ２の探索結果に基づくタップ係数（すなわち伝達関数Ｈ２Ａ＿Ｒ（ｆ））を備え、ノイズキャンセルフィルタＮＣＦ２は、適応フィルタＡＦ１の探索結果に基づくタップ係数（すなわち伝達関数Ｈ１Ａ＿Ｒ（ｆ））を備える。
これにより、外部出力信号ＤＯＵＴにおいて、量子化誤差Ｑ１をキャンセルすることが可能になる。また、プローブ信号ＸＰＲＮも、量子化誤差Ｑ１と同じ経路で伝送されるため、外部出力信号ＤＯＵＴにおいてキャンセルされる。その結果、外部出力信号ＤＯＵＴには、図１で説明したように、外部入力信号ＶＩＮの成分と、ノイズシェーピングされた量子化誤差Ｑ２の成分とが含まれることになる。なお、プローブ信号ＸＰＲＮは、例えば、±０．１といった１ビット（２値）のディジタル信号に定められ、ディジタル・アナログ変換回路ＤＡＣ１３は、基準電圧をＶｒｅｆとして、当該プローブ信号ＸＰＲＮを、「±０．１×Ｖｒｅｆ（Ｖ）」等の電圧信号に変換する。また、プローブ信号ＸＰＲＮの注入は、外部入力信号ＳＩのＡ／Ｄ変換処理と並行して（すなわちバックグラウンドで）行うことも可能である。
このように、比較例２において、注入した１ビットのランダムなプローブ信号ＸＰＲＮをプローブとして、適応フィルタＡＦ１は、ノイズキャンセルフィルタＮＣＦ２の伝達関数Ｈ１Ｄ（ｆ）が、アナログ特性の不完全性を含む初段変調器ＳＤＭ１の雑音伝達関数ＮＴＦ１を示すＨ１Ａ＿Ｒ（ｆ）と等しくなるように伝達関数係数を探索する。また、適応フィルタＡＦ２は、ノイズキャンセルフィルタＮＣＦ１の伝達関数Ｈ２Ｄ（ｆ）が、同じくアナログ特性の不完全性を含む次段変調器ＳＤＭ２の信号伝達関数ＳＴＦ２を示すＨ２Ａ＿Ｒ（ｆ）と等しくなるように伝達関数係数を探索する。具体的には、探索部ＳＴ１及びＴＳ２において、フィルタＨ１Ｄ（ｆ）とＨ２Ｄ（ｆ）の伝達関数係数を探索する。
初段変調器ＳＤＭ１及び次段変調器ＳＤＭ２内のアナログ積分器ユニットＩＮＴＵ１及びＩＮＴＵ２の特性変動に強く依存して、Ｈ１Ａ＿Ｒ（ｆ）／Ｈ２Ａ＿Ｒ（ｆ）は変動するが、この伝達関数探索技術によって、アナログ伝達関数の周波数特性にディジタルフィルタの周波数特性を良く合わせることが可能となる。その結果、アナログ積分器への特性要求緩和（不完全性の許容）が実質的に可能となり、消費電力の削減につながる。
しかしながら、比較例２においては、アナログ積分器ユニットＩＮＴＵ１及びＩＮＴＵ２の不完全性（例えば、ＲＣ素子ばらつき、アンプ利得及び帯域不足）が大きくなると、キャリブレーションに必要な論理規模が増大する。具体的には、Ｈ１Ｄ（ｆ）／Ｈ２Ｄ（ｆ）を正確に表現するためのディジタルフィルタ係数規模が大幅に増加してしまう。
つまり、図４中に示すように、探索対象となるフィルタ係数ｋが１００個以上（ｋ＞１００）必要となり、シフトレジスタＳＲ１及びＳＲ２で多数の各係数用プローブ信号Ｚ－ｋ・ＸＰＲＮを生成し、それらすべてを探索処理する必要性が生じる。そのため、アナログ部の消費電力削減以上にディジタル部の消費電力が増加してしまう。それと共に、面積も大きく増加してしまう。また、ＭＡＳＨ ＣＴ（Ｃｏｎｔｉｎｕｏｕｓ－Ｔｉｍｅ）ΔΣＡＤＣとして広帯域化（高速化）を実現しようとする際にも、ディジタル部の消費電力増加が支配的となり、高速性と低電力性の両立が困難となる。
（実施形態１）
次に、実施形態１に係るＡＤＣを説明する。図６は、実施形態１に係るＡＤＣを例示したブロック図である。図６に示すように、本実施形態に係るＡＤＣ１は、初段変調器ＳＤＭ１、次段変調器ＳＤＭ２、ノイズキャンセル回路ＣＣＮ１、プローブ信号生成回路ＸＧ、複数（ここでは２個）の適応フィルタＡＦ１及びＡＦ２、調整フィルタＣＦ１及びＣＦ２を備える。
本実施形態のＡＤＣ１は、比較例２のＡＤＣ１０２に比べて、周波数特性調整用の調整フィルタＣＦ１及びＣＦ２をさらに備えている。ＡＤＣ１は、ＭＡＳＨ型ΣΔＡＤＣである。ＡＤＣ１は、アナログ信号となる外部入力信号ＶＩＮが入力され、ディジタル信号となる外部出力信号ＤＯＵＴを出力する。例えば、ＡＤＣ１は、半導体装置として、半導体基板に形成されてもよい。
初段変調器ＳＤＭ１は、比較例２の初段変調器ＳＤＭ１と同様の構成である。初段変調器ＳＤＭ１は、アナログ回路で構成されるアナログ積分器ユニットＩＮＴＵ１を有するループフィルタＬＦ１と、ループフィルタＬＦ１の出力信号を量子化する量子化器ＱＴ１とを含む。初段変調器ＳＤＭ１は、アナログ信号となる外部入力信号が入力される。初段変調器ＳＤＭ１の量子化器ＱＴ１において生じる量子化誤差Ｑ１は、ループフィルタＬＦ１の出力及び量子化器ＱＴ１の入力から取り出される。
次段変調器ＳＤＭ２は、比較例２の次段変調器ＳＤＭ２０２と同様の構成である。次段変調器ＳＤＭ２は、初段変調器ＳＤＭ１の後段に接続されている。次段変調器ＳＤＭ２は、複数のアナログ積分器ユニットを含むループフィルタＬＦ２と量子化器ＱＴ２とを含む。次段変調器ＳＤＭ２には、量子化誤差Ｑ１が入力される。
調整フィルタＣＦ１は、初段変調器ＳＤＭ１における量子化器ＱＴ１の出力に接続されている。調整フィルタＣＦ１には、量子化器ＱＴ１から出力された出力信号ＤＳＯ１が入力されている。調整フィルタＣＦ１は、量子化器ＱＴ１の出力信号ＤＳＯ１の周波数特性を調整する。例えば、調整フィルタＣＦ１は、低周波成分を通過させるローパスフィルタである。なお、調整フィルタＣＦ１は、ローパスフィルタに限らず、他の周波数成分を調整してもよい。調整フィルタＣＦ１は、ノイズキャンセルフィルタＮＣＦ１及び適応フィルタＡＦ１の探索部ＴＳ１に接続されている。調整フィルタＣＦ１は、調整した出力信号ＤＳＯＦ１をノイズキャンセルフィルタＮＣＦ１及び適応フィルタＡＦ１の探索部ＴＳ１に出力する。
調整フィルタＣＦ２は、次段変調器ＳＤＭ２における量子化器ＱＴ２の出力に接続されている。調整フィルタＣＦ２には、量子化器ＱＴ２から出力された出力信号ＤＳＯ２が入力されている。調整フィルタＣＦ２は、量子化器ＱＴ２の出力信号ＤＳＯ２の周波数特性を調整する。例えば、調整フィルタＣＦ２は、低周波成分を通過させるローパスフィルタである。なお、調整フィルタＣＦ２は、ローパスフィルタに限らず、他の周波数成分を調整してもよい。調整フィルタＣＦ２は、ノイズキャンセルフィルタＮＣＦ２及び適応フィルタＡＦ２の探索部ＴＳ２に接続されている。調整フィルタＣＦ２は、調整した出力信号ＤＳＯＦ２をノイズキャンセルフィルタＮＣＦ２及び適応フィルタＡＦ２の探索部ＴＳ２に出力する。
プローブ信号生成回路ＸＧは、プローブ信号ＸＰＲＮを生成する。プローブ信号生成回路ＸＧは、初段調整器ＳＤＭ１に接続されている。プローブ信号生成回路ＸＧは、生成したプローブ信号ＸＰＲＮを初段変調器ＳＤＭ１に注入する。例えば、図５に示すように、プローブ信号ＸＰＲＮは、初段変調器ＳＤＭ１のＤＡＣ１３を介してアナログ信号に変換されたのち、量子化器ＱＴ１の入力信号にアナログ加減算器ＡＳ１２を介して注入される。また、プローブ信号生成回路ＸＧは、適応フィルタＡＦ１及びＡＦ２に接続されている。プローブ信号生成回路ＸＧは、生成したプローブ信号ＸＰＲＮを適応フィルタＡＦ１及びＡＦ２に注入する。プローブ信号ＸＰＲＮは、例えば、比較例２と同様に、擬似ランダム信号であり、望ましくは、１ビット（２値）の擬似ランダム信号である。
適応フィルタＡＦ１は、調整フィルタＣＦ１の出力に接続されている。適応フィルタＡＦ１は、プローブ信号ＸＰＲＮに応じた量子化器ＱＴ１の出力信号ＤＳＯ１を、調整フィルタＣＦ１を介して出力信号ＤＳＯＦ１を観測することで、初段変調器ＳＤＭ１の伝達関数を探索する。適応フィルタＡＦ１は、シフトレジスタＳＲ１及び探索部ＴＳ１を有している。シフトレジスタＳＲ１は、注入されたプローブ信号ＸＰＲＮに応じて、多数の係数探索用のプローブ信号ｚ－ｊ・ＸＰＲＮを生成する。これにより、探索部ＴＳ１は、シフトレジスタＳＲ１によって生成された複数の係数探索用プローブ信号を用いて、探索対象となるタップ係数を探索する。具体的には、探索部ＴＳ１は、各係数を用いて、ノイズキャンセルフィルタＮＣＦ２の伝達関数Ｈ１Ｄ（ｆ）が、アナログ特性の不完全性を含む初段変調器ＳＤＭ１の雑音伝達関数ＮＴＦ１を示すＨ１Ａ＿Ｒ（ｆ）と等しくなるような伝達関数係数を探索する。
適応フィルタＡＦ２は、調整フィルタＣＦ２の出力に接続されている。適応フィルタＡＦ２は、プローブ信号ＸＰＲＮに応じた量子化器ＱＴ２の出力信号ＤＳＯ２を、調整フィルタＣＦ２を介して出力信号ＤＳＯＦ２を観測することで、次段変調器ＳＤＭ２の伝達関数を探索する。適応フィルタＡＦ２は、シフトレジスタＳＲ２及び探索部ＴＳ２を有している。シフトレジスタＳＲ２は、注入されたプローブ信号ＸＰＲＮに応じて、多数の係数探索用のプローブ信号ｚ－ｊ・ＸＰＲＮを生成する。これにより、探索部ＴＳ２は、シフトレジスタＳＲ２によって生成された複数の係数探索用プローブ信号を用いて、探索対象となるタップ係数を探索する。具体的には、探索部ＴＳ２は、各係数を用いて、ノイズキャンセルフィルタＮＣＦ１の伝達関数Ｈ２Ｄ（ｆ）が、アナログ特性の不完全性を含む初段変調器ＳＤＭ２の雑音伝達関数ＮＴＦ１を示すＨ２Ａ＿Ｒ（ｆ）と等しくなるような伝達関数係数を探索する。
ノイズキャンセル回路ＣＣＮ１は、ＡＤＣ１の量子化誤差をキャンセルする。ノイズキャンセル回路ＣＣＮ１は、ノイズキャンセルフィルタＮＣＦ１及びＮＣＦ２、ディジタル加減算器ＤＡＳ３１を有する。例えば、ノイズキャンセル回路ＣＣＮ１は、適応フィルタＡＦ１の探索結果と適応フィルタＡＦ２の探索結果とを用いて量子化器ＱＴ１で生じる量子化誤差Ｑ１をキャンセルする。
ノイズキャンセルフィルタＮＣＦ１は、量子化器ＱＴ１の出力信号ＤＳＯ１が調整フィルタＣＦ１を介して入力されるディジタルフィルタである。ノイズキャンセルフィルタＮＣＦ１は、適応フィルタＡＦ２の探索結果に基づくタップ係数を備えている。ノイズキャンセルフィルタＮＣＦ２は、量子化器ＱＴ２の出力信号ＤＳＯ２が調整フィルタＣＦ２を介して入力されるディジタルフィルタである。ノイズキャンセルフィルタＮＣＦ２は、適応フィルタＡＦ１の探索結果に基づくタップ係数を備えている。
ディジタル加減算器ＤＡＳ３１は、ノイズキャンセルフィルタＮＣＦ１の出力信号Ｓ１１とノイズキャンセルフィルタＮＣＦ２の出力信号Ｓ１２との差分を算出する。ディジタル加減算器ＤＡＳ３１は、算出した差分を外部出力信号ＤＯＵＴとして出力する。
このように、本実施形態のＡＤＣは、比較例２のＡＤＣ１０２の構成に対して、調整フィルタＣＦ１及びＱＴ２を初段調整器ＳＤＭ１及び次段調整器ＳＤＭ２の出力に加えている。
例えば、初段調整器ＳＤＭ１及び次段調整器ＳＤＭ２において、アナログ積分器ユニットＩＮＴＵ１及びＩＮＴＵ２におけるＲＣ素子のバラツキ、アンプ利得不足及び帯域不足等の不完全性が大きくなると、高周波数領域での特性が過剰増幅(ピーキング)してしまう場合がある。
図７は、実施形態１に係るＡＤＣにおいて、調整フィルタＣＦ１及びＣＦ２が有る場合並びに無い場合の初段変調器ＳＤＭ１の出力における量子化誤差Ｑ１の伝達特性を例示したグラフであり、横軸は、周波数を示し、縦軸は、伝達特性を示す。図８は、実施形態１に係るＡＤＣにおいて、調整フィルタＣＦ１及びＣＦ２が有る場合並びに無い場合の次段変調器ＳＤＭ２の出力における量子化誤差Ｑ１の伝達特性を例示したグラフであり、横軸は、周波数を示し、縦軸は、伝達特性を示す。調整フィルタＣＦ１及びＣＦ２が無い場合は、比較例２のＡＤＣ１０２に相当する。
図９は、実施形態１に係るＡＤＣにおいて、調整フィルタＣＦ１及びＣＦ２が有る場合並びに無い場合の伝達特性Ｈ１Ｄの係数列を例示したグラフであり、横軸は、係数の番号を示し、縦軸は、係数値を示す。図１０は、実施形態１に係るＡＤＣにおいて、調整フィルタＣＦ１及びＣＦ２が有る場合並びに無い場合の伝達特性Ｈ２Ｄの係数列を例示したグラフであり、横軸は、係数の番号を示し、縦軸は、係数値を示す。調整フィルタＣＦ１及びＣＦ２が無い場合は、比較例２のＡＤＣ１０２に相当する。
図７及び図８に示すように、調整フィルタＣＦ１及びＣＦ２が無い場合には、高周波数領域での特性が過剰増幅(ピーキング)している。例えば、周波数が２００ＭＨｚ以上において、Ｈ１Ｄ特性及びＨ２Ｄ特性が急激に増幅する。このような過剰増幅が発生する状態においては、図９及び図１０に示すように、Ｈ１Ｄ（ｆ）／Ｈ２Ｄ（ｆ）を正確に表現するためのディジタルフィルタ係数が発振に近い振る舞いをする。これにより、深い次数まで無視できない大きさの係数値を持つようになる。そのため、ディジタルフィルタとして必要な係数の規模が大幅に増加してしまう。例えば、係数ｋ＞１００となる。
この結果、探索部ＴＳ１及びＴＳ２やノイズキャンセルフィルタＮＣＦ１及び２の論理規模が増加してしまい、アナログ部以上にディジタル部の面積、消費電力が大きくなってしまう。
これに対して、図７及び図８に示すように、調整フィルタＣＦ１及びＣＦ２が有る場合には、例えば、調整フィルタＣＦ１及びＣＦ２の特性を、ローパスフィルタとすることで、伝達関数の周波数特性の変動、特に、高周波数成分の増大を抑制することができる。
そして、図９及び図１０に示すように、高周波数成分を抑制することにより、Ｈ１Ｄ（ｆ）／Ｈ２Ｄ（ｆ）を表現するために必要なディジタルフィルタ係数は大きい次数で０に近づく。このため、大きい次数のディジタルフィルタ係数を省略できる。よって、係数規模を著しく削減できる。例えば、係数ｋ＜３０にすることができる。したがって、ディジタル部の面積の増加を抑制するとともに、消費電力を削減することができる。
（実施形態２）
次に、実施形態２に係るＡＤＣを説明する。本実施形態のＡＤＣは、調整フィルタＣＦ１及びＣＦ２の出力側に、間引きブロックを設けている。図１１は、実施形態２に係るＡＤＣを例示したブロック図である。
図１１に示すように、本実施形態のＡＤＣ２は、初段変調器ＳＤＭ１、次段変調器ＳＤＭ２、ノイズキャンセル回路ＣＣＮ１、プローブ信号生成回路ＸＧ、複数の適応フィルタＡＦ１及びＡＦ２、調整フィルタＣＦ１及びＣＦ２に加えて、複数の間引きブロックＭＢ１を備えている。複数の間引きブロックＭＢ１は、調整フィルタＣＦ１及び調整フィルタＣＦ２の各後段に接続されている。間引きブロックＭＢ１は、調整フィルタＣＦ１及びＣＦ２によって周波数特性が調整された出力信号ＤＳＯＦ１及びＤＳＯＦ２のデータレートを所定の割合に低減させる。所定の割合は、例えば、１／Ｍである。
この際に、適応フィルタＡＦ１及びＡＦ２は、所定の割合に対応させて、伝達関数を探索する。具体的には、探索部ＴＳ１及びＴＳ２が係数探索用のプローブ信号ｚ－ｊ・ＸＰＲＮを１／Ｍで間引いたデータレートで受け取るように、シフトレジスタＳＲ１及びＳＲ２において生成された係数探索用のプローブ信号ｚ－ｊ・ＸＰＲＮを、１／Ｍで間引く。
このような構成とすることにより、例えば、初段変調器ＳＤＭ１及び次段変調器ＳＤＭ２、調整フィルタＣＦ１及びＣＦ２、並びに、シフトレジスタＳＲ１及びＳＲ２が４０ＭＨｚで動作する場合に、Ｍ＝４とすると、ノイズキャンセルフィルタＮＣＦ１及びＮＣＦ２並びに探索部ＴＳ１及びＴＳ２は、１０ＭＨｚで動作する。
本実施形態によれば、調整フィルタＣＦ１及びＣＦ２の出力、並びに、シフトレジスタＳＲ１及びＳＲ２の出力に対して、１／Ｍのデータの間引き処理を実施することで、ノイズキャンセルフィルタＮＣＦ１及びＮＣＦ２、並びに、探索部ＴＳ１及びＴＳ２の動作レートを１／Ｍに低減することができる。これにより、ノイズキャンセルフィルタＮＣＦ１及びＮＣＦ２、並びに、探索部ＴＳ１及びＴＳ２の占有する面積及び消費電力を低減することができる。なお、データの間引きによって生じる高周波成分の折り返しによる影響は、調整フィルタＣＦ１及びＣＦ２を、例えば、ローパスフィルタ等にすることで低減することができる。これ以外の構成、動作及び効果は、実施形態１の記載に含まれている。
（実施形態３）
次に、実施形態３に係るＡＤＣを説明する。本実施形態のＡＤＣにおいて、調整フィルタは、ノイズキャンセルフィルタ用と、探索部用とに分かれている。図１２は、実施形態３に係るＡＤＣを例示したブロック図である。
図１２に示すように、本実施形態のＡＤＣ３は、初段変調器ＳＤＭ１、次段変調器ＳＤＭ２、ノイズキャンセル回路ＣＣＮ１、プローブ信号生成回路ＸＧ、複数の適応フィルタＡＦ１及びＡＦ２、複数の調整フィルタＣＦ１、ＣＦ２、ＣＦ３及びＣＦ４、並びに、複数の間引きブロックＭＢ１、ＭＢ２、ＭＢ３及びＭＢ４を備えている。初段変調器ＳＤＭ１における量子化器ＱＴ１の出力側は、調整フィルタＣＦ１及びＣＦ３に接続されている。次段変調器ＳＤＭ２における量子化器ＱＴ２の出力側は、調整フィルタＣＦ２及びＣＦ４に接続されている。
調整フィルタＣＦ１は、初段変調器ＳＤＭ１における量子化器ＱＴ１の出力に接続されている。調整フィルタＣＦ１には、量子化器ＱＴ１から出力された出力信号ＤＳＯ１が入力されている。調整フィルタＣＦ１は、量子化器ＱＴ１の出力信号ＤＳＯ１の周波数特性を調整する。調整フィルタＣＦ１は、間引きブロックＭＢ１に接続されている。調整フィルタＣＦ１は、調整した出力信号を間引きブロックＭＢ１に出力する。
間引きブロックＭＢ１は、調整フィルタＣＦ１の後段に接続されている。間引きブロックＭＢ１は、調整フィルタＣＦ１によって周波数特性が調整された出力信号のデータレートを所定の割合に低減させる。所定の割合は、例えば、１／Ｎ１である。間引きブロックＭＢ１は、間引いた出力信号を適応フィルタＡＦ１の探索部ＴＳ１に出力する。
この際に、適応フィルタＡＦ１は、所定の割合（１／Ｎ１）に対応させて、伝達関数を探索する。具体的には、探索部ＴＳ１が係数探索用のプローブ信号ｚ－ｊ・ＸＰＲＮを１／Ｎ１で間引いたデータレートで受け取るために、シフトレジスタＳＲ１において生成されたプローブ信号ｚ－ｊ・ＸＰＲＮを、１／Ｎ１で間引く。
調整フィルタＣＦ２は、次段変調器ＳＤＭ２における量子化器ＱＴ２の出力に接続されている。調整フィルタＣＦ２には、量子化器ＱＴ２から出力された出力信号ＤＳＯ２が入力されている。調整フィルタＣＦ２は、量子化器ＱＴ２の出力信号ＤＳＯ２の周波数特性を調整する。調整フィルタＣＦ２は、間引きブロックＭＢ２に接続されている。調整フィルタＣＦ２は、調整した出力信号を間引きブロックＭＢ２に出力する。
間引きブロックＭＢ２は、調整フィルタＣＦ２の後段に接続されている。間引きブロックＭＢ２は、調整フィルタＣＦ２によって周波数特性が調整された出力信号のデータレートを所定の割合に低減させる。所定の割合は、例えば、１／Ｎ２である。間引きブロックＭＢ２は、間引いた出力信号を適応フィルタＡＦ２の探索部ＴＳ２に出力する。
この際に、適応フィルタＡＦ２は、所定の割合（１／Ｎ２）に対応させて、伝達関数を探索する。具体的には、探索部ＴＳ２が係数探索用のプローブ信号ｚ－ｊ・ＸＰＲＮを１／Ｎ２で間引いたデータレートで受け取るために、シフトレジスタＳＲ２において生成された係数探索用のプローブ信号ｚ－ｊ・ＸＰＲＮを、１／Ｎ２で間引く。
調整フィルタＣＦ３は、初段変調器ＳＤＭ１における量子化器ＱＴ１の出力に接続されている。調整フィルタＣＦ３には、量子化器ＱＴ１から出力された出力信号ＤＳＯ１が入力されている。調整フィルタＣＦ３は、量子化器ＱＴ１の出力信号ＤＳＯ１の周波数特性を調整する。調整フィルタＣＦ３は、間引きブロックＭＢ３に接続されている。調整フィルタＣＦ３は、調整した出力信号を間引きブロックＭＢ３に出力する。
間引きブロックＭＢ３は、調整フィルタＣＦ３の後段に接続されている。間引きブロックＭＢ３は、調整フィルタＣＦ３によって周波数特性が調整された出力信号のデータレートを所定の割合に低減させる。所定の割合は、例えば、１／Ｎ３である。間引きブロックＭＢ３は、間引いた出力信号をノイズキャンセルフィルタＮＣＦ１に出力する。
調整フィルタＣＦ４は、次段変調器ＳＤＭ２における量子化器ＱＴ２の出力に接続されている。調整フィルタＣＦ４には、量子化器ＱＴ２から出力された出力信号ＤＳＯ２が入力されている。調整フィルタＣＦ４は、量子化器ＱＴ２の出力信号ＤＳＯ２の周波数特性を調整する。調整フィルタＣＦ４は、間引きブロックＭＢ４に接続されている。調整フィルタＣＦ４は、調整した出力信号を間引きブロックＭＢ４に出力する。
間引きブロックＭＢ４は、調整フィルタＣＦ４の後段に接続されている。間引きブロックＭＢ４は、調整フィルタＣＦ４によって周波数特性が調整された出力信号のデータレートを所定の割合に低減させる。所定の割合は、例えば、１／Ｎ４である。間引きブロックＭＢ４は、間引いた出力信号をノイズキャンセルフィルタＮＣＦ２に出力する。
適応フィルタ１は、変換部ＨＫ１を有している。変換部ＨＫ１は、調整フィルタＣＦ１及び調整フィルタＣＦ３が調整する周波数特性に基づいて、タップ係数を変換する。変換部ＨＫ１は、変換したタップ係数をノイズキャンセルフィルタＮＣＦ２に出力する。
適応フィルタ２は、変換部ＨＫ２を有している。変換部ＨＫ２は、調整フィルタＣＦ２及び調整フィルタＣＦ４が調整する周波数特性に基づいて、タップ係数を変換する。変換部ＨＫ２は、変換したタップ係数をノイズキャンセルフィルタＮＣＦ１に出力する。
ノイズキャンセルフィルタＮＣＦ１は、量子化器ＱＴ１の出力信号が調整フィルタＣＦ３及び間引きブロックＭＢ３を介して入力されるディジタルフィルタである。ノイズキャンセルフィルタＮＣＦ１は、適応フィルタＡＦ２の探索結果に基づくタップ係数を備えている。ノイズキャンセルフィルタＮＣＦ１は、所定の割合（１／Ｎ３）に対応させて、フィルタ処理を行う。
ノイズキャンセルフィルタＮＣＦ２は、量子化器ＱＴ２の出力信号が調整フィルタＣＦ４及び間引きブロックＭＢ４を介して入力されるディジタルフィルタである。ノイズキャンセルフィルタＮＣＦ２は、適応フィルタＡＦ１の探索結果に基づくタップ係数を備えている。ノイズキャンセルフィルタＮＣＦ２は、所定の割合（１／Ｎ４）に対応させて、フィルタ処理を行う。
ディジタル加減算器ＤＡＳ３１は、ノイズキャンセルフィルタＮＣＦ１の出力信号Ｓ１１とノイズキャンセルフィルタＮＣＦ２の出力信号Ｓ１２との差分を算出する。ディジタル加減算器ＤＡＳ３１は、算出した差分を外部出力信号ＤＯＵＴとして出力する。
前述の実施形態２のＡＤＣ２において、調整フィルタＣＦ１及びＣＦ２は、多くの場合に、ノイズキャンセルフィルタＮＣＦ１及びＮＣＦ２の低速動作化及び外部出力信号ＤＯＵＴにおける所望の変換精度（ノイズ特性）が得られるように、できる限り急峻な高次のフィルタであることが望ましい。
しかしながら、急峻な高次のフィルタを用いた場合に、適応フィルタＡＦ１及びＡＦ２の探索部ＴＳ１及びＴＳ２においては、探索に必要な高周波数成分を除去し過ぎてしまい、むしろ探索精度を劣化させてしまう可能性がある。つまり、ノイズキャンセルフィルタＮＣＦ１及びＮＣＦ２と探索部ＴＳ１及びＴＳ２とで、前置フィルタとなる調整フィルタＣＦ１及びＣＦ２に要求する特性が異なる場合がある。
本実施形態のＡＤＣ３は、調整フィルタを、ノイズキャンセルフィルタＮＣＦ１及びＮＣＦ２用と、探索部ＴＳ１及びＴＳ２用とで分けている。このような構成とすることにより、ノイズキャンセルフィルタＮＣＦ１及びＮＣＦ２、並びに、探索部ＴＳ１及びＴＳ２に対して、個別のレート（Ｎ１、Ｎ２、Ｎ３、Ｎ３）で間引きを実施することができる。よって、各間引きブロックＭＢ１～ＭＢ４を任意の速度で動作させることができる。
なお、調整フィルタＣＦ１～ＣＦ４を分離したことで生じるノイズキャンセルフィルタＮＣＦ１及びＣＦ２と、探索部ＴＳ１及びＴＳ２の伝達関数の差異を補完するために、係数を変換する変換部ＨＫ１及びＨＫ２を追加する。このように、実施形態３のＡＤＣ３の構成とすることにより、伝達関数の探索精度を確保しつつ、ノイズキャンセルフィルタＮＣＦ１及びＮＣＦ２の実装コスト（面積、消費電流）を低減することができる。
（実施形態４）
次に、実施形態４に係るＡＤＣを用いたシステムを説明する。上述した実施形態１～３のＡＤＣは、例えば、ミリ波レーダシステムに適用することができる。なお、実施形態１～３のＡＤＣの適用例は、ミリ波レーダシステムに限らない。図１３は、実施形態に係るＡＤＣを用いたシステムの主要部を例示したブロック図である。
図１３に示すように、本実施形態のミリ波レーダシステムは、ベースバンドユニットＢＢＵと、高周波ユニットＲＦＵと、ローパスフィルタＬＰＦと、送信アンテナＡＮＴｔと、ｎ個（ｎは１以上の整数）の受信アンテナＡＮＴｒ［１］～ＡＮＴｒ［ｎ］とを備える。高周波ユニットＲＦＵは、高周波帯域での各種信号処理を行い、送信回路として、変調器ＭＯＤ、発振器ＯＳＣおよびパワーアンプＰＡを備え、受信回路として、ｎ個のミキサＭＩＸ［１］～ＭＩＸ［ｎ］およびｎ個のアンプＩＡ［１］～ＩＡ［ｎ］を備える。
ベースバンドユニットＢＢＵは、例えば、マイクロコントローラ等の１個の半導体チップで構成され、ベースバンドでの各種信号処理を行う。ベースバンドユニットＢＢＵは、ｎ個のアナログ・ディジタル変換器ＡＤＣ［１］～ＡＤＣ［ｎ］と、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）と、ＲＡＭ（Ｒａｍｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と、ディジタル・アナログ変換器ＤＡＣＵと、フラッシュメモリ等の不揮発性メモリＮＶＭとを備える。
変調器ＭＯＤおよび発振器ＯＳＣは、ベースバンドユニットＢＢＵからの制御に基づき、周波数変調された送信波（ＦＭ－ＣＷ方式の送信波）や、または、周波数が異なる２個の送信波（２周波ＣＷ方式の送信波）等を生成する。当該送信波は、例えば、６０ＧＨｚ帯や７６ＧＨｚ帯といった周波数を備え、パワーアンプＰＡを介して送信アンテナＡＮＴｔから送信される。
一方、送信アンテナＡＮＴｔから送信された送信波は、対象物で反射されたのち、ｎ個の受信アンテナＡＮＴｒ［１］～ＡＮＴｒ［ｎ］で受信される。ｎ個のミキサＭＩＸ［１］～ＭＩＸ［ｎ］は、それぞれ、受信アンテナＡＮＴｒ［１］～ＡＮＴｒ［ｎ］で受信された受信波（反射波）を、発振器ＯＳＣからの送信波を用いてダウンコンバートすることでｎ個のビート信号を出力する。このｎ個のビート信号は、ローパスフィルタ（アンチエイリアシングフィルタ）ＬＰＦを介してベースバンドユニットＢＢＵのｎ個のアナログ・ディジタル変換器ＡＤＣ［１］～ＡＤＣ［ｎ］にそれぞれ入力される。
ｎ個のアナログ・ディジタル変換器ＡＤＣ［１］～ＡＤＣ［ｎ］には、実施形態１～３のＡＤＣを用いることができる。実施形態１～３のＡＤＣは、ＭＡＳＨ型及びΣΔ型の構成を備え、ローパスフィルタＬＰＦからの複数のビート信号をそれぞれディジタル信号に変換する。ベースバンドユニットＢＢＵは、アナログ・ディジタル変換器ＡＤＣ［１］～ＡＤＣ［ｎ］からのディジタル信号をＣＰＵ等を用いて処理することで、対象物との距離や相対速度等を検出する。
このようなミリ波レーダシステムは、自動車や医療装置等を代表に、様々な分野で用いられる。また、レーダとしての性能を向上させるため、ｎ個のアナログ・ディジタル変換器ＡＤＣ［１］～ＡＤＣ［ｎ］は、高分解能（つまり、広ダイナミックレンジ）かつ広信号帯域であることが求められる。実施形態１～３のＡＤＣは、このような要求を満たすことができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、実施形態１～４の各構成を組み合わせたものも、技術的思想の範囲である。
１、２、３ ＡＤＣ
１０１、１０２ ＡＤＣ
ＡＦ１、ＡＦ２ 適応フィルタ
ＡＳ１１、ＡＳ１２、ＡＳ２１ アナログ加減算器
ＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４ 調整フィルタ
ＣＣＮ１０１、ＣＣＮ１０２、ＣＣＮ１ ノイズキャンセル回路
ＤＡＣ１１、ＤＡＣ１２、ＤＡＣ１３、ＤＡＣ２１ ディジタル・アナログ変換回路
ＤＡＳ３１ ディジタル加減算器
ＨＫ１、ＨＫ２ 変換部
ＩＮＴＵ１、ＩＮＴＵ２ アナログ積分器ユニット
ＬＦ１、ＬＦ２ ループフィルタ
ＭＢ１、ＭＢ２、ＭＢ３、ＭＢ４ 間引きブロック
ＮＣＦ１、ＮＣＦ２ ノイズキャンセルフィルタ
ＱＴ１、ＱＴ２ 量子化器
ＳＤＭ１０１、ＳＤＭ１ 初段変調器
ＳＤＭ１０２、ＳＤＭ２ 次段変調器
ＳＲ１、ＳＲ２ シフトレジスタ
ＴＳ１、ＴＳ２ 探索部
ＸＧ プローブ信号生成回路

Claims (16)

  1. アナログ回路で構成される第１アナログ積分器を有する第１ループフィルタと、前記第１ループフィルタの出力信号を量子化する第１量子化器とを含み、アナログ信号となる外部入力信号が入力される第１変調器と、
    前記第１変調器の後段に接続され、第２量子化器を含む第２変調器と、
    前記第１変調器にプローブ信号を注入するプローブ信号生成回路と、
    前記第１量子化器の出力信号の周波数特性を調整する第１調整フィルタと、
    前記第２量子化器の出力信号の周波数特性を調整する第２調整フィルタと、
    前記第１量子化器の出力信号の周波数特性を調整する第３調整フィルタと、
    前記第２量子化器の出力信号の周波数特性を調整する第４調整フィルタと、
    前記プローブ信号に応じた前記第１量子化器の出力信号を、前記第１調整フィルタを介して観測することで前記第１変調器の伝達関数を探索する第１適応フィルタと、
    前記プローブ信号に応じた前記第２量子化器の出力信号を、前記第２調整フィルタを介して観測することで前記第２変調器の伝達関数を探索する第２適応フィルタと、
    前記第１適応フィルタの探索結果と前記第２適応フィルタの探索結果とを用いて前記第１量子化器で生じる量子化誤差をキャンセルするノイズキャンセル回路と、
    を備え、
    前記第１量子化器の出力側は、前記第１調整フィルタ及び前記第３調整フィルタに接続され、
    前記第２量子化器の出力側は、前記第２調整フィルタ及び前記第４調整フィルタに接続され、
    前記第１調整フィルタの後段に接続され、前記第１調整フィルタによって前記周波数特性を調整された前記出力信号のデータレートを、所定の第１割合に低減させる第１間引きブロックと、
    前記第２調整フィルタの後段に接続され、前記第２調整フィルタによって前記周波数特性を調整された前記出力信号のデータレートを、所定の第２割合に低減させる第２間引きブロックと、
    前記第３調整フィルタの後段に接続され、前記第３調整フィルタによって前記周波数特性を調整された前記出力信号のデータレートを、所定の第３割合に低減させる第３間引きブロックと、
    前記第４調整フィルタの後段に接続され、前記第４調整フィルタによって前記周波数特性を調整された前記出力信号のデータレートを、所定の第４割合に低減させる第４間引きブロックと、
    をさらに備え、
    前記第１適応フィルタは、前記第１割合に対応させて、前記伝達関数を探索し、
    前記第２適応フィルタは、前記第２割合に対応させて、前記伝達関数を探索し、
    前記ノイズキャンセル回路は、
    前記第１量子化器の出力信号が前記第３調整フィルタ及び前記第３間引きブロックを介して入力されるディジタルフィルタであり、前記第２適応フィルタの探索結果に基づくタップ係数を備える第１ノイズキャンセルフィルタと、
    前記第２量子化器の出力信号が前記第４調整フィルタ及び前記第４間引きブロックを介して入力されるディジタルフィルタであり、前記第１適応フィルタの探索結果に基づくタップ係数を備える第２ノイズキャンセルフィルタと、
    前記第１ノイズキャンセルフィルタの出力信号と前記第２ノイズキャンセルフィルタの出力信号との差分を算出する第１ディジタル加減算器と、
    を有する、半導体装置。
  2. 前記第１調整フィルタ及び前記第２調整フィルタは、低周波成分を通過させるローパスフィルタである、
    請求項１に記載の半導体装置。
  3. 前記第１適応フィルタは、
    前記プローブ信号に応じて、複数の係数探索用プローブ信号を生成する第１シフトレジスタと、
    前記第１シフトレジスタによって生成された前記複数の係数探索用プローブ信号を用いて、探索対象となるタップ係数を探索する第１探索部と、
    を有し、
    前記第２適応フィルタは、
    前記プローブ信号に応じて、複数の係数探索用プローブ信号を生成する第２シフトレジスタと、
    前記第２シフトレジスタによって生成された前記複数の係数探索用プローブ信号を用いて、探索対象となるタップ係数を探索する第２探索部と、
    を有する、
    請求項１に記載の半導体装置。
  4. 前記プローブ信号は、１ビットの擬似ランダム信号である、
    請求項１に記載の半導体装置。
  5. 前記第１ノイズキャンセルフィルタは、前記第３割合に対応させて、フィルタ処理を行い、
    前記第２ノイズキャンセルフィルタは、前記第４割合に対応させて、フィルタ処理を行う、
    請求項１に記載の半導体装置。
  6. 前記第１適応フィルタは、前記第１調整フィルタ及び前記第３調整フィルタが調整する周波数特性に基づいて、前記タップ係数を変換する第１変換部を有し、
    前記第２適応フィルタは、前記第２調整フィルタ及び前記第４調整フィルタが調整する周波数特性に基づいて、前記タップ係数を変換する第２変換部をする、
    請求項５に記載の半導体装置。
  7. 対象物へ送信波を送信し、複数のアンテナで受信した前記対象物からの反射波を、前記送信波を用いてダウンコンバートすることで、複数のビート信号を生成する高周波ユニットと、
    前記複数のビート信号が入力されるローパスフィルタと、
    前記ローパスフィルタからの前記複数のビート信号を処理するベースバンドユニットと、
    を有するミリ波レーダを備えた半導体装置を用いたシステムであって、
    前記ベースバンドユニットは、前記ローパスフィルタからの前記複数のビート信号をそれぞれディジタル信号に変換する複数の半導体装置を備え、
    前記複数の半導体装置のそれぞれは、
    アナログ回路で構成される第１アナログ積分器を有する第１ループフィルタと、前記第１ループフィルタの出力信号を量子化する第１量子化器とを含み、アナログ信号となる外部入力信号として前記ビート信号が入力される第１変調器と、
    前記第１変調器の後段に接続され、第２量子化器を含む第２変調器と、
    前記第１変調器にプローブ信号を注入するプローブ信号生成回路と、
    前記第１量子化器の出力信号の周波数特性を調整する第１調整フィルタと、
    前記第２量子化器の出力信号の周波数特性を調整する第２調整フィルタと、
    前記第１量子化器の出力信号の周波数特性を調整する第３調整フィルタと、
    前記第２量子化器の出力信号の周波数特性を調整する第４調整フィルタと、
    前記プローブ信号に応じた前記第１量子化器の出力信号を、前記第１調整フィルタを介して観測することで前記第１変調器の伝達関数を探索する第１適応フィルタと、
    前記プローブ信号に応じた前記第２量子化器の出力信号を、前記第２調整フィルタを介して観測することで前記第２変調器の伝達関数を探索する第２適応フィルタと、
    前記第１適応フィルタの探索結果と前記第２適応フィルタの探索結果とを用いて前記第１量子化器で生じる量子化誤差をキャンセルするノイズキャンセル回路と、
    を備え、
    前記第１量子化器の出力側は、前記第１調整フィルタ及び前記第３調整フィルタに接続され、
    前記第２量子化器の出力側は、前記第２調整フィルタ及び前記第４調整フィルタに接続され、
    前記複数の半導体装置のそれぞれは、さらに、
    前記第１調整フィルタの後段に接続され、前記第１調整フィルタによって前記周波数特性を調整された前記出力信号のデータレートを、所定の第１割合に低減させる第１間引きブロックと、
    前記第２調整フィルタの後段に接続され、前記第２調整フィルタによって前記周波数特性を調整された前記出力信号のデータレートを、所定の第２割合に低減させる第２間引きブロックと、
    前記第３調整フィルタの後段に接続され、前記第３調整フィルタによって前記周波数特性を調整された前記出力信号のデータレートを、所定の第３割合に低減させる第３間引きブロックと、
    前記第４調整フィルタの後段に接続され、前記第４調整フィルタによって前記周波数特性を調整された前記出力信号のデータレートを、所定の第４割合に低減させる第４間引きブロックと、
    を備え、
    前記第１適応フィルタは、前記第１割合に対応させて、前記伝達関数を探索し、
    前記第２適応フィルタは、前記第２割合に対応させて、前記伝達関数を探索し、
    前記ノイズキャンセル回路は、
    前記第１量子化器の出力信号が前記第３調整フィルタ及び前記第３間引きブロックを介して入力されるディジタルフィルタであり、前記第２適応フィルタの探索結果に基づくタップ係数を備える第１ノイズキャンセルフィルタと、
    前記第２量子化器の出力信号が前記第４調整フィルタ及び前記第４間引きブロックを介して入力されるディジタルフィルタであり、前記第１適応フィルタの探索結果に基づくタップ係数を備える第２ノイズキャンセルフィルタと、
    前記第１ノイズキャンセルフィルタの出力信号と前記第２ノイズキャンセルフィルタの出力信号との差分を算出する第１ディジタル加減算器と、
    を有する、半導体装置を用いたシステム。
  8. 前記第１調整フィルタ及び前記第２調整フィルタは、低周波成分を通過させるローパスフィルタである、
    請求項７に記載の半導体装置を用いたシステム。
  9. 前記第１適応フィルタは、
    前記プローブ信号に応じて、複数の係数探索用プローブ信号を生成する第１シフトレジスタと、
    前記第１シフトレジスタによって生成された前記複数の係数探索用プローブ信号を用いて、探索対象となるタップ係数を探索する第１探索部と、
    を有し、
    前記第２適応フィルタは、
    前記プローブ信号に応じて、複数の係数探索用プローブ信号を生成する第２シフトレジスタと、
    前記第２シフトレジスタによって生成された前記複数の係数探索用プローブ信号を用いて、探索対象となるタップ係数を探索する第２探索部と、
    を有する、
    請求項７に記載の半導体装置を用いたシステム。
  10. 前記プローブ信号は、１ビットの擬似ランダム信号である、
    請求項７に記載の半導体装置を用いたシステム。
  11. 前記第１ノイズキャンセルフィルタは、前記第３割合に対応させて、フィルタ処理を行い、
    前記第２ノイズキャンセルフィルタは、前記第４割合に対応させて、フィルタ処理を行う、
    請求項７に記載の半導体装置を用いたシステム。
  12. 前記第１適応フィルタは、前記第１調整フィルタ及び前記第３調整フィルタが調整する周波数特性に基づいて、前記タップ係数を変換する第１変換部を有し、
    前記第２適応フィルタは、前記第２調整フィルタ及び前記第４調整フィルタが調整する周波数特性に基づいて、前記タップ係数を変換する第２変換部をする、
    請求項１１に記載の半導体装置を用いたシステム。
  13. アナログ回路で構成される第１アナログ積分器を有する第１ループフィルタと、前記第１ループフィルタの出力信号を量子化する第１量子化器とを含み、アナログ信号となる外部入力信号が入力される第１変調器と、
    前記第１変調器の後段に接続され、第２量子化器を含む第２変調器と、
    前記第１変調器にプローブ信号を注入するプローブ信号生成回路と、
    前記第１量子化器の出力信号の周波数特性を調整する第１調整フィルタと、
    前記第２量子化器の出力信号の周波数特性を調整する第２調整フィルタと、
    前記第１量子化器の出力信号の周波数特性を調整する第３調整フィルタと、
    前記第２量子化器の出力信号の周波数特性を調整する第４調整フィルタと、
    前記プローブ信号に応じた前記第１量子化器の出力信号を、前記第１調整フィルタを介して観測することで前記第１変調器の伝達関数を探索する第１適応フィルタと、
    前記プローブ信号に応じた前記第２量子化器の出力信号を、前記第２調整フィルタを介して観測することで前記第２変調器の伝達関数を探索する第２適応フィルタと、
    前記第１適応フィルタの探索結果と前記第２適応フィルタの探索結果とを用いて前記第１量子化器で生じる量子化誤差をキャンセルするノイズキャンセル回路と、
    を備え、
    前記第１量子化器の出力側は、前記第１調整フィルタ及び前記第３調整フィルタに接続され、
    前記第２量子化器の出力側は、前記第２調整フィルタ及び前記第４調整フィルタに接続され、
    前記第１調整フィルタの後段に接続され、前記第１調整フィルタによって前記周波数特性を調整された前記出力信号のデータレートを、所定の第１割合に低減させる第１間引きブロックと、
    前記第２調整フィルタの後段に接続され、前記第２調整フィルタによって前記周波数特性を調整された前記出力信号のデータレートを、所定の第２割合に低減させる第２間引きブロックと、
    前記第３調整フィルタの後段に接続され、前記第３調整フィルタによって前記周波数特性を調整された前記出力信号のデータレートを、所定の第３割合に低減させる第３間引きブロックと、
    前記第４調整フィルタの後段に接続され、前記第４調整フィルタによって前記周波数特性を調整された前記出力信号のデータレートを、所定の第４割合に低減させる第４間引きブロックと、
    をさらに備え、
    前記第１適応フィルタは、前記第１割合に対応させて、前記伝達関数を探索し、
    前記第２適応フィルタは、前記第２割合に対応させて、前記伝達関数を探索し、
    前記ノイズキャンセル回路は、
    前記第１量子化器の出力信号が前記第３調整フィルタ及び前記第３間引きブロックを介して入力されるディジタルフィルタであり、前記第２適応フィルタの探索結果に基づくタップ係数を備える第１ノイズキャンセルフィルタと、
    前記第２量子化器の出力信号が前記第４調整フィルタ及び前記第４間引きブロックを介して入力されるディジタルフィルタであり、前記第１適応フィルタの探索結果に基づくタップ係数を備える第２ノイズキャンセルフィルタと、
    前記第１ノイズキャンセルフィルタの出力信号と前記第２ノイズキャンセルフィルタの出力信号との差分を算出する第１ディジタル加減算器と、
    を有する、アナログ・ディジタル変換器。
  14. 前記第１調整フィルタ及び前記第２調整フィルタは、低周波成分を通過させるローパスフィルタである、
    請求項１３に記載のアナログ・ディジタル変換器。
  15. 前記第１ノイズキャンセルフィルタは、前記第３割合に対応させて、フィルタ処理を行い、
    前記第２ノイズキャンセルフィルタは、前記第４割合に対応させて、フィルタ処理を行う、
    請求項１３に記載のアナログ・ディジタル変換器。
  16. 前記第１適応フィルタは、前記第１調整フィルタ及び前記第３調整フィルタが調整する周波数特性に基づいて、前記タップ係数を変換する第１変換部を有し、
    前記第２適応フィルタは、前記第２調整フィルタ及び前記第４調整フィルタが調整する周波数特性に基づいて、前記タップ係数を変換する第２変換部をする、
    請求項１５に記載のアナログ・ディジタル変換器。
JP2020022145A 2020-02-13 2020-02-13 半導体装置、半導体装置を用いたシステム及びアナログ・ディジタル変換器 Active JP7383511B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2020022145A JP7383511B2 (ja) 2020-02-13 2020-02-13 半導体装置、半導体装置を用いたシステム及びアナログ・ディジタル変換器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020022145A JP7383511B2 (ja) 2020-02-13 2020-02-13 半導体装置、半導体装置を用いたシステム及びアナログ・ディジタル変換器

Publications (2)

Publication Number Publication Date
JP2021129188A JP2021129188A (ja) 2021-09-02
JP7383511B2 true JP7383511B2 (ja) 2023-11-20

Family

ID=77489039

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020022145A Active JP7383511B2 (ja) 2020-02-13 2020-02-13 半導体装置、半導体装置を用いたシステム及びアナログ・ディジタル変換器

Country Status (1)

Country Link
JP (1) JP7383511B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117716716A (zh) 2021-08-05 2024-03-15 松下电器（美国）知识产权公司 终端、基站及通信方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009531931A (ja) 2006-03-31 2009-09-03 エヌエックスピー ビー ヴィ Ａ／ｄ変換器の較正回路及び較正方法
JP2017118493A (ja) 2015-12-17 2017-06-29 アナログ デバイシズ グローバルＡｎａｌｏｇ Ｄｅｖｉｃｅｓ Ｇｌｏｂａｌ Ｍａｓｈ ａｄｃのための適応デジタル量子化雑音除去フィルタ
JP2018182610A (ja) 2017-04-18 2018-11-15 ルネサスエレクトロニクス株式会社 アナログ・ディジタル変換器およびミリ波レーダシステム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009531931A (ja) 2006-03-31 2009-09-03 エヌエックスピー ビー ヴィ Ａ／ｄ変換器の較正回路及び較正方法
JP2017118493A (ja) 2015-12-17 2017-06-29 アナログ デバイシズ グローバルＡｎａｌｏｇ Ｄｅｖｉｃｅｓ Ｇｌｏｂａｌ Ｍａｓｈ ａｄｃのための適応デジタル量子化雑音除去フィルタ
JP2018182610A (ja) 2017-04-18 2018-11-15 ルネサスエレクトロニクス株式会社 アナログ・ディジタル変換器およびミリ波レーダシステム

Also Published As

Publication number Publication date
JP2021129188A (ja) 2021-09-02

Similar Documents

Publication Publication Date Title
US7948414B2 (en) Delta-sigma analog-to-digital conversion apparatus and method thereof
JP5154659B2 (ja) フィードバックパスにおいてビット数の減少したマルチビットシグマ・デルタ変調器
CN108736896B (zh) 模/数转换器和毫米波雷达系统
US8223051B2 (en) Multi-bit sigma-delta modulator with reduced number of bits in feedback path
US10536161B1 (en) Noise shaping pipeline analog to digital converters
CN107689794B (zh) Δ-σ调制器及用于δ-σ调制器的方法
WO2016196772A1 (en) Suppressing signal transfer function peaking in a feedforward delta sigma converter
US10333545B2 (en) Sigma-delta modulator
JP2010171484A (ja) 半導体集積回路装置
JP5508298B2 (ja) 変調器システム及び変調方法
EP2340613B1 (en) Sigma-delta modulator
JP7383511B2 (ja) 半導体装置、半導体装置を用いたシステム及びアナログ・ディジタル変換器
CN109889203B (zh) 半导体器件及其操作方法
CN107769790B (zh) Δ-σ调制器
CN111327316B (zh) 改善连续时间残余产生的模数转换器中阻塞信号公差的存根滤波器
US9742426B2 (en) Signal transfer function equalization in multi-stage delta-sigma analog-to-digital converters
US11415666B2 (en) AD converter device and millimeter wave radar system
EP3641136A1 (en) Analog-to-digital multi-bit delta-sigma modulator, method for converting an analog input signal into a digital multi-bit output signal, and analog-to-digital converter
US20230065453A1 (en) Multi quantizer loops for delta-sigma converters
Fathat et al. 1-bit sigma delta analog to digital converter for multistandard GSM/UMTS radio receiver
WO2010046853A2 (en) Sigma-delta modulator

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220704

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230421

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230502

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230614

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230829

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231005

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231024

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231108

R150 Certificate of patent or registration of utility model

Ref document number: 7383511

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150