連続時間方式の多段雑音整形アナログ−デジタル変換器(CT MASH ADC)の場合、量子化雑音除去は、伝達関数、例えば、フロントエンド変調器の雑音伝達関数及びバックエンド変調器の信号伝達関数の正確な推定をしばしば必要とする。量子化雑音除去を提供するため、デジタル量子化雑音除去フィルタは、積分器の利得誤差、フラッシュ対DACのタイミング誤差、ならびに段間の利得誤差及びタイミング誤差による伝達関数の変動を適応的に追跡する。伝達関数の追跡は、注入される最大長線形帰還シフトレジスタ(LFSR)シーケンスと変調器出力との間の直接相互相関を通じて行われ、次いで、プログラマブル有限インパルス応答(PFIR)フィルタで伝達関数を正確にモデル化することによって、これらの非理想的な効果を訂正する。
アナログ−デジタル変換器(ADC)を設計する
ADCは、アナログ信号によって伝えられる連続的な物理量を、その量の振幅を表すデジタル数に(またはそのデジタル数を伝えるデジタル信号に)変換する電子デバイスである。変換は、アナログ入力信号の量子化を伴い、そのため、少量の誤差を導入するであろう。典型的に、量子化は、アナログ入力信号の周期的サンプリングを通じて発生する。その結果は、連続時間及び連続的な振幅を有するアナログ入力信号を離散時間及び離散的な振幅を有するデジタル信号に変換した、デジタル値のシーケンス(すなわち、デジタル信号)である。ADCは、以下の用途要件によって定義され得る。すなわち、その帯域幅(ADCがデジタル信号に適切に変換し得るアナログ信号の周波数の範囲)及びその分解能(最大アナログ信号がデジタル信号において分割かつ表現され得る離散的レベルの数)である。ADCは、信号対雑音+歪比(SINAD)、有効ビット数(ENOB)、信号対雑音比(SNR)、全高調波歪(THD)、全高調波歪+雑音(THD+N)、及びスプリアスフリーダイナミックレンジ(SFDR)を含め、ADCの動的性能を定量化するための様々な仕様も有する。ADCは、用途要件及び性能仕様に基づいて選択され得る多くの異なる設計を有する。
ΔΣ(DS)変調に基づくADC(本明細書で「DS ADC」と呼ばれる)は、デジタルオーディオシステム及び高精度計装システムで幅広く使用されている。図1は、ΔΣ型アナログ−デジタル変換器(DS ADC)(または本明細書で時々ΔΣ変調器と呼ばれる)の例証的なシステム図である。DS ADCは、ループフィルタ102、量子化器104、及び帰還デジタル−アナログ変換器(DAC)106(すなわち、DS ADCの帰還経路内のDAC)を含む。
DS ADCは、通常、高分解能かつ低コストでアナログ入力信号をデジタル信号に変換することができる利点を提供する。典型的に、DS ADCは、DS変調器を使用してアナログ信号uを符号化する。例えば、1ビットADC、フラッシュ型ADC、フラッシュ型量子化器として低分解能ADCを用いる量子化器104が、この目的のために使用され得る。次いで、該当する場合、DS ADCは、デジタルフィルタ(図示せず)をDS変調器(すなわち、量子化器104)の出力に適用して、より高分解能のデジタル出力を形成し得る。DS ADCのための誤差帰還を提供し、量子化器104からの雑音をベースバンドから離れたより高い周波数で整形するのを助けるために、1つまたは複数の積分器を有するループフィルタ102が含められてもよい。誤差は、通常、原アナログ入力信号uと、帰還DAC106(ここでは、デジタル化された信号vがアナログ信号に再変換される)を使用して生成された原アナログ入力信号の再構成バージョンとの間の差分をとることによって生成される。DS ADCの1つの主要な特性が、(量子化器104からの)量子化雑音qをより高い周波数に押し出す、雑音整形とも呼ばれるその能力である。雑音整形の量は、ループフィルタ102の次数に依存する。結果として、DS ADCは、一般に、高分解能のアナログ−デジタル変換を達成することができる。その人気ゆえ、DS ADC及びDS ADCを用いる構造に対する多くの変形例が提案されている。
帰還DAC106は、典型的に、アナログ−デジタル変換器(ADC)と共に帰還構成にある。つまり、ADCの出力が、帰還DAC106の入力にフィードされ、帰還DACの出力が、ADCの入力経路に帰還される。一般的に言って、帰還DAC106は、帰還DACへの入力ビットによって制御される複数のユニット要素によって実装されるマルチビットDACである。ユニット要素(例えば、電流ステアリング電池)の各々は、帰還DAC106にフィードされる入力デジタルコードvから帰還DACのアナログ出力信号の一部を生成する。いくつかの場合には、これらのユニット要素は、帰還DAC106を構成するDAC要素と呼ばれる。電流ステアリング回路は、理想的には同じ量の電流を出力にステアリングするため(すなわち、DAC要素は、同じに重み付けされるか、または同じ重みを有する)、DAC要素は、いくつかの場合には、ユニット要素と呼ばれる。
多段雑音整形アナログ−デジタル変換器(MASH ADC)
様々なシステムに好適な様々な利点を達成するために、DS ADCに対する異なる変形例が提案されている。いくつかの用途では、DS ADCは、電力の懸念を満たすように適合されている一方で、他のいくつかのDS ADCは、複雑性を低減させるように適合されている。いくつかの場合には、DS ADCは、誤差及び/または雑音に対する増大した制御を提供することによって、精度の懸念を満たすように適合されている。例えば、雑音整形に重点を置いた用途の場合、より高次のDS変調器が使用され得、すなわち、もっと多くの量子化雑音を高周波数に整形するためにループフィルタにおいてより多くの積分器及び帰還経路が使用される。ΔΣ型ADC(例えば、図1)は、量子化雑音の整形をオーバーサンプリングと組み合わせて使用して、分解能を信号帯域幅とトレードオフする。高次の雑音整形及びマルチビット実装は、より積極的なトレードオフを可能にするが、ADCを不安定にするリスクがある。
複数のDS ADCを有する多段雑音整形(MASH)ADCが導入されている。一般的に言って、MASH ADCは、複数の段、例えば複数のDS ADCを有する。一例では、MASH ADCは、2つの段、例えばフロントエンド及びバックエンドを有し得る。2つの段の各々は、それぞれのアナログ入力を受け取り、それぞれのデジタル出力を出力する。いくつかの場合には、2つの段は、同じアナログ入力を受け取る。いくつかの場合には、2つの段は、異なるアナログ入力を受け取る。例えば、いくつかのMASH ADCは、各変調器への入力が異なるフロントエンド及びバックエンドを有する。いくつかのMASH ADCは、段の実装が異なり得る段を有する。MASH ADCは、個々に安定したΔΣ変調器の縦続接続に依拠することによって、不安定性の問題に対処する。しかしながら、MASH ADCは、アナログ伝達関数とデジタル伝達関数との間の正確な整合を必要とする量子化雑音の除去に依存する。
一般的に言って、MASH ADCは、帯域幅、分解能、及び信号対雑音比に関係する設計要件を満たすために、システムの信号及び誤差をデジタル化するための複数の段(縦続接続されたΔΣ変調器)を含み得る。MASH ADCの1つの利点は、この設計が、安定した低次ループを縦続接続する一方で、(潜在的に不安定な)より高次のループの良好な性能を達成することである。一例では、第1の段は、第1のADCを使用して、アナログ入力信号からデジタル出力信号を生成する。第1の段の量子化器への入力(または等価的に、第1のループフィルタ/積分器からの出力)を第1のDACアナログ出力から減算して、第1の段の量子化雑音を生じさせることができる。第1の段の量子化雑音は、第2の段によってデジタル化される。結果として、第1の段は、その量子化雑音を表すアナログ信号を生成し、第2の段は、第2のADCを使用して第1の段の量子化雑音を量子化する。多段手法は、量子化雑音が低減されることを可能にし、そのため、MASH ADCがより高い性能を達成することを可能にする。より多くの段が使用される場合、第2の段の量子化器への入力(または等価的に、第2のループフィルタもしくは積分器からの出力)を第2のDACアナログ出力から減算して、第2の段の量子化雑音を生じさせることができ、これは、次いで第3の段によって量子化され得る。量子化器への入力またはループフィルタ/積分器からの出力は、減算の前に、遅延要素によって遅延され得る。遅延要素は、遅延要素の入力において、アナログ信号からDACアナログ出力を生成するために使用される信号経路の整合可能な相互コンダクタンス及び群遅延を提供され得る。MASH ADCの最終出力を生成するために、それぞれの出力が合成される。事実上、結果として、第1の段の量子化雑音は、第2の段によって抑制され、第2の段からの量子化雑音は、第3の段によって抑制される(3つの縦続接続された1次ループが使用されるシングル3次ループと同じ雑音抑制をもたらす)。
図2は、本開示のいくつかの実施形態による1−2連続時間方式の多段雑音整形ΔΣ型アナログ−デジタル変換器(CT MASH ADC)の例証的なシステム図である。この実施例では、CT MASH ADCは、第1の段(すなわちフロントエンド、MOD1と呼ばれる)としての1次ΔΣ変調器及び第2の段(すなわちバックエンド、MOD2と呼ばれる)としての2次ΔΣ変調器の2つの段を有する。第1の段(すなわちフロントエンド)は、第1のデジタル出力V1を生成する。第2の段(すなわちバックエンド)は、第2のデジタル出力V2を生成する。ΔΣ変調器の次数は、段における積分器の数(帰還ループの数)によって決定される。第1の段(フロントエンド)は、ただ1つの積分器(例えば、出力信号X1を生成するオペアンプAMP1 202を有する積分器)を有し、そのため、これは、1次変調器である。第2の段(バックエンド)は、2つの積分器(例えば、出力X2を生成する増幅器オペアンプAMP2 204を有する積分器、及び出力X3を生成するオペアンプAMP3 206を有する積分器)を有し、そのため、これは、2次変調器である。この例は1−2 CT MASH ADCであるものの、本開示は、他のCT MASH ADCアーキテクチャ、離散時間(DT)方式のMASH ADCアーキテクチャ、ハイブリッドCT−DT MASH ADCアーキテクチャ、及びCT、DT、またはハイブリッドCT−DTパイプライン型変調器等を含む様々な変換器に適用可能である。
図2を再び参照すると、1次フロントエンド内部のフラッシュ型量子化器(「FLASH1」208)によって提供される粗い量子化の残差は、2次バックエンドにフィードされ、2次バックエンドによってデジタル化される。1次フロントエンド内の積分器の出力(またはフラッシュ型量子化器FLASH1 208への入力)X1は、FLASH1 208によってデジタル化されて、デジタル出力V1を生成する。デジタル出力V1は、入力としてDAC「DAC2A」210に提供されて、アナログ出力信号を生成する。X1(または遅延ブロック212の出力におけるX1の遅延されたバージョン)とDAC2A 210アナログ出力との間の差分は、粗い量子化の残差をもたらす。遅延要素212は、DAC2A 210のアナログ出力を生成するために使用される信号経路、すなわちFLASH1 208及びDAC2A 210を通る経路の整合可能な相互コンダクタンス及び群遅延を提供され得る。フロントエンドV1のデジタル出力及びバックエンドV2のデジタル出力は、1−2 CT MASH ADCの最終デジタルワードとしてデジタルドメインで適切に合成される。
量子化雑音除去
複数の段を設けることは複雑性及びコストを増大させるものの、MASH ADCは、量子化雑音の除去が適切に行われ得る場合、優れた性能を達成し得る。図3は、量子化雑音の除去を提供し得る、デジタル量子化雑音除去を含む模範的な2段MASH ADC(の高レベル図)を示す。本実施例は2つの段を示しているものの、デジタル量子化雑音除去は3つ以上の段を有するMASH ADCに適用され得ることが本開示によって想定されている。2つのADC(ADC1 302及びADC2 304)が縦続接続に配置され、2つの別々の段をなすADCを表している。各ADCは、その入力からその出力までに、信号伝達関数(STF)、STF1、及びSTF2を有する。ADC1 302によって導入される量子化雑音qは、その出力において現れる。q1=u−v1が、ADC1 302の量子化雑音であり、q2が、ADC2 304の量子化雑音である。量子化雑音は、同じ段の雑音伝達関数(NTF)によって整形される。例えば、第1の段q1の量子化雑音は、第1の段の雑音伝達関数NTF1によって整形される。第2の段q2の量子化雑音は、第2の段の雑音伝達関数NTF2によって整形される。DSTF2306及びDNTF1308によって表される伝達関数は、それらの対応するアナログ伝達関数(NTF2及びNTF1)のデジタル実装または推定に対応する。DSTF2及びDNTF1は、離散時間の伝達関数または連続時間の伝達関数の離散時間における等価表現である。2つの段のデジタル出力v1、v2がそれぞれDSTF2306及びDNTF1308によってフィルタされた後、デジタル信号は、例えば加算ノード310(または何らかの他の好適な加算回路もしくは加算器)によって合成され、最終デジタル出力vcを生成する。
図2の2段MASH ADCの場合、合成出力vCは、以下の式によって与えられる。
アナログ伝達関数とデジタル伝達関数とが完全に整合させられる場合、すなわち、DSTF2=STF2かつDNTF1=NTF1の場合、上記の式は、以下の式に単純化される。
したがって、第1の段q1からの量子化雑音は、それぞれ2つの段のデジタル出力v1、v2をフィルタするデジタルフィルタDSTF2306及びDNTF1308を提供することによって相殺される(もはや合成出力vcに現れない)。第2の段q2からの量子化雑音は、2つの雑音伝達関数の積(すなわち、NTF2DNTF1)によって整形される。アナログ伝達関数とデジタル伝達関数とが整合しない場合、第1の段からの量子化雑音は、項(NTF1DSTF2−STF2DNTF1)によって整形される合成出力に現れるであろう。この望ましくない効果は、量子化雑音漏洩と呼ばれ、ADCの達成可能な信号対雑音比(SNR)性能を著しく悪化させ得る。
量子化雑音漏洩を低減させるために、様々な技法が探究されている。いくつかの場合には、アナログ伝達関数は、できる限り正確かつ予測可能にされ得るが、この手法は、スイッチトキャパシタ回路を使用する特定の低速実装(離散時間方式の実装)の場合にのみ可能である。より効果的な技法は、より低い性能のアナログ回路を設計し、それらの現実/実際の信号伝達関数及び雑音伝達関数がどのようなものであるか推定し、それらの短所をプログラマブルデジタルフィルタによって補償する(図3のDSTF2306フィルタ及びDNTF1308フィルタの矢印によって表されるように)ことである。この技法は、アナログ回路が十分に線形であり、時間不変である限り、うまくいく。伝達関数のインパルス応答の推定は、ADCの出力を第1の段の量子化器において注入される既知の無作為信号と相互相関させることによってバックグラウンドで、または既知の信号を注入することによってフォアグラウンドで、行われ得る。プログラマブルデジタルフィルタまたは除去フィルタは、プログラマブル有限インパルス応答(FIR)フィルタとして実装され得る。
伝達関数の推定:1ビットディザ信号の注入及び相互相関
連続時間方式のMASH変調器は、その堅牢な安定性ならびに低電力、広帯域幅、及び高ダイナミックレンジへの大きな可能性ゆえに好評を博している。上で説明したように、MASH構造の性能は、どれほど良好にデジタル伝達関数がアナログ伝達関数に整合するかに依存する。一般に、最小平均二乗の手法(閉回路の技法)が、伝達関数の整合を改善するために使用される。しかしながら、このような手法は、いくつかの場合には不十分であり得る。
デジタル伝達関数がアナログ伝達関数に必ず正確に整合するようにするために、デジタル除去フィルタは、積分器の利得誤差、フラッシュ対DACのタイミング誤差、ならびに段間の利得誤差及びタイミング誤差によるフロントエンドの伝達関数及びバックエンドの伝達関数の変動を適応的に追跡する。また、上で説明したように、伝達関数のインパルス応答の推定は、ADCの出力を第1の段の量子化器(「FLASH1」208)において注入される特定の信号(例えば、ディザ信号)と相互相関させることによってバックグラウンドで、または既知の信号を注入することによってフォアグラウンドで、行われ得る。相互相関は、専用ハードウェア及び/または相互相関に基づいてフィルタ係数を決定する命令を実行するオンチップマイクロプロセッサを使用して行われ得る。注入される最大長線形帰還シフトレジスタ(LFSR)シーケンスと変調器出力との間の直接相互相関を通じて、非理想的な効果は、伝達関数をプログラマブル有限インパルス応答(PFIR)フィルタによって正確にモデル化することによって、訂正され得る。
図2及び3に示される例を再び参照すると、バックエンドの信号伝達関数STF2及びフロントエンドの雑音伝達関数NTF1を、デジタル量子化雑音除去フィルタDSTF2及びDNTF1を実装するために推定する。デジタル除去フィルタは、プログラマブル有限インパルス応答(FIR)フィルタ(図2においてDSTF2及びDNTF1として示される)として実装され得る。結果として、プログラマブルFIRフィルタは、適応して、量子化雑音除去が必ず最小限の量子化雑音漏洩と共に行われ得るようにすることができる。
本明細書で使用する場合、相互相関は、1対の信号間の相似性の測定を指す。
Lは、遅れを表し、nは、時間指数である。それゆえに、相互相関は、時間における信号の乗累算であり、x[n]とy[−n]の畳み込み、または乗算
に等しく、式中、kは周波数である。相互相関は、2つのデジタル信号のスライディングドット積すなわちスライディング内積である。
図2の例を再び参照すると、それぞれフロントエンド及びバックエンドからの5ビットの2の補数の出力V1及びV2が存在し得る。5ビットのV1に加えて、デジタルデータ経路のために、V1と合成される1のディザビットを注入することが可能である。このディザビットは、伝達関数が推定されることを可能にする。このビットは、LSBの半分の強度の信号を表す。具体的には、ディザビットが1である場合は、1/2が5ビットのV1に加算され、0である場合は、−1/2が5ビットのV1に加算される。言い換えれば、ディザビットが1である場合は00000.1(2の補数)をV1に加算し、ディザビットが0である場合は11111.1(2の補数)をV1に加算することが可能である。
最大長LFSRシーケンスを通じて生成される1ビットのディザ信号は、フロントエンド量子化器の入力、または好ましくはフロントエンド量子化器の出力において注入され得る。単一の変調器のための基本的な枠組みを以下に概説する。これらの概念は、図2の1−2 CT MASH ADC等のMASHに適用され得る。図4は、本開示のいくつかの実施形態による、ディザ信号が量子化器(例えば、図2の「FLASH1」208)において注入されるシングルループ変調器のモデルを示す。入力信号、量子化誤差、及びディザ信号は、それぞれu 402、q 404、及びd 406によって表される。NTF及びSTFは、雑音伝達関数及び信号伝達関数を表す。そのため、変調器出力v 408は、以下の式によって与えられる。
ディザ信号と変調器出力との間の相関をとると、以下の式を得ることが可能である。
最大長LFSRシーケンスについては、自己相関は、以下の式の通りである。
ディザ信号は、好ましくは上記の自己相関を有し(これは、インパルス関数の自己相関に近似する、すなわち言い換えれば、l=0のとき1のピークを有し、l≠0のとき非常に小さい値を有するインパルス応答のように見える)、雑音伝達関数のインパルス応答は、ディザ信号と変調器出力との相互相関から容易に得られ得る。この帰結は、ディザ信号と無相関の量子化誤差との間の相互相関
、及びディザ信号と入力信号との間の相互相関
がほぼゼロであることによる。したがって、以下の式が導出され得る。
ディザ信号がフロントエンド変調器の量子化器において注入される場合、ディザ信号とフロントエンド変調器の変調器出力V1との間の相互相関が、フロントエンドの雑音伝達関数(例えば、図3に関連して参照されたNTF1)をもたらし得ることが、上記から見られ得る。図2の1−2 CT MASH ADCを再び参照すると、DAC2Aと(遅延要素212及びR21を通る)量子化器への遅延入力とを通じて生成される量子化誤差は、スケールアップされ、第2の段にフィードされる。フロントエンド変調器の量子化器において注入されるディザ信号は、バックエンドの信号伝達関数(例えば、図3に関連して参照されたSTF2)がディザ信号とバックエンド変調器のデジタル出力V2との間の相互相関に基づいて決定されることも可能にするであろうことが見られ得る。バックエンドの信号伝達関数推定の推定は、段間の利得誤差及びタイミング誤差も追跡することに留意されたい。
図5は、本開示のいくつかの実施形態による、相互相関ハードウェアブロックを含む模範的な2段MASH ADCを示す。第1の段は、ループフィルタ「LF1」510を有し、第2の段は、ループフィルタ「LF2」520を有する。図5の2段MASH ADCの回路は、図2に示されるアーキテクチャに似ているが、相互相関ブロック「XCORR」530及び「XCORR」540の追加を含む。この例によって図示されるように、PNブロック502によって最大長LFSRシーケンスを通じて生成される1ビットのディザ信号dは、フロントエンド量子化器(「FLASH1」208」)の出力において注入される。PNブロック502によって生成される図5のディザシーケンスdの長さは、プログラマブルであってもよい(例えば、20〜41ビット)。PNブロックは、ディザブロックとも呼ばれ得る。
相互相関ブロック「XCORR」530は、ディザ信号dとフロントエンド変調器の出力V1との間の相互相関関数を決定し得る。相互相関関数は、フロントエンド変調器の雑音伝達関数(NTF1)である。同様に、相互相関ブロック「XCORR」540は、ディザ信号dとバックエンド変調器の出力V2との間の相互相関関数を決定し得る。相互相関関数は、バックエンド変調器の信号伝達関数(STF2)であり、相互相関関数は、段間の利得誤差及びタイミング誤差も含み得る。それゆえに、相互相関に基づいて決定される情報は、バックエンドの信号伝達関数STF2及びフロントエンドの雑音伝達関数NTF1の推定をもたらし得、デジタル量子化雑音除去フィルタDSTF2及びDNTF1(図3において参照される)は、推定伝達関数に基づいてプログラムされ得る。
本開示は伝達関数を直接推定するための開回路の技法(閉回路の技法と対立するものとしての)を説明していることに留意されたい。具体的には、開回路の技法は、ディザ信号及び変調器出力を観察して、伝達関数を推定する。ワンショット推定によって収束がより速くなり得るため、開回路の技法は、有利である。開回路の推定のための更新式は、より複雑であり得るが、開回路の技法は、信号伝達関数の変化を経時的に追跡することができ、推定伝達関数の係数は、開回路の技法が実行される都度完全に再計算され得る。開回路の技法は、閉回路の技法よりも柔軟であり得る。
相互相関ハードウェア及びオンチップマイクロプロセッサ
図5に示される相互相関ブロック(「XCORR」ブロック530及び540)は、変調器のフルクロックレートで動作し得る。図6は、本開示のいくつかの実施形態による模範的な相互相関ハードウェアブロックを示す。いくつかの実施形態では、相互相関ブロックは、いくつかの相関器として実装され得る。相関器は、累算器602(すなわち、専用の高速ハードウェア回路)を含み得る。いくつかの実施形態では、相関器は、図6に示される対応する遅延ブロック604と共に、累算器602を含み得る)。縦続接続の複数の相関器が含まれ得る。
累算器は、変調器出力V1もしくはV2(または、相関器の位置に応じて、変調器出力V1もしくはV2の遅延バージョン)を加算するか、または累算器の累算値「VAL」から減算するための加算器を含み得る。変調器出力の加算または減算は、ディザビットに依拠して、更なる処理のために相互相関係数(「X相関係数」)を生成し得る。
所望の伝達関数の長さに応じて、いくつかの相関器が実装され得る(すなわち、相互相関ブロックは、複数の累算器及び複数の対応する遅延ブロックを含み得る)。このような相関器の数は、推定伝達関数のインパルス応答の長さによって規定され得る。伝達関数がFIRフィルタとして実装される場合、相関器の数は、FIRフィルタ内のタップ数によって規定され得る。例えば、伝達関数が16個のタップを有するフィルタとして実装される場合、16個の相関器(累算器及び遅延ブロック)が、相互相関ブロックのために含まれ得る。
いくつかの場合には、相互相関ハードウェアブロックは、段間の利得及び遅延を含む第1の段のNTFの推定と第2の段のSTFの推定との間で共有され得る。有利には、1組の相関器(すなわち、1つの相互相関ブロック)が、例えば時間領域多重化を介して異なる伝達関数を推定するために使用され得、それによって、いくらかの面積を節約し、潜在的に電力消費を節約する。伝達関数は非常に急激には変化しないことを考えると、相関ハードウェアブロックの数を低減させて、時分割を通じてワット損を低下させることができる。
単一の相互相関ハードウェアブロック内でさえ、その中の相関器(すなわち、累算器)も、相互相関ブロック内の異なる組のタップのために時分割され得る。特定の伝達関数の時間不変性を考えると、相関器の数も低減させて(相互相関ブロックが推測することを目指すインパルス応答の全タップ数である必要はもはやない)、時分割を通じてワット損を低下させることができる。図7は、本開示のいくつかの実施形態による単一の相互相関ハードウェアブロック内の時分割を図示する。伝達関数が2n個のタップを有する場合、最初のn個のタップ(タップ0〜n−1)は、第1の時間間隔の間、既存のn個の相関器704によって推定され得、次いで、第2の時間間隔の間、同じn個の相関器704の集合を使用して、残りのn個のタップ(タップn〜2n−1)を学習することができる。選択信号「SEL」によって制御される多重化器704は、N個の相関器内の1つの相関器に提供される適切なディザ信号値(適切なタップを有するディザ信号値)を選択し得る。そのため、必要とされる累算器の数は、この実施例では半分に低減される。
相互相関ハードウェアブロックは、量子化雑音除去のために使用されるプログラマブルデジタルフィルタの係数を推定及び更新する命令を実行するオンチップマイクロプロセッサによって有効化され得る。相互相関ハードウェアブロックは、相関(すなわち、累算)を行うようにトリガされ得、指定された数のサンプルが累算されると、レディ信号をマイクロプロセッサに送り返す。累算の間、変調器が定義された振り切れしきい値に到達し、伝達関数の推定がもはや正確ではない場合、相互相関ブロックは、(オンチップマイクロプロセッサからの信号または他の割り込み信号によって)それ自身をクリアするようにトリガされ得、クリア信号をオンチップマイクロプロセッサに送り返す。オンチップマイクロプロセッサは、相互相関器ブロックによって実行される特定の相互相関器機能(例えば、NTF1もしくはSTF2の推定、またはどちらのチャネル)を選択し得る。オンチップマイクロプロセッサは、相互相関器をリセットし得る(新たな推定を開始するため、または過負荷イベントの場合)。オンチップマイクロプロセッサは、所望の累算の長さ及び平均化を選択し得る。オンチップマイクロプロセッサは、相関及び/または推定からの結果を読み出し得る。オンチップマイクロプロセッサは、正規化を行い得る(これは開回路の技法であるため)。オンチップマイクロプロセッサは、デシメーションを行って、複雑性を低減させ得る。オンチップマイクロプロセッサは、量子化雑音除去のためのデジタルフィルタに係数を読み込み得る。
デシメーションによる複雑さの低減
実装の複雑性を低減させるため、データ経路内のNTF及びSTFをモデル化するプログラマブルFIRフィルタ(PFIR)をより低いクロックドメインにデシメートして、フィルタの積和(MAC)演算がより少ないタップで実行されることを可能にすることができる。図8は、本開示のいくつかの実施形態によるより低いクロックドメインへのデシメーションを図示する。信号チェーン810は、フルレートPFIR係数(「FPFIR」ブロック812として示される)を使用して変調器出力Vを処理し、信号は、その後、2つの縦続接続され、2によりデシメートされるHBF(HBF=ハーフバンドフィルタ、2によるデシメーション)(「DEC2」814及び「DEC2」816として示される)によってより低いクロックドメインにデシメートされる。信号チェーン820は、先ず、2つの縦続接続され、2によりデシメートされるHBF(「DEC2」822及び「DEC2」824として示される)を介してより低いクロックドメインにデシメートすることによって、変調器出力Vを処理する。デシメートされた信号は、その後、低速のPFIR係数(「SPFIR」ブロック826として示される)によってフィルタされる。信号チェーン810は、信号チェーン820と同等であり、複雑性を低減するためにデシメーションが可能であることを図示する。
この実施例では、「FPFIR」ブロック812のフルレートのPFIR係数を例えばFs/4で動作する「SPFIR」ブロック826のデシメートされたPFIR係数に変換するために、推定伝達関数のインパルス応答(すなわち、「FPFIR」ブロック812のフルレートのPFIR係数)は、2つの縦続接続され、2によりデシメートされるHBF(HBF=ハーフバンドフィルタ、2によるデシメーション)を通じてフィルタされ得る。縦続接続されたフィルタは、「DEC2」802及び「DEC2」804として示される。デシメーションは、推定伝達関数のインパルス応答の係数(FPFIR係数)をデシメートし、デシメートされた係数(SPFIR係数)を得るための命令を実行するオンチップマイクロプロセッサによって実行され得る。低速のSPFIR乗算は、より低い速度においてより少ないタップで実行され得る(ただし、倍率器及び被乗数により多くのビットを含む)。所望のデシメーションのレベルに応じて、異なる数の縦続接続されたデシメーションフィルタまたは各種の縦続接続されたデシメーションフィルタが使用され得る。
図9は、本開示のいくつかの実施形態による、デシメーションを有するMASH ADCのためのデジタル量子化雑音除去の信号経路を示す。上部の信号経路は、フロントエンドV1の変調器出力を処理及びデシメートするための1つまたは複数の(縦続接続された)デシメーションフィルタ(例えば、ブロック902及び904)を有する。PFIRSTF906は、バックエンドのSTFを実装するためのプログラマブルFIRフィルタ(図3のDSTF2、または図2に見られるフロントエンド量子化器の入力からAPF+利得+STF2を有するバックエンド変調器の出力への伝達関数)を表す。PFIRSTF906の係数は、デシメートされ得、低速(フルレートではない)で動作する。下部の信号経路も、バックエンドV2の変調器出力を処理及びデシメートするための1つまたは複数の(縦続接続された)デシメーションフィルタ(例えば、ブロック912及び914)を有する。PFIRNTF916は、フロントエンドのNTFを実装するためのプログラマブルFIRフィルタ(図3のDNTF1)を表す。PFIRNTF916の係数は、デシメートされ得、低速(フルレートではない)で動作する。
両方のフィルタ、すなわちPFIRSTF906及びPFIRNTF916は、同フィルタがはるかに低速で動作して、複雑性を低減させ得るように、デシメータの後ろに実装される。上部及び下部の信号経路は、デシメーション(ブロック902、904、912、及び914)を含み、より低いクロックドメインで動作するPFIR係数を適用して、図3を参照して上述された量子化雑音除去を行い得る。例えば、PFIRSTF及びPFIRNTFの両方のフィルタは、各々12個のみのタップを有するデシメータの後ろに実装され得る。PFIRSTFフィルタ及びPFIRNTFフィルタの出力は、組み合わされ、更なるデジタル処理930のために別のブロックに提供されて、MASH ADCの最終出力を生成する。
フィルタ係数を決定するための方法
図10は、相互相関を通じて信号伝達関数を追跡するデジタルフィルタ係数を決定するための方法を図示する流れ図である。本方法は、実行するように相関器を設定すること及び相関器から相関器の結果を読み出すことを含む。本方法は、該当する場合、正規化及びデシメーションを含み得る。最終係数が決定された後、本方法は、係数をプログラマブルデジタルフィルタに読み込むことを含む。相互相関ハードウェアブロックは専用のハードウェアを備えるものの、命令を実行するオンチップマイクロプロセッサは、相互相関ハードウェアからの読み込みを行い、PFIRフィルタのフィルタ係数を決定するように実装され得る。
16個の相関器を有する相互相関ハードウェアブロックが多段アナログ−デジタル変換器(例えば、MASH ADC、パイプライン型ADC)を備えている図10に図示される方法の一実施例を以下に概説する。この実施例では、2つの段の伝達関数を見出すために必要とされるハードウェアの量を低減させるために、単一の相互相関ハードウェアブロックの16個の相関器が多段ADCの2つの段の間で共有される。
ハードウェアは、例えばオンチップマイクロプロセッサによって、NTF1の推定プロセスを開始するように構成される。タスク1002では、相互相関ハードウェアブロックの16個の相関器が、段1、すなわち多段ADCの第1の段について相互相関を行うように設定される。相互相関は、ディザ信号(例えば、第1の段のフラッシュ型量子化器において注入される)と第1の段のデジタル出力との間で行われる。タスク1004では、ひとたび相互相関が完了すると、16個の相互相関器の結果XCORR[0:15]が読み込まれ得、その結果は、NTF1の推定の係数、すなわち第1の段の雑音伝達関数、すなわちNTF1[0:15]を形成する。
ハードウェアは、例えばオンチップマイクロプロセッサによって、STF2の推定プロセスを開始するようにも構成される。タスク1006では、相互相関ハードウェアブロックの16個の相関器が、段2、すなわち多段ADCの第2の段について相互相関を行うように設定される。相互相関は、ディザ信号(例えば、第1の段のフラッシュ型量子化器において注入される)と第2の段のデジタル出力との間で行われる。タスク1008では、ひとたび相互相関が完了すると、16個の相互相関器の結果XCORR[0:15]が読み込まれ得、その結果は、STF2の推定の係数、すなわち第2の段の信号伝達関数、すなわちSTF2[0:15]を形成する。
いくつかの実装では、伝達関数は正規化される。タスク1010では、NTF1係数は、利得係数であるSTF2係数の合計に対して正規化され得る。言い換えれば、NTF1係数は、利得係数によって除算され得る。タスク1012では、STF2係数は、STF2係数の合計、すなわち利得係数に対して正規化され得る。言い換えれば、STF2係数は、利得係数によって除算され得る。任意追加的に、タスク1014では、NTF1係数の平均値が、NTF1係数から除去される。実装に応じて係数を何らかの他の好適な値に正規化することを含め、様々な正規化スキームが本開示によって想定されている。
いくつかの実装では、伝達関数は、低速のドメインで動作するようにデシメートされる。タスク1016では、NTF1係数は、デシメータ伝達関数、例えば「4によるデシメート」伝達関数によってフィルタまたはデシメートされる。タスク1018では、STF2係数は、デシメータ伝達関数、例えば「4によるデシメート」伝達関数によってフィルタまたはデシメートされる。これらの2つのタスクの結果は、より小さい係数の集合であり、例えば、16個の係数から12個のタップまたは12個の係数を有するフィルタになる。
任意追加的に、NTF/STF係数に関する過去のN個の推定に対して移動平均が適用され得る。直近N個のフィルタ係数の計算された集合の移動平均は、強い妨害信号に対する感受性を低減させ得る。任意追加的な平均化モード(例えば、平均化モードに応じて、異なるサイズの移動窓にわたって係数を平均化すること)は、強い入力信号の影響を低減させ得る。平均化モード、または様々なサイズの異なる移動窓には、0(なし)、2、4、8、及び16組の相関結果が含まれる。
タスク1020では、係数集合がプログラマブルFIRフィルタ、例えば、PFIRNTFフィルタ及びPFIRSTFフィルタ(例えば、図3のDSTF2306及びDNTF1308)に読み込まれる。デシメーションが使用される場合、係数集合は、多段ADCの段からのデジタル出力信号のデシメートされたバージョンを処理するプログラマブルFIRフィルタ(例えば、図9のPFIRSTF906及びPFIRNTF916)に読み込まれ得る。
CT MASH ADCにおいて伝達関数を追跡するための方法
図11は、本開示のいくつかの実施形態によるCT MASH ADC、またはより広範に多段ADCにおいて伝達関数を追跡するための方法を図示する流れ図である。タスク1102では、ディザ信号がフロントエンドの量子化器において、例えば量子化器の出力において、注入される。ディザ信号は、挙動がインパルス応答に近似する最大長LFSRシーケンスである。量子化器は、連続時間方式の多段雑音整形ADC(図2及び5に図示されるような)のフロントエンドのフラッシュ型量子化器であってもよい。いくつかの場合には、量子化器は、連続時間方式のパイプライン型ADCのフロントエンドのフラッシュ型量子化器であってもよい。
タスク1104では、フロントエンドの雑音伝達関数及びバックエンドの信号伝達関数は、ディザ信号及び変調器出力の直接相互相関によって推定され得る。換言すると、連続時間方式のΔΣ型MASH ADCのフロントエンドの伝達関数及びバックエンドの伝達関数は、注入される最大長LFSRシーケンスと変調器出力との間の相互相関を通じて直接推定される。
タスク1106では、デジタルフィルタは、例えば量子化雑音除去の目的のため、推定伝達関数に基づいてプログラムされ得る。デジタル量子化雑音除去のためのプログラマブルフィルタまたはデジタルフィルタ(例えば、図3によって図示されるような)の係数は、相互相関関数に基づいて更新され得る。
いくつかの実施形態では、本方法は、例えばタスク1104の場合、多段ADCのデジタル出力信号とディザ信号との相互相関関数を決定して、多段ADCの伝達関数を決定することを含み得る。いくつかの実施形態の場合、デジタル出力信号は、多段ADCのフロントエンドの出力信号(例えば、図3のV1)である。対象となる伝達関数は、フロントエンドの雑音伝達関数(例えば、NTF1)である。プログラマブルフィルタは、多段ADCのバックエンドの出力信号をフィルタする(例えば、V2をフィルタするためのDNTF1308)。いくつかの実施形態の場合、デジタル出力信号は、多段ADCのバックエンドの出力信号である(例えば、図3のV2)。対象となる伝達関数は、バックエンドの信号伝達関数(例えば、STF2)である。プログラマブルフィルタは、多段ADCのフロントエンドの出力信号をフィルタする(例えば、V1をフィルタするためのDSTF2306)。
いくつかの実施形態では、伝達関数の推定の間の平均化モードは、伝達関数の学習に対する強い入力妨害を低減させることによって、推定精度を向上させる。本方法は、相互相関関数に基づいて計算される複数の係数集合に移動平均を適用することを更に含み得る。係数集合の移動窓のサイズは、プログラマブルであってもよい。
いくつかの実施形態では、本方法は、多段ADCの推定信号伝達関数から計算される利得係数または特定の実装について選択される何らかの他の好適な値に基づいて相互相関関数を正規化することを含み得る。
いくつかの実施形態では、フルレートで行われる2つのレベルのディザによる相互相関は、実装を加算/減算に単純化する。
いくつかの実施形態では、相関器は、より長いインパルス応答の推定を可能にし、面積利用を低減させるために時分割され得る。
いくつかの実施形態では、推定PFIRをデシメートされた速度で動作させることは、ワット損を低減させる。データ経路内のフロントエンドのNTF及びバックエンドのSTFをモデル化するPFIRは、デシメータ伝達関数を通じてフルレートのPFIR係数をデシメートすることによって、より低い速度においてより少ないタップで実装される。本方法は、相互相関関数をデシメートして、デシメートされた係数を決定すること(例えば、図8によって図示されるように)を更に含み得る。プログラマブルフィルタの係数を更新することは、デシメートされた係数に基づいて係数を更新すること(例えば、図8によって図示されるように)を含む。デシメートされたPFIRフィルタを使用して、ワット損を低減させるために、本方法は、多段ADCの出力信号を1つまたは複数のデシメーションフィルタによってデシメートして、デシメートされた出力信号を生成すること、及びプログラマブルフィルタによってデシメートされた出力信号をフィルタすること(例えば、図9に示されるように)を含み得る。
相互相関に基づく順モデル推定は、フロントエンドのNTF及びバックエンドのSTFならびに段間のタイミング誤差及び利得誤差を特定し、プロセス、電圧、及び温度の変動による伝達関数の変化を追跡する。本方法は、有利には、R、C、及び有限UGBW(ユニティゲイン帯域幅)からの積分器の利得誤差、フラッシュ対DACのタイミング誤差、ならびに段間の遅延及び利得変動による伝達関数の変動を追跡する。結果として、伝達関数の推定に依拠するデジタル量子化雑音除去は、より良好に作動し得る。本方法を適用して、CTパイプライン型等の他の種類の連続時間方式のADCについて伝達関数を取り出すことができる。
実施例
実施例1は、多段アナログ−デジタル変換器(ADC)においてデジタル量子化雑音除去のための伝達関数を追跡するための方法である。本方法は、多段ADCのフロントエンドの量子化器においてディザ信号を注入することであって、ディザ信号が最大長線形帰還シフトレジスタシーケンスである、注入することと、多段ADCのデジタル出力信号とディザ信号との相互相関関数を決定して、多段ADCの伝達関数を決定することと、相互相関関数に基づいてデジタル量子化雑音除去のためのプログラマブルフィルタの係数を更新することと、を含む。
実施例2では、実施例1は、多段ADCのフロントエンドの出力信号であるデジタル出力信号と、フロントエンドの雑音伝達関数である伝達関数と、多段ADCのバックエンドの出力信号をフィルタするプログラマブルフィルタと、を更に含み得る。
実施例3では、上記実施例のうちのいずれか1つは、多段ADCのバックエンドの出力信号であるデジタル出力信号と、バックエンドの信号伝達関数である伝達関数と、多段ADCのフロントエンドの出力信号をフィルタするプログラマブルフィルタと、を更に含み得る。
実施例4では、上記実施例のうちのいずれか1つは、相互相関関数をデシメートして、デシメートされた係数を決定することであって、プログラマブルフィルタの係数を更新することがデシメートされた係数に基づいて係数を更新することを含む、決定することを更に含み得る。
実施例5では、上記実施例のうちのいずれか1つは、多段ADCの出力信号を1つまたは複数のデシメーションフィルタによってデシメートして、デシメートされた出力信号を生成することと、デシメートされた出力信号をプログラマブルフィルタによってフィルタすることと、を更に含み得る。
実施例6では、上記実施例のうちのいずれか1つは、多段ADCの推定信号伝達関数から計算される利得係数に基づいて相互相関関数を正規化することを更に含み得る。
実施例7では、上記実施例のうちのいずれか1つは、相互相関関数に基づいて計算される複数の係数集合に移動平均を適用することを更に含み得る。
実施例8は、多段アナログ−デジタル変換器(ADC)においてデジタル量子化雑音除去のための伝達関数を追跡するためのシステムである。本システムは、最大長線形帰還シフトレジスタ(LFSR)シーケンスを生成するためのディザブロックであって、多段ADCのフロントエンドの量子化器に連結されている、ディザブロックと、多段ADCのデジタル出力及び最大長LFSRシーケンスを受け取り、相互相関関数の係数を生成する相互相関ハードウェアブロックと、相互相関関数の係数に基づいてプログラム可能なデジタル量子化雑音除去フィルタと、を備える。
実施例9では、上記実施例のうちのいずれか1つは、(1)最大長シーケンスの複数の値のうちの1つの値を選択し、第1の時間間隔の間、選択された値を相関器に提供し、(2)最大長シーケンスの複数の値のうちの別の値を選択し、第2の時間間隔の間、選択された値を相関器に提供するための多重化器、を備える相互相関ハードウェアブロック、を更に含み得る。
実施例10では、上記実施例のうちのいずれか1つは、(1)多段ADCの第1の段の出力を選択し、第1の時間間隔の間、第1の段の選択された出力を複数の相関器に提供し、(2)多段ADCの第2の段の出力を選択し、第2の時間間隔の間、第2の段の選択された出力を複数の相関器に提供するための多重化器、を更に備える相互相関ハードウェアブロック、を更に含み得る。
実施例11では、上記実施例のうちのいずれか1つは、2つのレベルのディザシーケンスである最大長LFSRシーケンスを更に含み得る。
実施例12では、上記実施例のうちのいずれか1つは、相互相関ハードウェアブロックであって、最大長LFSRシーケンスのうちの1つの値及び多段ADCのデジタル出力を受け取るための累算器を備え、最大長LFSRシーケンスの値のレベルが、デジタル出力が減算されるか、または累算器の累算値に加算されるかを決定する、相互相関ハードウェアブロック、を更に含み得る。
実施例13では、上記実施例のうちのいずれか1つは、相互相関関数の係数をフィルタするための移動平均フィルタを更に含み得る。
実施例14では、上記実施例のうちのいずれか1つは、プログラマブルな移動窓サイズを有する移動平均フィルタを更に含み得る。
実施例15では、上記実施例のうちのいずれか1つは、相互相関関数をフィルタするための1つまたは複数のデシメーションフィルタを更に含み得る。
実施例16では、上記実施例のうちのいずれか1つは、多段ADCのデジタル出力をフィルタし、デシメートされたデジタル出力を生成するための1つまたは複数のデシメーションフィルタを更に含み得、デジタル量子化雑音除去フィルタが、デシメートされたデジタル出力をフィルタする。
実施例17では、上記実施例のうちのいずれか1つは、相互相関関数の係数を利得係数に対して正規化するための正規化ブロックを更に備え得る。
実施例18では、上記実施例のうちのいずれか1つは、相互相関ハードウェアブロックを制御し、相互相関関数の係数を相互相関ハードウェアブロックから読み出し、デジタル量子化雑音除去フィルタをプログラムするための、多段ADCと共にオンチップであるマイクロプロセッサを更に備え得る。
実施例19では、上記実施例のうちのいずれか1つは、連続時間方式の多段雑音整形ADCである多段ADCを更に含み得る。
実施例20は、縦続接続の複数の連続時間方式のアナログ−デジタル変換器(ADC)と、インパルス応答に近似するシーケンスを生成し、該シーケンスを複数のADCのうちの第1のADCの量子化器に注入するための手段と、該シーケンスと複数のADCのうちの1つのADCの所与のデジタル出力との間の相互相関関数の係数を計算するための手段と、相互相関関数の係数に基づいてプログラム可能なデジタル量子化雑音除去のための手段と、を備える装置である。
実施例21では、実施例20は、実施例1〜7中の特長のうちのいずれか1つまたは任意の組み合わせを実装するか、または行うための手段を更に含み得る。
他の実装上の注記、変形例、及び用途
いくつかの実施形態では、装置は、縦続接続の複数の連続時間方式のアナログ−デジタル変換器(ADC)を備える。ADCは、CT MASH ADC、CTパイプライン型ADC等を形成し得る。装置は、インパルス応答に近似するシーケンスを生成し、該シーケンスを複数のADCのうちの第1のADCの量子化器に注入するための手段を更に含む。手段は、図5のPNブロック502を含み得る。シーケンスは、最大長LFSRシーケンスであってもよい。シーケンスは、2つのレベルのシーケンスであってもよい。シーケンスは、量子化器の入力において注入され得る。シーケンスは、量子化器の出力において注入され得る。装置は、シーケンスと複数のADCのうちの1つのADCの所与のデジタル出力との間の相互相関関数の係数を計算するための手段を更に含み得る。手段は、本明細書に(例えば、図5〜7及びそれらの付随する説明に)記載の相互相関ハードウェアブロックに関連付けられる様々な回路に対応する。装置は、相互相関関数の係数に基づいてプログラム可能なデジタル量子化雑音除去のための手段を含み得る。手段は、図3及び9に見られるもの等のプログラマブルFIRフィルタを含み得る。
いくつかの実施形態では、多段アナログ−デジタル変換器(ADC)においてデジタル量子化雑音除去のための伝達関数を追跡するためのシステムまたは集積回路は、ディザブロック、相互相関ハードウェアブロック、及び1つまたは複数のデジタル量子化雑音除去フィルタを備える。ディザブロック(例えば、図5のディザブロック502)は、最大長線形帰還シフトレジスタ(LFSR)シーケンスを生成するための回路を含み得る。ディザブロックは、好ましくは多段ADCのフロントエンドの量子化器の出力に連結される(例えば、図5に見られるように)。相互相関ハードウェアブロックは、多段ADCのデジタル出力及び最大長LFSRシーケンスを受け取り、相互相関関数の係数を生成する(例えば、図5〜7及びそれらの付随する説明によって示されるように)。デジタル量子化雑音除去フィルタ(例えば、V1をフィルタするためのDSTF2306及びV2をフィルタするためのDNTF1308)は、相互相関関数の係数に基づいてプログラム可能である。
ハードウェアを低減させるために、相互相関ハードウェアブロックは、最大長シーケンスの複数の値のうちの1つの値を選択し、第1の時間間隔の間、選択された値を相関器に提供し、最大長シーケンスの複数の値のうちの別の値を選択し、第2の時間間隔の間、選択された値を相関器に提供するための多重化器、を含み得る。多重化器は、図7に図示されるスキームによって図示される。いくつかの実施形態では、相互相関ハードウェアブロックは、多段ADCの複数の段間で共有され得る。相互相関ハードウェアブロックは、多段ADCの第1の段の出力を選択し、第1の時間間隔の間、第1の段の選択された出力を複数の相関器に提供し、多段ADCの第2の段の出力を選択し、第2の時間間隔の間、第2の段の選択された出力を複数の相関器に提供するための多重化器を含み得る。図5を再び参照すると、XCORRブロック530及び540の両方を有する代わりに、1つのXCORRブロックが使用され得る。
2つのレベルのシーケンスをディザ信号または最大長LFSRシーケンスとして使用することによって、実装相互相関ハードウェアブロックを大いに単純化し得る。いくつかの実施形態では、相互相関ハードウェアブロックは、最大長LFSRシーケンスのうちの1つの値及び多段ADCのデジタル出力を受け取るための累算器を備え、最大長LFSRシーケンスの値のレベルが、デジタル出力が減算されるか、またはデジタル出力が累算器の累算値に加算されるかを決定する。累算器の一例が、図6及び7ならびにそれらの付随する説明に示される。
いくつかの実施形態では、システムまたは集積回路は、相互相関関数の係数をフィルタするための移動平均フィルタを含み得る。移動平均フィルタは、オンチップマイクロプロセッサによって(多段ADCの入力信号または出力信号に関する条件等の、多段ADCの1つまたは複数の条件に基づいて)プログラムされ得るプログラマブルな移動窓サイズを有し得る。
デジタル量子化雑音フィルタのワット損を低減させるために、デシメーションが実装され得る。システムまたは集積回路は、相互相関関数をフィルタするための1つまたは複数のデシメーションフィルタ、ならびに多段ADCのデジタル出力をフィルタし、デシメートされたデジタル出力を生成するための1つまたは複数のデシメーションフィルタを含み得る。デジタル量子化雑音除去フィルタは、デシメートされたデジタル出力をフィルタする。スキームは、図8及び9によって図示される。
いくつかの実施形態では、システムまたは集積回路は、相互相関関数の係数を利得係数または実装に応じて何らかの他の所望の値に対して正規化するための正規化ブロックを含み得る。
いくつかの実施形態では、システムまたは集積回路は、相互相関ハードウェアブロックを制御し、相互相関関数の係数を相互相関ハードウェアブロックから読み出し、デジタル量子化雑音除去フィルタをプログラムするための、多段ADCと共にオンチップであるマイクロプロセッサを含む。相互相関は典型的に専用デジタル回路によって実行されるものの、正規化、デシメーション、平均化に関係する演算(または相互相関ハードウェアブロックによって計算される係数の他の処理)は、オンチップマイクロプロセッサによって行われ得る。
本明細書に記載の実施形態はCT MASH ADC内の適応量子化雑音除去フィルタに関連して説明されているものの、技法は、CTパイプライン型ADC等の他の多段ADCアーキテクチャに適用され得る。更に、技法は、MASH ADCの段のうちの任意の1つにおいて伝達関数を推定するために使用され得る。技法は、連続時間方式のMASH ADC(これは、連続時間方式の回路を使用する)、離散時間方式のMASH ADC(これは、スイッチトキャパシタ回路を使用する)、または連続時間方式及び離散時間方式のハイブリッドMASH ADCを含む、様々なMASH ADCに適用可能である。
本明細書中のいくつかの実施例は1−2 MASH ADCに関するものの、適応量子化雑音除去フィルタは、異なる次数の変調器を有するMASH ADC(例えば、2−2 MASH ADC)、または3つ以上の段を有するMASH ADCに適用可能である。
適応量子化雑音除去フィルタのための本アーキテクチャは、MASH ADCが使用される高速、連続時間、高精度の用途に特に好適である。本アーキテクチャの恩恵を大いに受ける用途としては、計装、試験、スペクトル分析装置、軍事目的、レーダー、有線または無線通信、携帯電話(とりわけ規格が高速通信に向けて前進し続けているため)、ならびに基地局が挙げられる。
セルラー遠隔通信によく使用される無線周波数(RF)帯域の幅は、2G/3G/4Gプラットフォームの35〜75MHzから今日のLong Term Evolution(LTE)の100〜200MHzに拡大しており、緩和された画像拒絶フィルタリングに対する欲求は、直接中間周波数(IF)サンプリングの周波数を300+MHzに押し上げている。いくつかの実施形態では、適応デジタル量子化雑音除去の特長は、±1.0V/1.8Vの供給からの930mWの合計電力消費で465MHzの信号帯域幅にわたって69dBのDRを達成する連続時間(CT)方式の多段雑音整形(MASH)ADC集積回路で使用され得る。ADC集積回路は、28nmのCMOSで実装され得、465MHzの信号帯域幅にわたって64dBのピークSNDR、−156dBFS/Hzの小信号雑音スペクトル密度(NSD)、及び156dBの性能指数(FOM)を達成する。8GHzのサンプルレート及び465MHzの信号帯域幅に対して、オーバーサンプリング比(OSR)は、8.6である。1−2 MASHアーキテクチャは、低いOSRで積極的な雑音整形を達成するために選択され得る。低次のサブループの使用も、ADC全体の堅牢性に寄与する。第1の段は、低OSRシナリオの下で所与の熱雑音要件のために増幅器の電力を最小限に抑える1次変調器であってもよい。第1の段は、能動RC積分器、17レベルのフラッシュ型ADC(FLASH1)、電流ステアリングDAC(IDAC1)、及び容量性DAC(CDAC1)を含み得る。CDAC1は、選択されるフラッシュ−IDAC間のタイミングに関連付けられる過剰ループ遅延を補償する高速直接帰還(DFB)ループを実装する。200Ωの差動R1Uと625uAのIDAC1 LSBは、2Vp−pの差動フルスケール入力を設定し得る。ディザブロックは、1ビットの1/2LSBディザ信号をFLASH1の出力に追加する。第1の段の量子化の残差は、R21及び電流ステアリングDAC(IDAC2A)を介して第2の段に注入される。R21は、正確な相互コンダクタンスとFLASH1−IDAC2A経路を通じての遅延にほぼ整合する群遅延との両方を提供するオールパスRCラティスフィルタとして実装される。次いで、残差電流が2次の第2の段によってデジタル化される。第2の段は、能動RC共振器、17レベルのフラッシュ型ADC(FLASH2)、電流ステアリングDAC(IDAC2B及びIDAC3)、ならびにDFBループを提供するために使用される容量性DAC(CDAC2)からなる。第2の段は、帰還トポロジーを使用してSTFのピーキングを最小限に抑え、第2の段のフルスケール入力は、6の段間利得を提供するようにスケールダウンされて、全体的な量子化ノイズフロアを最小限に抑える一方で、第1の段の残差が第2の段を飽和させるのを防止する。両方の段のデジタル出力(V1及びV2)が、更なる処理のためにデジタルバックエンドにフィードされる。10個のタップのプログラマブルFIRフィルタ(DNCF)は、デジタル量子化雑音除去及び4の倍率でのデシメーション(DEC)後の等化を実装し得る。DNCF係数は、一体化された始動較正フェーズの間にオフチップのLMSアルゴリズムを使用して生成され得る。
例示的な一実施形態では、任意の数の図の電気回路が、関連付けられる電子デバイスの基板上に実装され得る。基板は、電子デバイスの内部電子システムの様々なコンポーネントを保持し、更に、他の周辺機器のための接続端子を提供し得る汎用回路基板であってもよい。より具体的には、基板は、システムの他のコンポーネントが電気的に連通し得る電気的接続を提供し得る。任意の好適なプロセッサ(デジタル信号プロセッサ、マイクロプロセッサ、支援チップセット等を含む)、コンピュータ可読な非一時的メモリ要素等が、特定の構成ニーズ、処理需要、コンピュータ設計等に基づいて基板に好適に連結され得る。外部記憶装置、更なるセンサ、オーディオ/ビデオ表示器のためのコントローラ、及び周辺デバイス等の他のコンポーネントは、プラグインカードとして、もしくはケーブルを介して基板に取り付けられるか、または基板自体に一体化され得る。様々な実施形態では、本明細書に記載の機能は、これらの機能を支援する構造内に配置された1つまたは複数の構成可能な(例えば、プログラマブルな)要素内で動作するソフトウェアまたはファームウェアとして、エミュレーション形態で実装され得る。エミュレーションを提供するソフトウェアまたはファームウェアは、プロセッサがそれらの機能を実行するのを可能にする命令を含む非一時的なコンピュータ可読記憶媒体上で提供され得る。
別の例示的な実施形態では、図の電気回路は、スタンドアローンのモジュール(例えば、特定の用途または機能を実行するように構成された関連コンポーネント及び関連回路を含むデバイス)として実装されるか、または電子デバイスの特定用途向けハードウェアに対するプラグインモジュールとして実装され得る。本開示の具体的な実施形態は、部分的にまたは全体的にのいずれかにおいて、システムオンチップ(SOC)パッケージに容易に含められ得ることに留意されたい。SOCは、コンピュータまたは他の電子システムのコンポーネントを単一のチップ内に一体化したICを表す。SOCは、デジタル機能、アナログ機能、混合信号機能、及びしばしば無線周波数機能を含み得、それらの全てが、単一のチップ基板上に設けられ得る。他の実施形態としては、単一の電子パッケージ内に位置付けられ、電子パッケージを通じて相互に密接に相互作用するように構成された複数の個別のICを含むマルチチップモジュール(MCM)が挙げられ得る。様々な他の実施形態では、デジタルフィルタが、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)、及び他の半導体チップ内の1つまたは複数のシリコンコア内に実装され得る。
本明細書で概説した仕様、寸法、及び関係の全て(例えば、プロセッサ、論理演算等の数)は、例示及び教示のみの目的のために提供されただけである。このような情報は、本開示の趣旨または添付の請求項の範囲から逸脱することなく、相当に変形され得る。仕様は、非限定的な一実施例のみに当てはまり、それゆえに、仕様は、そのようなものとして解釈されるべきである。上記の説明において、例示的な実施形態は、特定のプロセッサ構成及び/またはコンポーネント構成を参照して説明されてきた。このような実施形態に対して、本開示、添付の請求項の範囲から逸脱することなく、様々な改造及び変更がなされ得る。それゆえに、説明及び図面は、制限的な意味ではなく、例証的な意味において考慮されるべきである。
本明細書で提供される多数の実施例において、相互作用が2つ、3つ、4つ、またはそれ以上の電気コンポーネントに関連して説明されている場合があることに留意されたい。しかしながら、これは、明確性及び例示のみの目的のためになされている。本システムは任意の好適な方式で統合され得ることが理解されるべきである。同様の設計上の選択肢に沿って、図の図示されるコンポーネント、モジュール、及び要素のいずれもが、様々な可能な構成において組み合わせられ得、それらの構成の全てが、本明細書の広範な範囲内に明確に属する。特定の場合には、所与のフロー集合の機能のうちの1つまたは複数を、限られた数の電気要素のみを参照することによって説明する方がより容易であり得る。図の電気回路及びその教示は容易に拡張可能であり、多数のコンポーネント、ならびにより複雑化/洗練された配置及び構成を収容し得ることが理解されるべきである。それゆえに、提供された実施例は、無数の他のアーキテクチャに潜在的に適用されるような電気回路の範囲を限定し、またはその広範な教示を抑制すべきではない。
本明細書において、「一実施形態(one embodiment)」、「例示的な実施形態(example embodiment)」、「ある実施形態(an embodiment)」、「別の実施形態(another embodiment)」、「いくつかの実施形態(some embodiments)」、「様々な実施形態(various embodiments)」、「他の実施形態(other embodiments)」、「代替的な実施形態(alternative embodiment)」等に含まれる様々な特長(例えば、要素、構造、モジュール、コンポーネント、ステップ、演算、特性等)に対する参照は、いずれのそのような特長も本開示の1つまたは複数の実施形態に含まれるが、同じ実施形態内で組み合わせられ得るか、または必ずしも同じ実施形態内で組み合わせられないことを意味することを意図することに留意されたい。
図10及び11に示されるプロセス等の、適応量子化雑音除去フィルタに関係する機能は、図中に図示される回路もしくは図中に図示されるシステムに連結される回路(例えば、デジタル回路もしくはオンチップマイクロプロセッサ)によって実行され得る可能な機能、またはそれらの回路内の可能な機能のうちのいくつかのみを図示する。これらの演算のうちのいくつかは、適切な場合、削除もしくは除去され得、またはこれらの演算は、本開示の範囲から逸脱することなく相当に改造または変更され得る。加えて、これらの演算のタイミングは、相当に改変され得る。上記の演算フローは、例示及び検討の目的のために提供されている。任意の好適な配置、時間的順序、構成、及びタイミング機構が本開示の教示から逸脱することなく提供され得る点で、本明細書に記載の実施形態によって相当の柔軟性が提供される。
多数の他の変更、置換、変形、改変、及び改造が、当業者にとって確認され得、本開示は、本開示、添付の請求項の範囲に属するような全てのこのような変更、置換、変形、改変、及び改造を包含することを意図する。上記の装置の全ての任意追加的な特長は、本明細書に記載の方法またはプロセスに関連しても実装され得、実施例内の詳細は、1つまたは複数の実施形態内の任意の箇所で使用され得ることに留意されたい。