JP2019165460A - Ｍａｓｈ ａｄｃのための適応デジタル量子化雑音除去フィルタ - Google Patents

Abstract

【課題】連続時間方式の多段雑音整形アナログ−デジタル変換器（ＣＴ ＭＡＳＨ ＡＤＣ）の場合、量子化雑音除去方法を提供する。【解決手段】デジタル量子化雑音除去フィルタは、積分器の利得誤差、フラッシュ対ＤＡＣのタイミング誤差、ならびに段間の利得誤差及びタイミング誤差による伝達関数の変動を適応的に追跡する。伝達関数の追跡は、注入される最大長線形帰還シフトレジスタ（ＬＦＳＲ）シーケンスと変調器出力との間の直接相互相関を通じて行われ、次いで、プログラマブル有限インパルス応答（ＰＦＩＲ）フィルタで伝達関数を正確にモデル化することによって、これらの非理想的な効果を訂正する。【選択図】図３

Description

優先権データ
これは、ＡＤＡＰＴＩＶＥ ＤＩＧＩＴＡＬ ＮＯＩＳＥ ＣＡＮＣＥＬＬＡＴＩＯＮ ＦＩＬＴＥＲＳ ＦＯＲ ＭＡＳＨ ＡＤＣＳと題された米国仮特許出願（２０１５年１２月１７日出願、出願番号第６２／２６９，０８５号）の恩恵を受ける非仮特許出願である。同米国仮特許出願は、ここに、その全体が参照により組み込まれる。

本開示は、一般的にはアナログ−デジタル変換器（ＡＤＣ）に関し、より具体的には多段雑音整形ΔΣ型ＡＤＣのための適応デジタル量子化雑音除去フィルタに関する。

多くの電子装置用途では、アナログ入力信号は、デジタル出力信号に変換される（例えば、更なるデジタル信号処理のため）。例えば、精密測定システムでは、電子装置に測定を行う１つまたは複数のセンサが設けられ、これらのセンサは、アナログ信号を生成し得る。次いで、アナログ信号は、入力としてアナログ−デジタル変換器（ＡＤＣ）に提供されて、更なる処理のためのデジタル出力信号を生成するであろう。別の例では、アンテナは、空中で情報／信号を伝える電波に基づいてアナログ信号を生成する。アンテナによって生成されたアナログ信号は、次いで、入力としてＡＤＣに提供されて、更なる処理のためのデジタル出力信号を生成する。

ＡＤＣは、ブロードバンド通信システム、オーディオシステム、受信器システム等の多くの場所で見出され得る。ＡＤＣは、現実世界の現象を表すアナログ電気信号、例えば、光、音、温度、または圧力を、データ処理目的のために変換することができる。ＡＤＣは、通信、エネルギー、医療、計装及び測定、モータ及び動力制御、工業自動化、ならびに航空／防衛を含む広範な用途で使用される。各用途は、速度、性能、動力、コスト、及びサイズに関して異なるニーズを有し得るため、ＡＤＣを設計することは、重要なタスクである。ＡＤＣを必要とする用途が拡大するにつれて、正確かつ信頼性ある変換性能に対するニーズも拡大している。

本開示ならびにその特長及び利点のより完全な理解を提供するために、類似の参照数字が類似の部分を表す添付図面と併せて、以下の明細書が参照される。

図１は、ΔΣ型アナログ−デジタル変換器（ＤＳ ＡＤＣ）の例証的なシステム図である。 図２は、本開示のいくつかの実施形態による１−２連続時間方式の多段雑音整形ΔΣ型アナログ−デジタル変換器（ＣＴ ＭＡＳＨ ＡＤＣ）の例証的なシステム図である。 図３は、本開示のいくつかの実施形態による、デジタル量子化雑音除去を含む模範的な２段ＭＡＳＨ ＡＤＣ（の高レベル図）を示す。 図４は、本開示のいくつかの実施形態による、ディザ信号が量子化器において注入されるシングルループ変調器のモデルを示す。 図５は、本開示のいくつかの実施形態による、相互相関ハードウェアブロックを含む模範的な２段ＭＡＳＨ ＡＤＣを示す。 図６は、本開示のいくつかの実施形態による模範的な相互相関ハードウェアブロックを示す。 図７は、本開示のいくつかの実施形態による相互相関ハードウェアブロック内の時分割を図示する。 図８は、本開示のいくつかの実施形態によるより低いクロックドメインへのデシメーションを図示する。 図９は、本開示のいくつかの実施形態による、デシメーションを有するＭＡＳＨ ＡＤＣのためのデジタル量子化雑音除去の信号経路を示す。 図１０は、本開示のいくつかの実施形態による、相互相関を通じて信号伝達関数を追跡するデジタルフィルタ係数を決定するための方法を図示する流れ図である。 図１１は、本開示のいくつかの実施形態による、ＣＴ ＭＡＳＨ ＡＤＣにおいて伝達関数を追跡するための方法を図示する流れ図である。

連続時間方式の多段雑音整形アナログ−デジタル変換器（ＣＴ ＭＡＳＨ ＡＤＣ）の場合、量子化雑音除去は、伝達関数、例えば、フロントエンド変調器の雑音伝達関数及びバックエンド変調器の信号伝達関数の正確な推定をしばしば必要とする。量子化雑音除去を提供するため、デジタル量子化雑音除去フィルタは、積分器の利得誤差、フラッシュ対ＤＡＣのタイミング誤差、ならびに段間の利得誤差及びタイミング誤差による伝達関数の変動を適応的に追跡する。伝達関数の追跡は、注入される最大長線形帰還シフトレジスタ（ＬＦＳＲ）シーケンスと変調器出力との間の直接相互相関を通じて行われ、次いで、プログラマブル有限インパルス応答（ＰＦＩＲ）フィルタで伝達関数を正確にモデル化することによって、これらの非理想的な効果を訂正する。

アナログ−デジタル変換器（ＡＤＣ）を設計する

ＡＤＣは、アナログ信号によって伝えられる連続的な物理量を、その量の振幅を表すデジタル数に（またはそのデジタル数を伝えるデジタル信号に）変換する電子デバイスである。変換は、アナログ入力信号の量子化を伴い、そのため、少量の誤差を導入するであろう。典型的に、量子化は、アナログ入力信号の周期的サンプリングを通じて発生する。その結果は、連続時間及び連続的な振幅を有するアナログ入力信号を離散時間及び離散的な振幅を有するデジタル信号に変換した、デジタル値のシーケンス（すなわち、デジタル信号）である。ＡＤＣは、以下の用途要件によって定義され得る。すなわち、その帯域幅（ＡＤＣがデジタル信号に適切に変換し得るアナログ信号の周波数の範囲）及びその分解能（最大アナログ信号がデジタル信号において分割かつ表現され得る離散的レベルの数）である。ＡＤＣは、信号対雑音＋歪比（ＳＩＮＡＤ）、有効ビット数（ＥＮＯＢ）、信号対雑音比（ＳＮＲ）、全高調波歪（ＴＨＤ）、全高調波歪＋雑音（ＴＨＤ＋Ｎ）、及びスプリアスフリーダイナミックレンジ（ＳＦＤＲ）を含め、ＡＤＣの動的性能を定量化するための様々な仕様も有する。ＡＤＣは、用途要件及び性能仕様に基づいて選択され得る多くの異なる設計を有する。

ΔΣ（ＤＳ）変調に基づくＡＤＣ（本明細書で「ＤＳ ＡＤＣ」と呼ばれる）は、デジタルオーディオシステム及び高精度計装システムで幅広く使用されている。図１は、ΔΣ型アナログ−デジタル変換器（ＤＳ ＡＤＣ）（または本明細書で時々ΔΣ変調器と呼ばれる）の例証的なシステム図である。ＤＳ ＡＤＣは、ループフィルタ１０２、量子化器１０４、及び帰還デジタル−アナログ変換器（ＤＡＣ）１０６（すなわち、ＤＳ ＡＤＣの帰還経路内のＤＡＣ）を含む。

ＤＳ ＡＤＣは、通常、高分解能かつ低コストでアナログ入力信号をデジタル信号に変換することができる利点を提供する。典型的に、ＤＳ ＡＤＣは、ＤＳ変調器を使用してアナログ信号ｕを符号化する。例えば、１ビットＡＤＣ、フラッシュ型ＡＤＣ、フラッシュ型量子化器として低分解能ＡＤＣを用いる量子化器１０４が、この目的のために使用され得る。次いで、該当する場合、ＤＳ ＡＤＣは、デジタルフィルタ（図示せず）をＤＳ変調器（すなわち、量子化器１０４）の出力に適用して、より高分解能のデジタル出力を形成し得る。ＤＳ ＡＤＣのための誤差帰還を提供し、量子化器１０４からの雑音をベースバンドから離れたより高い周波数で整形するのを助けるために、１つまたは複数の積分器を有するループフィルタ１０２が含められてもよい。誤差は、通常、原アナログ入力信号ｕと、帰還ＤＡＣ１０６（ここでは、デジタル化された信号ｖがアナログ信号に再変換される）を使用して生成された原アナログ入力信号の再構成バージョンとの間の差分をとることによって生成される。ＤＳ ＡＤＣの１つの主要な特性が、（量子化器１０４からの）量子化雑音ｑをより高い周波数に押し出す、雑音整形とも呼ばれるその能力である。雑音整形の量は、ループフィルタ１０２の次数に依存する。結果として、ＤＳ ＡＤＣは、一般に、高分解能のアナログ−デジタル変換を達成することができる。その人気ゆえ、ＤＳ ＡＤＣ及びＤＳ ＡＤＣを用いる構造に対する多くの変形例が提案されている。

帰還ＤＡＣ１０６は、典型的に、アナログ−デジタル変換器（ＡＤＣ）と共に帰還構成にある。つまり、ＡＤＣの出力が、帰還ＤＡＣ１０６の入力にフィードされ、帰還ＤＡＣの出力が、ＡＤＣの入力経路に帰還される。一般的に言って、帰還ＤＡＣ１０６は、帰還ＤＡＣへの入力ビットによって制御される複数のユニット要素によって実装されるマルチビットＤＡＣである。ユニット要素（例えば、電流ステアリング電池）の各々は、帰還ＤＡＣ１０６にフィードされる入力デジタルコードｖから帰還ＤＡＣのアナログ出力信号の一部を生成する。いくつかの場合には、これらのユニット要素は、帰還ＤＡＣ１０６を構成するＤＡＣ要素と呼ばれる。電流ステアリング回路は、理想的には同じ量の電流を出力にステアリングするため（すなわち、ＤＡＣ要素は、同じに重み付けされるか、または同じ重みを有する）、ＤＡＣ要素は、いくつかの場合には、ユニット要素と呼ばれる。

多段雑音整形アナログ−デジタル変換器（ＭＡＳＨ ＡＤＣ）

様々なシステムに好適な様々な利点を達成するために、ＤＳ ＡＤＣに対する異なる変形例が提案されている。いくつかの用途では、ＤＳ ＡＤＣは、電力の懸念を満たすように適合されている一方で、他のいくつかのＤＳ ＡＤＣは、複雑性を低減させるように適合されている。いくつかの場合には、ＤＳ ＡＤＣは、誤差及び／または雑音に対する増大した制御を提供することによって、精度の懸念を満たすように適合されている。例えば、雑音整形に重点を置いた用途の場合、より高次のＤＳ変調器が使用され得、すなわち、もっと多くの量子化雑音を高周波数に整形するためにループフィルタにおいてより多くの積分器及び帰還経路が使用される。ΔΣ型ＡＤＣ（例えば、図１）は、量子化雑音の整形をオーバーサンプリングと組み合わせて使用して、分解能を信号帯域幅とトレードオフする。高次の雑音整形及びマルチビット実装は、より積極的なトレードオフを可能にするが、ＡＤＣを不安定にするリスクがある。

複数のＤＳ ＡＤＣを有する多段雑音整形（ＭＡＳＨ）ＡＤＣが導入されている。一般的に言って、ＭＡＳＨ ＡＤＣは、複数の段、例えば複数のＤＳ ＡＤＣを有する。一例では、ＭＡＳＨ ＡＤＣは、２つの段、例えばフロントエンド及びバックエンドを有し得る。２つの段の各々は、それぞれのアナログ入力を受け取り、それぞれのデジタル出力を出力する。いくつかの場合には、２つの段は、同じアナログ入力を受け取る。いくつかの場合には、２つの段は、異なるアナログ入力を受け取る。例えば、いくつかのＭＡＳＨ ＡＤＣは、各変調器への入力が異なるフロントエンド及びバックエンドを有する。いくつかのＭＡＳＨ ＡＤＣは、段の実装が異なり得る段を有する。ＭＡＳＨ ＡＤＣは、個々に安定したΔΣ変調器の縦続接続に依拠することによって、不安定性の問題に対処する。しかしながら、ＭＡＳＨ ＡＤＣは、アナログ伝達関数とデジタル伝達関数との間の正確な整合を必要とする量子化雑音の除去に依存する。

一般的に言って、ＭＡＳＨ ＡＤＣは、帯域幅、分解能、及び信号対雑音比に関係する設計要件を満たすために、システムの信号及び誤差をデジタル化するための複数の段（縦続接続されたΔΣ変調器）を含み得る。ＭＡＳＨ ＡＤＣの１つの利点は、この設計が、安定した低次ループを縦続接続する一方で、（潜在的に不安定な）より高次のループの良好な性能を達成することである。一例では、第１の段は、第１のＡＤＣを使用して、アナログ入力信号からデジタル出力信号を生成する。第１の段の量子化器への入力（または等価的に、第１のループフィルタ／積分器からの出力）を第１のＤＡＣアナログ出力から減算して、第１の段の量子化雑音を生じさせることができる。第１の段の量子化雑音は、第２の段によってデジタル化される。結果として、第１の段は、その量子化雑音を表すアナログ信号を生成し、第２の段は、第２のＡＤＣを使用して第１の段の量子化雑音を量子化する。多段手法は、量子化雑音が低減されることを可能にし、そのため、ＭＡＳＨ ＡＤＣがより高い性能を達成することを可能にする。より多くの段が使用される場合、第２の段の量子化器への入力（または等価的に、第２のループフィルタもしくは積分器からの出力）を第２のＤＡＣアナログ出力から減算して、第２の段の量子化雑音を生じさせることができ、これは、次いで第３の段によって量子化され得る。量子化器への入力またはループフィルタ／積分器からの出力は、減算の前に、遅延要素によって遅延され得る。遅延要素は、遅延要素の入力において、アナログ信号からＤＡＣアナログ出力を生成するために使用される信号経路の整合可能な相互コンダクタンス及び群遅延を提供され得る。ＭＡＳＨ ＡＤＣの最終出力を生成するために、それぞれの出力が合成される。事実上、結果として、第１の段の量子化雑音は、第２の段によって抑制され、第２の段からの量子化雑音は、第３の段によって抑制される（３つの縦続接続された１次ループが使用されるシングル３次ループと同じ雑音抑制をもたらす）。

図２は、本開示のいくつかの実施形態による１−２連続時間方式の多段雑音整形ΔΣ型アナログ−デジタル変換器（ＣＴ ＭＡＳＨ ＡＤＣ）の例証的なシステム図である。この実施例では、ＣＴ ＭＡＳＨ ＡＤＣは、第１の段（すなわちフロントエンド、ＭＯＤ_１と呼ばれる）としての１次ΔΣ変調器及び第２の段（すなわちバックエンド、ＭＯＤ_２と呼ばれる）としての２次ΔΣ変調器の２つの段を有する。第１の段（すなわちフロントエンド）は、第１のデジタル出力Ｖ１を生成する。第２の段（すなわちバックエンド）は、第２のデジタル出力Ｖ２を生成する。ΔΣ変調器の次数は、段における積分器の数（帰還ループの数）によって決定される。第１の段（フロントエンド）は、ただ１つの積分器（例えば、出力信号Ｘ１を生成するオペアンプＡＭＰ１ ２０２を有する積分器）を有し、そのため、これは、１次変調器である。第２の段（バックエンド）は、２つの積分器（例えば、出力Ｘ２を生成する増幅器オペアンプＡＭＰ２ ２０４を有する積分器、及び出力Ｘ３を生成するオペアンプＡＭＰ３ ２０６を有する積分器）を有し、そのため、これは、２次変調器である。この例は１−２ ＣＴ ＭＡＳＨ ＡＤＣであるものの、本開示は、他のＣＴ ＭＡＳＨ ＡＤＣアーキテクチャ、離散時間（ＤＴ）方式のＭＡＳＨ ＡＤＣアーキテクチャ、ハイブリッドＣＴ−ＤＴ ＭＡＳＨ ＡＤＣアーキテクチャ、及びＣＴ、ＤＴ、またはハイブリッドＣＴ−ＤＴパイプライン型変調器等を含む様々な変換器に適用可能である。

図２を再び参照すると、１次フロントエンド内部のフラッシュ型量子化器（「ＦＬＡＳＨ１」２０８）によって提供される粗い量子化の残差は、２次バックエンドにフィードされ、２次バックエンドによってデジタル化される。１次フロントエンド内の積分器の出力（またはフラッシュ型量子化器ＦＬＡＳＨ１ ２０８への入力）Ｘ１は、ＦＬＡＳＨ１ ２０８によってデジタル化されて、デジタル出力Ｖ１を生成する。デジタル出力Ｖ１は、入力としてＤＡＣ「ＤＡＣ２Ａ」２１０に提供されて、アナログ出力信号を生成する。Ｘ１（または遅延ブロック２１２の出力におけるＸ１の遅延されたバージョン）とＤＡＣ２Ａ ２１０アナログ出力との間の差分は、粗い量子化の残差をもたらす。遅延要素２１２は、ＤＡＣ２Ａ ２１０のアナログ出力を生成するために使用される信号経路、すなわちＦＬＡＳＨ１ ２０８及びＤＡＣ２Ａ ２１０を通る経路の整合可能な相互コンダクタンス及び群遅延を提供され得る。フロントエンドＶ１のデジタル出力及びバックエンドＶ２のデジタル出力は、１−２ ＣＴ ＭＡＳＨ ＡＤＣの最終デジタルワードとしてデジタルドメインで適切に合成される。

量子化雑音除去

複数の段を設けることは複雑性及びコストを増大させるものの、ＭＡＳＨ ＡＤＣは、量子化雑音の除去が適切に行われ得る場合、優れた性能を達成し得る。図３は、量子化雑音の除去を提供し得る、デジタル量子化雑音除去を含む模範的な２段ＭＡＳＨ ＡＤＣ（の高レベル図）を示す。本実施例は２つの段を示しているものの、デジタル量子化雑音除去は３つ以上の段を有するＭＡＳＨ ＡＤＣに適用され得ることが本開示によって想定されている。２つのＡＤＣ（ＡＤＣ１ ３０２及びＡＤＣ２ ３０４）が縦続接続に配置され、２つの別々の段をなすＡＤＣを表している。各ＡＤＣは、その入力からその出力までに、信号伝達関数（ＳＴＦ）、ＳＴＦ_１、及びＳＴＦ_２を有する。ＡＤＣ１ ３０２によって導入される量子化雑音ｑは、その出力において現れる。ｑ_１＝ｕ−ｖ_１が、ＡＤＣ１ ３０２の量子化雑音であり、ｑ_２が、ＡＤＣ２ ３０４の量子化雑音である。量子化雑音は、同じ段の雑音伝達関数（ＮＴＦ）によって整形される。例えば、第１の段ｑ_１の量子化雑音は、第１の段の雑音伝達関数ＮＴＦ_１によって整形される。第２の段ｑ_２の量子化雑音は、第２の段の雑音伝達関数ＮＴＦ_２によって整形される。ＤＳＴＦ_２３０６及びＤＮＴＦ_１３０８によって表される伝達関数は、それらの対応するアナログ伝達関数（ＮＴＦ_２及びＮＴＦ_１）のデジタル実装または推定に対応する。ＤＳＴＦ_２及びＤＮＴＦ_１は、離散時間の伝達関数または連続時間の伝達関数の離散時間における等価表現である。２つの段のデジタル出力ｖ１、ｖ２がそれぞれＤＳＴＦ_２３０６及びＤＮＴＦ_１３０８によってフィルタされた後、デジタル信号は、例えば加算ノード３１０（または何らかの他の好適な加算回路もしくは加算器）によって合成され、最終デジタル出力ｖｃを生成する。

図２の２段ＭＡＳＨ ＡＤＣの場合、合成出力ｖ_Ｃは、以下の式によって与えられる。

アナログ伝達関数とデジタル伝達関数とが完全に整合させられる場合、すなわち、ＤＳＴＦ_２＝ＳＴＦ_２かつＤＮＴＦ_１＝ＮＴＦ_１の場合、上記の式は、以下の式に単純化される。

したがって、第１の段ｑ１からの量子化雑音は、それぞれ２つの段のデジタル出力ｖ１、ｖ２をフィルタするデジタルフィルタＤＳＴＦ_２３０６及びＤＮＴＦ_１３０８を提供することによって相殺される（もはや合成出力ｖｃに現れない）。第２の段ｑ２からの量子化雑音は、２つの雑音伝達関数の積（すなわち、ＮＴＦ_２ＤＮＴＦ_１）によって整形される。アナログ伝達関数とデジタル伝達関数とが整合しない場合、第１の段からの量子化雑音は、項（ＮＴＦ_１ＤＳＴＦ_２−ＳＴＦ_２ＤＮＴＦ_１）によって整形される合成出力に現れるであろう。この望ましくない効果は、量子化雑音漏洩と呼ばれ、ＡＤＣの達成可能な信号対雑音比（ＳＮＲ）性能を著しく悪化させ得る。

量子化雑音漏洩を低減させるために、様々な技法が探究されている。いくつかの場合には、アナログ伝達関数は、できる限り正確かつ予測可能にされ得るが、この手法は、スイッチトキャパシタ回路を使用する特定の低速実装（離散時間方式の実装）の場合にのみ可能である。より効果的な技法は、より低い性能のアナログ回路を設計し、それらの現実／実際の信号伝達関数及び雑音伝達関数がどのようなものであるか推定し、それらの短所をプログラマブルデジタルフィルタによって補償する（図３のＤＳＴＦ_２３０６フィルタ及びＤＮＴＦ_１３０８フィルタの矢印によって表されるように）ことである。この技法は、アナログ回路が十分に線形であり、時間不変である限り、うまくいく。伝達関数のインパルス応答の推定は、ＡＤＣの出力を第１の段の量子化器において注入される既知の無作為信号と相互相関させることによってバックグラウンドで、または既知の信号を注入することによってフォアグラウンドで、行われ得る。プログラマブルデジタルフィルタまたは除去フィルタは、プログラマブル有限インパルス応答（ＦＩＲ）フィルタとして実装され得る。

伝達関数の推定：１ビットディザ信号の注入及び相互相関

連続時間方式のＭＡＳＨ変調器は、その堅牢な安定性ならびに低電力、広帯域幅、及び高ダイナミックレンジへの大きな可能性ゆえに好評を博している。上で説明したように、ＭＡＳＨ構造の性能は、どれほど良好にデジタル伝達関数がアナログ伝達関数に整合するかに依存する。一般に、最小平均二乗の手法（閉回路の技法）が、伝達関数の整合を改善するために使用される。しかしながら、このような手法は、いくつかの場合には不十分であり得る。

デジタル伝達関数がアナログ伝達関数に必ず正確に整合するようにするために、デジタル除去フィルタは、積分器の利得誤差、フラッシュ対ＤＡＣのタイミング誤差、ならびに段間の利得誤差及びタイミング誤差によるフロントエンドの伝達関数及びバックエンドの伝達関数の変動を適応的に追跡する。また、上で説明したように、伝達関数のインパルス応答の推定は、ＡＤＣの出力を第１の段の量子化器（「ＦＬＡＳＨ１」２０８）において注入される特定の信号（例えば、ディザ信号）と相互相関させることによってバックグラウンドで、または既知の信号を注入することによってフォアグラウンドで、行われ得る。相互相関は、専用ハードウェア及び／または相互相関に基づいてフィルタ係数を決定する命令を実行するオンチップマイクロプロセッサを使用して行われ得る。注入される最大長線形帰還シフトレジスタ（ＬＦＳＲ）シーケンスと変調器出力との間の直接相互相関を通じて、非理想的な効果は、伝達関数をプログラマブル有限インパルス応答（ＰＦＩＲ）フィルタによって正確にモデル化することによって、訂正され得る。

図２及び３に示される例を再び参照すると、バックエンドの信号伝達関数ＳＴＦ_２及びフロントエンドの雑音伝達関数ＮＴＦ_１を、デジタル量子化雑音除去フィルタＤＳＴＦ_２及びＤＮＴＦ_１を実装するために推定する。デジタル除去フィルタは、プログラマブル有限インパルス応答（ＦＩＲ）フィルタ（図２においてＤＳＴＦ_２及びＤＮＴＦ_１として示される）として実装され得る。結果として、プログラマブルＦＩＲフィルタは、適応して、量子化雑音除去が必ず最小限の量子化雑音漏洩と共に行われ得るようにすることができる。

本明細書で使用する場合、相互相関は、１対の信号間の相似性の測定を指す。

Ｌは、遅れを表し、ｎは、時間指数である。それゆえに、相互相関は、時間における信号の乗累算であり、ｘ［ｎ］とｙ［−ｎ］の畳み込み、または乗算

に等しく、式中、ｋは周波数である。相互相関は、２つのデジタル信号のスライディングドット積すなわちスライディング内積である。

図２の例を再び参照すると、それぞれフロントエンド及びバックエンドからの５ビットの２の補数の出力Ｖ１及びＶ２が存在し得る。５ビットのＶ１に加えて、デジタルデータ経路のために、Ｖ１と合成される１のディザビットを注入することが可能である。このディザビットは、伝達関数が推定されることを可能にする。このビットは、ＬＳＢの半分の強度の信号を表す。具体的には、ディザビットが１である場合は、１／２が５ビットのＶ１に加算され、０である場合は、−１／２が５ビットのＶ１に加算される。言い換えれば、ディザビットが１である場合は０００００．１（２の補数）をＶ１に加算し、ディザビットが０である場合は１１１１１．１（２の補数）をＶ１に加算することが可能である。

最大長ＬＦＳＲシーケンスを通じて生成される１ビットのディザ信号は、フロントエンド量子化器の入力、または好ましくはフロントエンド量子化器の出力において注入され得る。単一の変調器のための基本的な枠組みを以下に概説する。これらの概念は、図２の１−２ ＣＴ ＭＡＳＨ ＡＤＣ等のＭＡＳＨに適用され得る。図４は、本開示のいくつかの実施形態による、ディザ信号が量子化器（例えば、図２の「ＦＬＡＳＨ１」２０８）において注入されるシングルループ変調器のモデルを示す。入力信号、量子化誤差、及びディザ信号は、それぞれｕ ４０２、ｑ ４０４、及びｄ ４０６によって表される。ＮＴＦ及びＳＴＦは、雑音伝達関数及び信号伝達関数を表す。そのため、変調器出力ｖ ４０８は、以下の式によって与えられる。

ディザ信号と変調器出力との間の相関をとると、以下の式を得ることが可能である。

最大長ＬＦＳＲシーケンスについては、自己相関は、以下の式の通りである。

ディザ信号は、好ましくは上記の自己相関を有し（これは、インパルス関数の自己相関に近似する、すなわち言い換えれば、ｌ＝０のとき１のピークを有し、ｌ≠０のとき非常に小さい値を有するインパルス応答のように見える）、雑音伝達関数のインパルス応答は、ディザ信号と変調器出力との相互相関から容易に得られ得る。この帰結は、ディザ信号と無相関の量子化誤差との間の相互相関

、及びディザ信号と入力信号との間の相互相関

がほぼゼロであることによる。したがって、以下の式が導出され得る。

ディザ信号がフロントエンド変調器の量子化器において注入される場合、ディザ信号とフロントエンド変調器の変調器出力Ｖ１との間の相互相関が、フロントエンドの雑音伝達関数（例えば、図３に関連して参照されたＮＴＦ_１）をもたらし得ることが、上記から見られ得る。図２の１−２ ＣＴ ＭＡＳＨ ＡＤＣを再び参照すると、ＤＡＣ２Ａと（遅延要素２１２及びＲ２１を通る）量子化器への遅延入力とを通じて生成される量子化誤差は、スケールアップされ、第２の段にフィードされる。フロントエンド変調器の量子化器において注入されるディザ信号は、バックエンドの信号伝達関数（例えば、図３に関連して参照されたＳＴＦ_２）がディザ信号とバックエンド変調器のデジタル出力Ｖ２との間の相互相関に基づいて決定されることも可能にするであろうことが見られ得る。バックエンドの信号伝達関数推定の推定は、段間の利得誤差及びタイミング誤差も追跡することに留意されたい。

図５は、本開示のいくつかの実施形態による、相互相関ハードウェアブロックを含む模範的な２段ＭＡＳＨ ＡＤＣを示す。第１の段は、ループフィルタ「ＬＦ１」５１０を有し、第２の段は、ループフィルタ「ＬＦ２」５２０を有する。図５の２段ＭＡＳＨ ＡＤＣの回路は、図２に示されるアーキテクチャに似ているが、相互相関ブロック「ＸＣＯＲＲ」５３０及び「ＸＣＯＲＲ」５４０の追加を含む。この例によって図示されるように、ＰＮブロック５０２によって最大長ＬＦＳＲシーケンスを通じて生成される１ビットのディザ信号ｄは、フロントエンド量子化器（「ＦＬＡＳＨ１」２０８」）の出力において注入される。ＰＮブロック５０２によって生成される図５のディザシーケンスｄの長さは、プログラマブルであってもよい（例えば、２０〜４１ビット）。ＰＮブロックは、ディザブロックとも呼ばれ得る。

相互相関ブロック「ＸＣＯＲＲ」５３０は、ディザ信号ｄとフロントエンド変調器の出力Ｖ１との間の相互相関関数を決定し得る。相互相関関数は、フロントエンド変調器の雑音伝達関数（ＮＴＦ_１）である。同様に、相互相関ブロック「ＸＣＯＲＲ」５４０は、ディザ信号ｄとバックエンド変調器の出力Ｖ２との間の相互相関関数を決定し得る。相互相関関数は、バックエンド変調器の信号伝達関数（ＳＴＦ_２）であり、相互相関関数は、段間の利得誤差及びタイミング誤差も含み得る。それゆえに、相互相関に基づいて決定される情報は、バックエンドの信号伝達関数ＳＴＦ_２及びフロントエンドの雑音伝達関数ＮＴＦ_１の推定をもたらし得、デジタル量子化雑音除去フィルタＤＳＴＦ_２及びＤＮＴＦ_１（図３において参照される）は、推定伝達関数に基づいてプログラムされ得る。

本開示は伝達関数を直接推定するための開回路の技法（閉回路の技法と対立するものとしての）を説明していることに留意されたい。具体的には、開回路の技法は、ディザ信号及び変調器出力を観察して、伝達関数を推定する。ワンショット推定によって収束がより速くなり得るため、開回路の技法は、有利である。開回路の推定のための更新式は、より複雑であり得るが、開回路の技法は、信号伝達関数の変化を経時的に追跡することができ、推定伝達関数の係数は、開回路の技法が実行される都度完全に再計算され得る。開回路の技法は、閉回路の技法よりも柔軟であり得る。

相互相関ハードウェア及びオンチップマイクロプロセッサ

図５に示される相互相関ブロック（「ＸＣＯＲＲ」ブロック５３０及び５４０）は、変調器のフルクロックレートで動作し得る。図６は、本開示のいくつかの実施形態による模範的な相互相関ハードウェアブロックを示す。いくつかの実施形態では、相互相関ブロックは、いくつかの相関器として実装され得る。相関器は、累算器６０２（すなわち、専用の高速ハードウェア回路）を含み得る。いくつかの実施形態では、相関器は、図６に示される対応する遅延ブロック６０４と共に、累算器６０２を含み得る）。縦続接続の複数の相関器が含まれ得る。

累算器は、変調器出力Ｖ１もしくはＶ２（または、相関器の位置に応じて、変調器出力Ｖ１もしくはＶ２の遅延バージョン）を加算するか、または累算器の累算値「ＶＡＬ」から減算するための加算器を含み得る。変調器出力の加算または減算は、ディザビットに依拠して、更なる処理のために相互相関係数（「Ｘ相関係数」）を生成し得る。

所望の伝達関数の長さに応じて、いくつかの相関器が実装され得る（すなわち、相互相関ブロックは、複数の累算器及び複数の対応する遅延ブロックを含み得る）。このような相関器の数は、推定伝達関数のインパルス応答の長さによって規定され得る。伝達関数がＦＩＲフィルタとして実装される場合、相関器の数は、ＦＩＲフィルタ内のタップ数によって規定され得る。例えば、伝達関数が１６個のタップを有するフィルタとして実装される場合、１６個の相関器（累算器及び遅延ブロック）が、相互相関ブロックのために含まれ得る。

いくつかの場合には、相互相関ハードウェアブロックは、段間の利得及び遅延を含む第１の段のＮＴＦの推定と第２の段のＳＴＦの推定との間で共有され得る。有利には、１組の相関器（すなわち、１つの相互相関ブロック）が、例えば時間領域多重化を介して異なる伝達関数を推定するために使用され得、それによって、いくらかの面積を節約し、潜在的に電力消費を節約する。伝達関数は非常に急激には変化しないことを考えると、相関ハードウェアブロックの数を低減させて、時分割を通じてワット損を低下させることができる。

単一の相互相関ハードウェアブロック内でさえ、その中の相関器（すなわち、累算器）も、相互相関ブロック内の異なる組のタップのために時分割され得る。特定の伝達関数の時間不変性を考えると、相関器の数も低減させて（相互相関ブロックが推測することを目指すインパルス応答の全タップ数である必要はもはやない）、時分割を通じてワット損を低下させることができる。図７は、本開示のいくつかの実施形態による単一の相互相関ハードウェアブロック内の時分割を図示する。伝達関数が２ｎ個のタップを有する場合、最初のｎ個のタップ（タップ０〜ｎ−１）は、第１の時間間隔の間、既存のｎ個の相関器７０４によって推定され得、次いで、第２の時間間隔の間、同じｎ個の相関器７０４の集合を使用して、残りのｎ個のタップ（タップｎ〜２ｎ−１）を学習することができる。選択信号「ＳＥＬ」によって制御される多重化器７０４は、Ｎ個の相関器内の１つの相関器に提供される適切なディザ信号値（適切なタップを有するディザ信号値）を選択し得る。そのため、必要とされる累算器の数は、この実施例では半分に低減される。

相互相関ハードウェアブロックは、量子化雑音除去のために使用されるプログラマブルデジタルフィルタの係数を推定及び更新する命令を実行するオンチップマイクロプロセッサによって有効化され得る。相互相関ハードウェアブロックは、相関（すなわち、累算）を行うようにトリガされ得、指定された数のサンプルが累算されると、レディ信号をマイクロプロセッサに送り返す。累算の間、変調器が定義された振り切れしきい値に到達し、伝達関数の推定がもはや正確ではない場合、相互相関ブロックは、（オンチップマイクロプロセッサからの信号または他の割り込み信号によって）それ自身をクリアするようにトリガされ得、クリア信号をオンチップマイクロプロセッサに送り返す。オンチップマイクロプロセッサは、相互相関器ブロックによって実行される特定の相互相関器機能（例えば、ＮＴＦ_１もしくはＳＴＦ_２の推定、またはどちらのチャネル）を選択し得る。オンチップマイクロプロセッサは、相互相関器をリセットし得る（新たな推定を開始するため、または過負荷イベントの場合）。オンチップマイクロプロセッサは、所望の累算の長さ及び平均化を選択し得る。オンチップマイクロプロセッサは、相関及び／または推定からの結果を読み出し得る。オンチップマイクロプロセッサは、正規化を行い得る（これは開回路の技法であるため）。オンチップマイクロプロセッサは、デシメーションを行って、複雑性を低減させ得る。オンチップマイクロプロセッサは、量子化雑音除去のためのデジタルフィルタに係数を読み込み得る。

デシメーションによる複雑さの低減

実装の複雑性を低減させるため、データ経路内のＮＴＦ及びＳＴＦをモデル化するプログラマブルＦＩＲフィルタ（ＰＦＩＲ）をより低いクロックドメインにデシメートして、フィルタの積和（ＭＡＣ）演算がより少ないタップで実行されることを可能にすることができる。図８は、本開示のいくつかの実施形態によるより低いクロックドメインへのデシメーションを図示する。信号チェーン８１０は、フルレートＰＦＩＲ係数（「ＦＰＦＩＲ」ブロック８１２として示される）を使用して変調器出力Ｖを処理し、信号は、その後、２つの縦続接続され、２によりデシメートされるＨＢＦ（ＨＢＦ＝ハーフバンドフィルタ、２によるデシメーション）（「ＤＥＣ２」８１４及び「ＤＥＣ２」８１６として示される）によってより低いクロックドメインにデシメートされる。信号チェーン８２０は、先ず、２つの縦続接続され、２によりデシメートされるＨＢＦ（「ＤＥＣ２」８２２及び「ＤＥＣ２」８２４として示される）を介してより低いクロックドメインにデシメートすることによって、変調器出力Ｖを処理する。デシメートされた信号は、その後、低速のＰＦＩＲ係数（「ＳＰＦＩＲ」ブロック８２６として示される）によってフィルタされる。信号チェーン８１０は、信号チェーン８２０と同等であり、複雑性を低減するためにデシメーションが可能であることを図示する。

この実施例では、「ＦＰＦＩＲ」ブロック８１２のフルレートのＰＦＩＲ係数を例えばＦｓ／４で動作する「ＳＰＦＩＲ」ブロック８２６のデシメートされたＰＦＩＲ係数に変換するために、推定伝達関数のインパルス応答（すなわち、「ＦＰＦＩＲ」ブロック８１２のフルレートのＰＦＩＲ係数）は、２つの縦続接続され、２によりデシメートされるＨＢＦ（ＨＢＦ＝ハーフバンドフィルタ、２によるデシメーション）を通じてフィルタされ得る。縦続接続されたフィルタは、「ＤＥＣ２」８０２及び「ＤＥＣ２」８０４として示される。デシメーションは、推定伝達関数のインパルス応答の係数（ＦＰＦＩＲ係数）をデシメートし、デシメートされた係数（ＳＰＦＩＲ係数）を得るための命令を実行するオンチップマイクロプロセッサによって実行され得る。低速のＳＰＦＩＲ乗算は、より低い速度においてより少ないタップで実行され得る（ただし、倍率器及び被乗数により多くのビットを含む）。所望のデシメーションのレベルに応じて、異なる数の縦続接続されたデシメーションフィルタまたは各種の縦続接続されたデシメーションフィルタが使用され得る。

図９は、本開示のいくつかの実施形態による、デシメーションを有するＭＡＳＨ ＡＤＣのためのデジタル量子化雑音除去の信号経路を示す。上部の信号経路は、フロントエンドＶ１の変調器出力を処理及びデシメートするための１つまたは複数の（縦続接続された）デシメーションフィルタ（例えば、ブロック９０２及び９０４）を有する。ＰＦＩＲＳＴＦ９０６は、バックエンドのＳＴＦを実装するためのプログラマブルＦＩＲフィルタ（図３のＤＳＴＦ_２、または図２に見られるフロントエンド量子化器の入力からＡＰＦ＋利得＋ＳＴＦ_２を有するバックエンド変調器の出力への伝達関数）を表す。ＰＦＩＲＳＴＦ９０６の係数は、デシメートされ得、低速（フルレートではない）で動作する。下部の信号経路も、バックエンドＶ２の変調器出力を処理及びデシメートするための１つまたは複数の（縦続接続された）デシメーションフィルタ（例えば、ブロック９１２及び９１４）を有する。ＰＦＩＲＮＴＦ９１６は、フロントエンドのＮＴＦを実装するためのプログラマブルＦＩＲフィルタ（図３のＤＮＴＦ_１）を表す。ＰＦＩＲＮＴＦ９１６の係数は、デシメートされ得、低速（フルレートではない）で動作する。

両方のフィルタ、すなわちＰＦＩＲＳＴＦ９０６及びＰＦＩＲＮＴＦ９１６は、同フィルタがはるかに低速で動作して、複雑性を低減させ得るように、デシメータの後ろに実装される。上部及び下部の信号経路は、デシメーション（ブロック９０２、９０４、９１２、及び９１４）を含み、より低いクロックドメインで動作するＰＦＩＲ係数を適用して、図３を参照して上述された量子化雑音除去を行い得る。例えば、ＰＦＩＲＳＴＦ及びＰＦＩＲＮＴＦの両方のフィルタは、各々１２個のみのタップを有するデシメータの後ろに実装され得る。ＰＦＩＲＳＴＦフィルタ及びＰＦＩＲＮＴＦフィルタの出力は、組み合わされ、更なるデジタル処理９３０のために別のブロックに提供されて、ＭＡＳＨ ＡＤＣの最終出力を生成する。

フィルタ係数を決定するための方法

図１０は、相互相関を通じて信号伝達関数を追跡するデジタルフィルタ係数を決定するための方法を図示する流れ図である。本方法は、実行するように相関器を設定すること及び相関器から相関器の結果を読み出すことを含む。本方法は、該当する場合、正規化及びデシメーションを含み得る。最終係数が決定された後、本方法は、係数をプログラマブルデジタルフィルタに読み込むことを含む。相互相関ハードウェアブロックは専用のハードウェアを備えるものの、命令を実行するオンチップマイクロプロセッサは、相互相関ハードウェアからの読み込みを行い、ＰＦＩＲフィルタのフィルタ係数を決定するように実装され得る。

１６個の相関器を有する相互相関ハードウェアブロックが多段アナログ−デジタル変換器（例えば、ＭＡＳＨ ＡＤＣ、パイプライン型ＡＤＣ）を備えている図１０に図示される方法の一実施例を以下に概説する。この実施例では、２つの段の伝達関数を見出すために必要とされるハードウェアの量を低減させるために、単一の相互相関ハードウェアブロックの１６個の相関器が多段ＡＤＣの２つの段の間で共有される。

ハードウェアは、例えばオンチップマイクロプロセッサによって、ＮＴＦ１の推定プロセスを開始するように構成される。タスク１００２では、相互相関ハードウェアブロックの１６個の相関器が、段１、すなわち多段ＡＤＣの第１の段について相互相関を行うように設定される。相互相関は、ディザ信号（例えば、第１の段のフラッシュ型量子化器において注入される）と第１の段のデジタル出力との間で行われる。タスク１００４では、ひとたび相互相関が完了すると、１６個の相互相関器の結果ＸＣＯＲＲ［０：１５］が読み込まれ得、その結果は、ＮＴＦ１の推定の係数、すなわち第１の段の雑音伝達関数、すなわちＮＴＦ１［０：１５］を形成する。

ハードウェアは、例えばオンチップマイクロプロセッサによって、ＳＴＦ２の推定プロセスを開始するようにも構成される。タスク１００６では、相互相関ハードウェアブロックの１６個の相関器が、段２、すなわち多段ＡＤＣの第２の段について相互相関を行うように設定される。相互相関は、ディザ信号（例えば、第１の段のフラッシュ型量子化器において注入される）と第２の段のデジタル出力との間で行われる。タスク１００８では、ひとたび相互相関が完了すると、１６個の相互相関器の結果ＸＣＯＲＲ［０：１５］が読み込まれ得、その結果は、ＳＴＦ２の推定の係数、すなわち第２の段の信号伝達関数、すなわちＳＴＦ２［０：１５］を形成する。

いくつかの実装では、伝達関数は正規化される。タスク１０１０では、ＮＴＦ１係数は、利得係数であるＳＴＦ２係数の合計に対して正規化され得る。言い換えれば、ＮＴＦ１係数は、利得係数によって除算され得る。タスク１０１２では、ＳＴＦ２係数は、ＳＴＦ２係数の合計、すなわち利得係数に対して正規化され得る。言い換えれば、ＳＴＦ２係数は、利得係数によって除算され得る。任意追加的に、タスク１０１４では、ＮＴＦ１係数の平均値が、ＮＴＦ１係数から除去される。実装に応じて係数を何らかの他の好適な値に正規化することを含め、様々な正規化スキームが本開示によって想定されている。

いくつかの実装では、伝達関数は、低速のドメインで動作するようにデシメートされる。タスク１０１６では、ＮＴＦ１係数は、デシメータ伝達関数、例えば「４によるデシメート」伝達関数によってフィルタまたはデシメートされる。タスク１０１８では、ＳＴＦ２係数は、デシメータ伝達関数、例えば「４によるデシメート」伝達関数によってフィルタまたはデシメートされる。これらの２つのタスクの結果は、より小さい係数の集合であり、例えば、１６個の係数から１２個のタップまたは１２個の係数を有するフィルタになる。

任意追加的に、ＮＴＦ／ＳＴＦ係数に関する過去のＮ個の推定に対して移動平均が適用され得る。直近Ｎ個のフィルタ係数の計算された集合の移動平均は、強い妨害信号に対する感受性を低減させ得る。任意追加的な平均化モード（例えば、平均化モードに応じて、異なるサイズの移動窓にわたって係数を平均化すること）は、強い入力信号の影響を低減させ得る。平均化モード、または様々なサイズの異なる移動窓には、０（なし）、２、４、８、及び１６組の相関結果が含まれる。

タスク１０２０では、係数集合がプログラマブルＦＩＲフィルタ、例えば、ＰＦＩＲＮＴＦフィルタ及びＰＦＩＲＳＴＦフィルタ（例えば、図３のＤＳＴＦ_２３０６及びＤＮＴＦ_１３０８）に読み込まれる。デシメーションが使用される場合、係数集合は、多段ＡＤＣの段からのデジタル出力信号のデシメートされたバージョンを処理するプログラマブルＦＩＲフィルタ（例えば、図９のＰＦＩＲＳＴＦ９０６及びＰＦＩＲＮＴＦ９１６）に読み込まれ得る。

ＣＴ ＭＡＳＨ ＡＤＣにおいて伝達関数を追跡するための方法

図１１は、本開示のいくつかの実施形態によるＣＴ ＭＡＳＨ ＡＤＣ、またはより広範に多段ＡＤＣにおいて伝達関数を追跡するための方法を図示する流れ図である。タスク１１０２では、ディザ信号がフロントエンドの量子化器において、例えば量子化器の出力において、注入される。ディザ信号は、挙動がインパルス応答に近似する最大長ＬＦＳＲシーケンスである。量子化器は、連続時間方式の多段雑音整形ＡＤＣ（図２及び５に図示されるような）のフロントエンドのフラッシュ型量子化器であってもよい。いくつかの場合には、量子化器は、連続時間方式のパイプライン型ＡＤＣのフロントエンドのフラッシュ型量子化器であってもよい。

タスク１１０４では、フロントエンドの雑音伝達関数及びバックエンドの信号伝達関数は、ディザ信号及び変調器出力の直接相互相関によって推定され得る。換言すると、連続時間方式のΔΣ型ＭＡＳＨ ＡＤＣのフロントエンドの伝達関数及びバックエンドの伝達関数は、注入される最大長ＬＦＳＲシーケンスと変調器出力との間の相互相関を通じて直接推定される。

タスク１１０６では、デジタルフィルタは、例えば量子化雑音除去の目的のため、推定伝達関数に基づいてプログラムされ得る。デジタル量子化雑音除去のためのプログラマブルフィルタまたはデジタルフィルタ（例えば、図３によって図示されるような）の係数は、相互相関関数に基づいて更新され得る。

いくつかの実施形態では、本方法は、例えばタスク１１０４の場合、多段ＡＤＣのデジタル出力信号とディザ信号との相互相関関数を決定して、多段ＡＤＣの伝達関数を決定することを含み得る。いくつかの実施形態の場合、デジタル出力信号は、多段ＡＤＣのフロントエンドの出力信号（例えば、図３のＶ１）である。対象となる伝達関数は、フロントエンドの雑音伝達関数（例えば、ＮＴＦ_１）である。プログラマブルフィルタは、多段ＡＤＣのバックエンドの出力信号をフィルタする（例えば、Ｖ２をフィルタするためのＤＮＴＦ_１３０８）。いくつかの実施形態の場合、デジタル出力信号は、多段ＡＤＣのバックエンドの出力信号である（例えば、図３のＶ２）。対象となる伝達関数は、バックエンドの信号伝達関数（例えば、ＳＴＦ_２）である。プログラマブルフィルタは、多段ＡＤＣのフロントエンドの出力信号をフィルタする（例えば、Ｖ１をフィルタするためのＤＳＴＦ２３０６）。

いくつかの実施形態では、伝達関数の推定の間の平均化モードは、伝達関数の学習に対する強い入力妨害を低減させることによって、推定精度を向上させる。本方法は、相互相関関数に基づいて計算される複数の係数集合に移動平均を適用することを更に含み得る。係数集合の移動窓のサイズは、プログラマブルであってもよい。

いくつかの実施形態では、本方法は、多段ＡＤＣの推定信号伝達関数から計算される利得係数または特定の実装について選択される何らかの他の好適な値に基づいて相互相関関数を正規化することを含み得る。

いくつかの実施形態では、フルレートで行われる２つのレベルのディザによる相互相関は、実装を加算／減算に単純化する。

いくつかの実施形態では、相関器は、より長いインパルス応答の推定を可能にし、面積利用を低減させるために時分割され得る。

いくつかの実施形態では、推定ＰＦＩＲをデシメートされた速度で動作させることは、ワット損を低減させる。データ経路内のフロントエンドのＮＴＦ及びバックエンドのＳＴＦをモデル化するＰＦＩＲは、デシメータ伝達関数を通じてフルレートのＰＦＩＲ係数をデシメートすることによって、より低い速度においてより少ないタップで実装される。本方法は、相互相関関数をデシメートして、デシメートされた係数を決定すること（例えば、図８によって図示されるように）を更に含み得る。プログラマブルフィルタの係数を更新することは、デシメートされた係数に基づいて係数を更新すること（例えば、図８によって図示されるように）を含む。デシメートされたＰＦＩＲフィルタを使用して、ワット損を低減させるために、本方法は、多段ＡＤＣの出力信号を１つまたは複数のデシメーションフィルタによってデシメートして、デシメートされた出力信号を生成すること、及びプログラマブルフィルタによってデシメートされた出力信号をフィルタすること（例えば、図９に示されるように）を含み得る。

相互相関に基づく順モデル推定は、フロントエンドのＮＴＦ及びバックエンドのＳＴＦならびに段間のタイミング誤差及び利得誤差を特定し、プロセス、電圧、及び温度の変動による伝達関数の変化を追跡する。本方法は、有利には、Ｒ、Ｃ、及び有限ＵＧＢＷ（ユニティゲイン帯域幅）からの積分器の利得誤差、フラッシュ対ＤＡＣのタイミング誤差、ならびに段間の遅延及び利得変動による伝達関数の変動を追跡する。結果として、伝達関数の推定に依拠するデジタル量子化雑音除去は、より良好に作動し得る。本方法を適用して、ＣＴパイプライン型等の他の種類の連続時間方式のＡＤＣについて伝達関数を取り出すことができる。

実施例

実施例１は、多段アナログ−デジタル変換器（ＡＤＣ）においてデジタル量子化雑音除去のための伝達関数を追跡するための方法である。本方法は、多段ＡＤＣのフロントエンドの量子化器においてディザ信号を注入することであって、ディザ信号が最大長線形帰還シフトレジスタシーケンスである、注入することと、多段ＡＤＣのデジタル出力信号とディザ信号との相互相関関数を決定して、多段ＡＤＣの伝達関数を決定することと、相互相関関数に基づいてデジタル量子化雑音除去のためのプログラマブルフィルタの係数を更新することと、を含む。

実施例２では、実施例１は、多段ＡＤＣのフロントエンドの出力信号であるデジタル出力信号と、フロントエンドの雑音伝達関数である伝達関数と、多段ＡＤＣのバックエンドの出力信号をフィルタするプログラマブルフィルタと、を更に含み得る。

実施例３では、上記実施例のうちのいずれか１つは、多段ＡＤＣのバックエンドの出力信号であるデジタル出力信号と、バックエンドの信号伝達関数である伝達関数と、多段ＡＤＣのフロントエンドの出力信号をフィルタするプログラマブルフィルタと、を更に含み得る。

実施例４では、上記実施例のうちのいずれか１つは、相互相関関数をデシメートして、デシメートされた係数を決定することであって、プログラマブルフィルタの係数を更新することがデシメートされた係数に基づいて係数を更新することを含む、決定することを更に含み得る。

実施例５では、上記実施例のうちのいずれか１つは、多段ＡＤＣの出力信号を１つまたは複数のデシメーションフィルタによってデシメートして、デシメートされた出力信号を生成することと、デシメートされた出力信号をプログラマブルフィルタによってフィルタすることと、を更に含み得る。

実施例６では、上記実施例のうちのいずれか１つは、多段ＡＤＣの推定信号伝達関数から計算される利得係数に基づいて相互相関関数を正規化することを更に含み得る。

実施例７では、上記実施例のうちのいずれか１つは、相互相関関数に基づいて計算される複数の係数集合に移動平均を適用することを更に含み得る。

実施例８は、多段アナログ−デジタル変換器（ＡＤＣ）においてデジタル量子化雑音除去のための伝達関数を追跡するためのシステムである。本システムは、最大長線形帰還シフトレジスタ（ＬＦＳＲ）シーケンスを生成するためのディザブロックであって、多段ＡＤＣのフロントエンドの量子化器に連結されている、ディザブロックと、多段ＡＤＣのデジタル出力及び最大長ＬＦＳＲシーケンスを受け取り、相互相関関数の係数を生成する相互相関ハードウェアブロックと、相互相関関数の係数に基づいてプログラム可能なデジタル量子化雑音除去フィルタと、を備える。

実施例９では、上記実施例のうちのいずれか１つは、（１）最大長シーケンスの複数の値のうちの１つの値を選択し、第１の時間間隔の間、選択された値を相関器に提供し、（２）最大長シーケンスの複数の値のうちの別の値を選択し、第２の時間間隔の間、選択された値を相関器に提供するための多重化器、を備える相互相関ハードウェアブロック、を更に含み得る。

実施例１０では、上記実施例のうちのいずれか１つは、（１）多段ＡＤＣの第１の段の出力を選択し、第１の時間間隔の間、第１の段の選択された出力を複数の相関器に提供し、（２）多段ＡＤＣの第２の段の出力を選択し、第２の時間間隔の間、第２の段の選択された出力を複数の相関器に提供するための多重化器、を更に備える相互相関ハードウェアブロック、を更に含み得る。

実施例１１では、上記実施例のうちのいずれか１つは、２つのレベルのディザシーケンスである最大長ＬＦＳＲシーケンスを更に含み得る。

実施例１２では、上記実施例のうちのいずれか１つは、相互相関ハードウェアブロックであって、最大長ＬＦＳＲシーケンスのうちの１つの値及び多段ＡＤＣのデジタル出力を受け取るための累算器を備え、最大長ＬＦＳＲシーケンスの値のレベルが、デジタル出力が減算されるか、または累算器の累算値に加算されるかを決定する、相互相関ハードウェアブロック、を更に含み得る。

実施例１３では、上記実施例のうちのいずれか１つは、相互相関関数の係数をフィルタするための移動平均フィルタを更に含み得る。

実施例１４では、上記実施例のうちのいずれか１つは、プログラマブルな移動窓サイズを有する移動平均フィルタを更に含み得る。

実施例１５では、上記実施例のうちのいずれか１つは、相互相関関数をフィルタするための１つまたは複数のデシメーションフィルタを更に含み得る。

実施例１６では、上記実施例のうちのいずれか１つは、多段ＡＤＣのデジタル出力をフィルタし、デシメートされたデジタル出力を生成するための１つまたは複数のデシメーションフィルタを更に含み得、デジタル量子化雑音除去フィルタが、デシメートされたデジタル出力をフィルタする。

実施例１７では、上記実施例のうちのいずれか１つは、相互相関関数の係数を利得係数に対して正規化するための正規化ブロックを更に備え得る。

実施例１８では、上記実施例のうちのいずれか１つは、相互相関ハードウェアブロックを制御し、相互相関関数の係数を相互相関ハードウェアブロックから読み出し、デジタル量子化雑音除去フィルタをプログラムするための、多段ＡＤＣと共にオンチップであるマイクロプロセッサを更に備え得る。

実施例１９では、上記実施例のうちのいずれか１つは、連続時間方式の多段雑音整形ＡＤＣである多段ＡＤＣを更に含み得る。

実施例２０は、縦続接続の複数の連続時間方式のアナログ−デジタル変換器（ＡＤＣ）と、インパルス応答に近似するシーケンスを生成し、該シーケンスを複数のＡＤＣのうちの第１のＡＤＣの量子化器に注入するための手段と、該シーケンスと複数のＡＤＣのうちの１つのＡＤＣの所与のデジタル出力との間の相互相関関数の係数を計算するための手段と、相互相関関数の係数に基づいてプログラム可能なデジタル量子化雑音除去のための手段と、を備える装置である。

実施例２１では、実施例２０は、実施例１〜７中の特長のうちのいずれか１つまたは任意の組み合わせを実装するか、または行うための手段を更に含み得る。

他の実装上の注記、変形例、及び用途

いくつかの実施形態では、装置は、縦続接続の複数の連続時間方式のアナログ−デジタル変換器（ＡＤＣ）を備える。ＡＤＣは、ＣＴ ＭＡＳＨ ＡＤＣ、ＣＴパイプライン型ＡＤＣ等を形成し得る。装置は、インパルス応答に近似するシーケンスを生成し、該シーケンスを複数のＡＤＣのうちの第１のＡＤＣの量子化器に注入するための手段を更に含む。手段は、図５のＰＮブロック５０２を含み得る。シーケンスは、最大長ＬＦＳＲシーケンスであってもよい。シーケンスは、２つのレベルのシーケンスであってもよい。シーケンスは、量子化器の入力において注入され得る。シーケンスは、量子化器の出力において注入され得る。装置は、シーケンスと複数のＡＤＣのうちの１つのＡＤＣの所与のデジタル出力との間の相互相関関数の係数を計算するための手段を更に含み得る。手段は、本明細書に（例えば、図５〜７及びそれらの付随する説明に）記載の相互相関ハードウェアブロックに関連付けられる様々な回路に対応する。装置は、相互相関関数の係数に基づいてプログラム可能なデジタル量子化雑音除去のための手段を含み得る。手段は、図３及び９に見られるもの等のプログラマブルＦＩＲフィルタを含み得る。

いくつかの実施形態では、多段アナログ−デジタル変換器（ＡＤＣ）においてデジタル量子化雑音除去のための伝達関数を追跡するためのシステムまたは集積回路は、ディザブロック、相互相関ハードウェアブロック、及び１つまたは複数のデジタル量子化雑音除去フィルタを備える。ディザブロック（例えば、図５のディザブロック５０２）は、最大長線形帰還シフトレジスタ（ＬＦＳＲ）シーケンスを生成するための回路を含み得る。ディザブロックは、好ましくは多段ＡＤＣのフロントエンドの量子化器の出力に連結される（例えば、図５に見られるように）。相互相関ハードウェアブロックは、多段ＡＤＣのデジタル出力及び最大長ＬＦＳＲシーケンスを受け取り、相互相関関数の係数を生成する（例えば、図５〜７及びそれらの付随する説明によって示されるように）。デジタル量子化雑音除去フィルタ（例えば、Ｖ１をフィルタするためのＤＳＴＦ_２３０６及びＶ２をフィルタするためのＤＮＴＦ_１３０８）は、相互相関関数の係数に基づいてプログラム可能である。

ハードウェアを低減させるために、相互相関ハードウェアブロックは、最大長シーケンスの複数の値のうちの１つの値を選択し、第１の時間間隔の間、選択された値を相関器に提供し、最大長シーケンスの複数の値のうちの別の値を選択し、第２の時間間隔の間、選択された値を相関器に提供するための多重化器、を含み得る。多重化器は、図７に図示されるスキームによって図示される。いくつかの実施形態では、相互相関ハードウェアブロックは、多段ＡＤＣの複数の段間で共有され得る。相互相関ハードウェアブロックは、多段ＡＤＣの第１の段の出力を選択し、第１の時間間隔の間、第１の段の選択された出力を複数の相関器に提供し、多段ＡＤＣの第２の段の出力を選択し、第２の時間間隔の間、第２の段の選択された出力を複数の相関器に提供するための多重化器を含み得る。図５を再び参照すると、ＸＣＯＲＲブロック５３０及び５４０の両方を有する代わりに、１つのＸＣＯＲＲブロックが使用され得る。

２つのレベルのシーケンスをディザ信号または最大長ＬＦＳＲシーケンスとして使用することによって、実装相互相関ハードウェアブロックを大いに単純化し得る。いくつかの実施形態では、相互相関ハードウェアブロックは、最大長ＬＦＳＲシーケンスのうちの１つの値及び多段ＡＤＣのデジタル出力を受け取るための累算器を備え、最大長ＬＦＳＲシーケンスの値のレベルが、デジタル出力が減算されるか、またはデジタル出力が累算器の累算値に加算されるかを決定する。累算器の一例が、図６及び７ならびにそれらの付随する説明に示される。

いくつかの実施形態では、システムまたは集積回路は、相互相関関数の係数をフィルタするための移動平均フィルタを含み得る。移動平均フィルタは、オンチップマイクロプロセッサによって（多段ＡＤＣの入力信号または出力信号に関する条件等の、多段ＡＤＣの１つまたは複数の条件に基づいて）プログラムされ得るプログラマブルな移動窓サイズを有し得る。

デジタル量子化雑音フィルタのワット損を低減させるために、デシメーションが実装され得る。システムまたは集積回路は、相互相関関数をフィルタするための１つまたは複数のデシメーションフィルタ、ならびに多段ＡＤＣのデジタル出力をフィルタし、デシメートされたデジタル出力を生成するための１つまたは複数のデシメーションフィルタを含み得る。デジタル量子化雑音除去フィルタは、デシメートされたデジタル出力をフィルタする。スキームは、図８及び９によって図示される。

いくつかの実施形態では、システムまたは集積回路は、相互相関関数の係数を利得係数または実装に応じて何らかの他の所望の値に対して正規化するための正規化ブロックを含み得る。

いくつかの実施形態では、システムまたは集積回路は、相互相関ハードウェアブロックを制御し、相互相関関数の係数を相互相関ハードウェアブロックから読み出し、デジタル量子化雑音除去フィルタをプログラムするための、多段ＡＤＣと共にオンチップであるマイクロプロセッサを含む。相互相関は典型的に専用デジタル回路によって実行されるものの、正規化、デシメーション、平均化に関係する演算（または相互相関ハードウェアブロックによって計算される係数の他の処理）は、オンチップマイクロプロセッサによって行われ得る。

本明細書に記載の実施形態はＣＴ ＭＡＳＨ ＡＤＣ内の適応量子化雑音除去フィルタに関連して説明されているものの、技法は、ＣＴパイプライン型ＡＤＣ等の他の多段ＡＤＣアーキテクチャに適用され得る。更に、技法は、ＭＡＳＨ ＡＤＣの段のうちの任意の１つにおいて伝達関数を推定するために使用され得る。技法は、連続時間方式のＭＡＳＨ ＡＤＣ（これは、連続時間方式の回路を使用する）、離散時間方式のＭＡＳＨ ＡＤＣ（これは、スイッチトキャパシタ回路を使用する）、または連続時間方式及び離散時間方式のハイブリッドＭＡＳＨ ＡＤＣを含む、様々なＭＡＳＨ ＡＤＣに適用可能である。

本明細書中のいくつかの実施例は１−２ ＭＡＳＨ ＡＤＣに関するものの、適応量子化雑音除去フィルタは、異なる次数の変調器を有するＭＡＳＨ ＡＤＣ（例えば、２−２ ＭＡＳＨ ＡＤＣ）、または３つ以上の段を有するＭＡＳＨ ＡＤＣに適用可能である。

適応量子化雑音除去フィルタのための本アーキテクチャは、ＭＡＳＨ ＡＤＣが使用される高速、連続時間、高精度の用途に特に好適である。本アーキテクチャの恩恵を大いに受ける用途としては、計装、試験、スペクトル分析装置、軍事目的、レーダー、有線または無線通信、携帯電話（とりわけ規格が高速通信に向けて前進し続けているため）、ならびに基地局が挙げられる。

セルラー遠隔通信によく使用される無線周波数（ＲＦ）帯域の幅は、２Ｇ／３Ｇ／４Ｇプラットフォームの３５〜７５ＭＨｚから今日のＬｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ（ＬＴＥ）の１００〜２００ＭＨｚに拡大しており、緩和された画像拒絶フィルタリングに対する欲求は、直接中間周波数（ＩＦ）サンプリングの周波数を３００＋ＭＨｚに押し上げている。いくつかの実施形態では、適応デジタル量子化雑音除去の特長は、±１．０Ｖ／１．８Ｖの供給からの９３０ｍＷの合計電力消費で４６５ＭＨｚの信号帯域幅にわたって６９ｄＢのＤＲを達成する連続時間（ＣＴ）方式の多段雑音整形（ＭＡＳＨ）ＡＤＣ集積回路で使用され得る。ＡＤＣ集積回路は、２８ｎｍのＣＭＯＳで実装され得、４６５ＭＨｚの信号帯域幅にわたって６４ｄＢのピークＳＮＤＲ、−１５６ｄＢＦＳ／Ｈｚの小信号雑音スペクトル密度（ＮＳＤ）、及び１５６ｄＢの性能指数（ＦＯＭ）を達成する。８ＧＨｚのサンプルレート及び４６５ＭＨｚの信号帯域幅に対して、オーバーサンプリング比（ＯＳＲ）は、８．６である。１−２ ＭＡＳＨアーキテクチャは、低いＯＳＲで積極的な雑音整形を達成するために選択され得る。低次のサブループの使用も、ＡＤＣ全体の堅牢性に寄与する。第１の段は、低ＯＳＲシナリオの下で所与の熱雑音要件のために増幅器の電力を最小限に抑える１次変調器であってもよい。第１の段は、能動ＲＣ積分器、１７レベルのフラッシュ型ＡＤＣ（ＦＬＡＳＨ１）、電流ステアリングＤＡＣ（ＩＤＡＣ１）、及び容量性ＤＡＣ（ＣＤＡＣ１）を含み得る。ＣＤＡＣ１は、選択されるフラッシュ−ＩＤＡＣ間のタイミングに関連付けられる過剰ループ遅延を補償する高速直接帰還（ＤＦＢ）ループを実装する。２００Ωの差動Ｒ１Ｕと６２５ｕＡのＩＤＡＣ１ ＬＳＢは、２Ｖｐ−ｐの差動フルスケール入力を設定し得る。ディザブロックは、１ビットの１／２ＬＳＢディザ信号をＦＬＡＳＨ１の出力に追加する。第１の段の量子化の残差は、Ｒ２１及び電流ステアリングＤＡＣ（ＩＤＡＣ２Ａ）を介して第２の段に注入される。Ｒ２１は、正確な相互コンダクタンスとＦＬＡＳＨ１−ＩＤＡＣ２Ａ経路を通じての遅延にほぼ整合する群遅延との両方を提供するオールパスＲＣラティスフィルタとして実装される。次いで、残差電流が２次の第２の段によってデジタル化される。第２の段は、能動ＲＣ共振器、１７レベルのフラッシュ型ＡＤＣ（ＦＬＡＳＨ２）、電流ステアリングＤＡＣ（ＩＤＡＣ２Ｂ及びＩＤＡＣ３）、ならびにＤＦＢループを提供するために使用される容量性ＤＡＣ（ＣＤＡＣ２）からなる。第２の段は、帰還トポロジーを使用してＳＴＦのピーキングを最小限に抑え、第２の段のフルスケール入力は、６の段間利得を提供するようにスケールダウンされて、全体的な量子化ノイズフロアを最小限に抑える一方で、第１の段の残差が第２の段を飽和させるのを防止する。両方の段のデジタル出力（Ｖ１及びＶ２）が、更なる処理のためにデジタルバックエンドにフィードされる。１０個のタップのプログラマブルＦＩＲフィルタ（ＤＮＣＦ）は、デジタル量子化雑音除去及び４の倍率でのデシメーション（ＤＥＣ）後の等化を実装し得る。ＤＮＣＦ係数は、一体化された始動較正フェーズの間にオフチップのＬＭＳアルゴリズムを使用して生成され得る。

例示的な一実施形態では、任意の数の図の電気回路が、関連付けられる電子デバイスの基板上に実装され得る。基板は、電子デバイスの内部電子システムの様々なコンポーネントを保持し、更に、他の周辺機器のための接続端子を提供し得る汎用回路基板であってもよい。より具体的には、基板は、システムの他のコンポーネントが電気的に連通し得る電気的接続を提供し得る。任意の好適なプロセッサ（デジタル信号プロセッサ、マイクロプロセッサ、支援チップセット等を含む）、コンピュータ可読な非一時的メモリ要素等が、特定の構成ニーズ、処理需要、コンピュータ設計等に基づいて基板に好適に連結され得る。外部記憶装置、更なるセンサ、オーディオ／ビデオ表示器のためのコントローラ、及び周辺デバイス等の他のコンポーネントは、プラグインカードとして、もしくはケーブルを介して基板に取り付けられるか、または基板自体に一体化され得る。様々な実施形態では、本明細書に記載の機能は、これらの機能を支援する構造内に配置された１つまたは複数の構成可能な（例えば、プログラマブルな）要素内で動作するソフトウェアまたはファームウェアとして、エミュレーション形態で実装され得る。エミュレーションを提供するソフトウェアまたはファームウェアは、プロセッサがそれらの機能を実行するのを可能にする命令を含む非一時的なコンピュータ可読記憶媒体上で提供され得る。

別の例示的な実施形態では、図の電気回路は、スタンドアローンのモジュール（例えば、特定の用途または機能を実行するように構成された関連コンポーネント及び関連回路を含むデバイス）として実装されるか、または電子デバイスの特定用途向けハードウェアに対するプラグインモジュールとして実装され得る。本開示の具体的な実施形態は、部分的にまたは全体的にのいずれかにおいて、システムオンチップ（ＳＯＣ）パッケージに容易に含められ得ることに留意されたい。ＳＯＣは、コンピュータまたは他の電子システムのコンポーネントを単一のチップ内に一体化したＩＣを表す。ＳＯＣは、デジタル機能、アナログ機能、混合信号機能、及びしばしば無線周波数機能を含み得、それらの全てが、単一のチップ基板上に設けられ得る。他の実施形態としては、単一の電子パッケージ内に位置付けられ、電子パッケージを通じて相互に密接に相互作用するように構成された複数の個別のＩＣを含むマルチチップモジュール（ＭＣＭ）が挙げられ得る。様々な他の実施形態では、デジタルフィルタが、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、及び他の半導体チップ内の１つまたは複数のシリコンコア内に実装され得る。

本明細書で概説した仕様、寸法、及び関係の全て（例えば、プロセッサ、論理演算等の数）は、例示及び教示のみの目的のために提供されただけである。このような情報は、本開示の趣旨または添付の請求項の範囲から逸脱することなく、相当に変形され得る。仕様は、非限定的な一実施例のみに当てはまり、それゆえに、仕様は、そのようなものとして解釈されるべきである。上記の説明において、例示的な実施形態は、特定のプロセッサ構成及び／またはコンポーネント構成を参照して説明されてきた。このような実施形態に対して、本開示、添付の請求項の範囲から逸脱することなく、様々な改造及び変更がなされ得る。それゆえに、説明及び図面は、制限的な意味ではなく、例証的な意味において考慮されるべきである。

本明細書で提供される多数の実施例において、相互作用が２つ、３つ、４つ、またはそれ以上の電気コンポーネントに関連して説明されている場合があることに留意されたい。しかしながら、これは、明確性及び例示のみの目的のためになされている。本システムは任意の好適な方式で統合され得ることが理解されるべきである。同様の設計上の選択肢に沿って、図の図示されるコンポーネント、モジュール、及び要素のいずれもが、様々な可能な構成において組み合わせられ得、それらの構成の全てが、本明細書の広範な範囲内に明確に属する。特定の場合には、所与のフロー集合の機能のうちの１つまたは複数を、限られた数の電気要素のみを参照することによって説明する方がより容易であり得る。図の電気回路及びその教示は容易に拡張可能であり、多数のコンポーネント、ならびにより複雑化／洗練された配置及び構成を収容し得ることが理解されるべきである。それゆえに、提供された実施例は、無数の他のアーキテクチャに潜在的に適用されるような電気回路の範囲を限定し、またはその広範な教示を抑制すべきではない。

本明細書において、「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「例示的な実施形態（ｅｘａｍｐｌｅ ｅｍｂｏｄｉｍｅｎｔ）」、「ある実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「別の実施形態（ａｎｏｔｈｅｒ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」、「様々な実施形態（ｖａｒｉｏｕｓ ｅｍｂｏｄｉｍｅｎｔｓ）」、「他の実施形態（ｏｔｈｅｒ ｅｍｂｏｄｉｍｅｎｔｓ）」、「代替的な実施形態（ａｌｔｅｒｎａｔｉｖｅ ｅｍｂｏｄｉｍｅｎｔ）」等に含まれる様々な特長（例えば、要素、構造、モジュール、コンポーネント、ステップ、演算、特性等）に対する参照は、いずれのそのような特長も本開示の１つまたは複数の実施形態に含まれるが、同じ実施形態内で組み合わせられ得るか、または必ずしも同じ実施形態内で組み合わせられないことを意味することを意図することに留意されたい。

図１０及び１１に示されるプロセス等の、適応量子化雑音除去フィルタに関係する機能は、図中に図示される回路もしくは図中に図示されるシステムに連結される回路（例えば、デジタル回路もしくはオンチップマイクロプロセッサ）によって実行され得る可能な機能、またはそれらの回路内の可能な機能のうちのいくつかのみを図示する。これらの演算のうちのいくつかは、適切な場合、削除もしくは除去され得、またはこれらの演算は、本開示の範囲から逸脱することなく相当に改造または変更され得る。加えて、これらの演算のタイミングは、相当に改変され得る。上記の演算フローは、例示及び検討の目的のために提供されている。任意の好適な配置、時間的順序、構成、及びタイミング機構が本開示の教示から逸脱することなく提供され得る点で、本明細書に記載の実施形態によって相当の柔軟性が提供される。

多数の他の変更、置換、変形、改変、及び改造が、当業者にとって確認され得、本開示は、本開示、添付の請求項の範囲に属するような全てのこのような変更、置換、変形、改変、及び改造を包含することを意図する。上記の装置の全ての任意追加的な特長は、本明細書に記載の方法またはプロセスに関連しても実装され得、実施例内の詳細は、１つまたは複数の実施形態内の任意の箇所で使用され得ることに留意されたい。

１０２ ループフィルタ
１０４ 量子化器
１０６ ＤＡＣ

Claims (1)

1. 多段アナログ−デジタル変換器（ＡＤＣ）においてデジタル量子化雑音除去のための伝達関数を追跡するための方法であって、
   前記多段ＡＤＣのフロントエンドの量子化器においてディザ信号を注入することであって、前記ディザ信号が最大長線形帰還シフトレジスタシーケンスである、注入することと、
   前記多段ＡＤＣのデジタル出力信号と前記ディザ信号との相互相関関数を決定して、前記多段ＡＤＣの伝達関数を決定することと、
   前記相互相関関数に基づいてデジタル量子化雑音除去のためのプログラマブルフィルタの係数を更新することと、を含む、方法。