DE19937246B4

DE19937246B4 - Kaskadierter Sigma-Delta-Modulator

Info

Publication number: DE19937246B4
Application number: DE19937246A
Authority: DE
Inventors: Björn Dr.-Ing. Jelonnek
Original assignee: Siemens AG
Current assignee: Nokia Solutions and Networks GmbH and Co KG
Priority date: 1999-08-06
Filing date: 1999-08-06
Publication date: 2005-12-22
Anticipated expiration: 2019-08-07
Also published as: CN1135706C; WO2001011785A2; US6518904B1; WO2001011785A3; DE19937246A1; CN1338152A; JP2004500745A

Abstract

Kaskadierter Sigma-Delta-Modulator, insbesondere zur Wandlung zeitdiskreter Abtastwerte in entsprechende Analogsignale in digitalen Funkkommunikations-Empfangseinrichtungen, bei dem jeweils ein das Quantisierungsrauschen darstellendes Fehlersignal eines Sigma-Delta-Modulators der Kaskade einem nächsten Sigma-Delta-Modulator dieser Kaskade zugeführt wird, dadurch gekennzeichnet, dass dem Entscheider (E) des i.-ten Sigma-Delta-Modulators der Kaskade (M2, M3,..) zusätzlich das aufsummierte Ausgangssignal y_i-1(k) der vorherigen i-1 Sigma-Delta-Modulatoren (M1, M2,..) zugeführt ist.

Description

Die Erfindung bezieht sich auf einen kaskadierten Sigma-Delta-Modulator, insbesondere zur Wandlung zeitdiskreter Abtastwerte bzw. Samples in entsprechende Analogsignale in digitalen Funkkommunikations-Empfangseinrichtungen, wobei jeweils ein das Quantisierungsrauschen darstellendes Fehlersignal eines Sigma-Delta-Modulators der Kaskade einem nächsten Sigma-Delta-Modulator dieser Kaskade zugeführt wird.

In Digital-Analog-Wandlern, wie sie zum Beispiel in digitalen Funkkommunikations-Empfangseinrichtungen eingesetzt werden, wird üblicherweise ein digitales Eingangssignal mit 2ⁿ Signalzuständen und einer festen Abtastfrequenz f_a in ein analoges Signal überführt, das im Frequenzbereich –f_a/2 bis +f_a/2 möglichst gut mit dem digitalen Signal übereinstimmen soll.

Insbesondere bei hohen Bitbreiten n stellt die durch analoge Schaltungstechnik zu realisierende Anzahl von Signalzuständen ein wesentliches Problem dar. Aus diesem Grund wird ein digitales Signal durch digitale Filter interpoliert, und es werden sogenannte Sigma-Delta-Modulatoren eingesetzt, die die Bitbreite n eines digitalen Signals bei erhöhter Abtastfrequenz deutlich reduzieren.

Das dabei erzeugte Quantisierungsrauschen wird in bisher ungenutzte Frequenzbereiche transformiert. Besonders effizient sind hierfür Strukturen, die eine Formung des Rauschsignals durch Verwendung eines IIR-Filters (Infinite Impulse Response-Filter) höherer Ordnung erzielen.

Ein Digital-Analog-Wandler unter Verwendung eines IIR-Filters als Interpolierglied und eines oder mehrerer Sigma-Delta-Modulatoren zur Umsetzung der interpolierten Signale ist bei spielsweise in US 5 786 779 beschrieben. Ein kaskadierter Sigma-Delta-Modulator für einen Digital-Analogwandler gemäß dem Oberbegriff des Patentanspruchs 1, ist ferner in DE 197 22 434 C1 aufgezeigt. Eine ausführliche Darstellung des Aufbaus und der Wirkungsweise von Sigma-Delta-Modulatoren wird in S.R. Norswothy, R. Schreier, G. Temes: „Delta-Sigma Data Converters, Theory, Design and Simulation", IEEE Press 1997, ISBN 0-7803-1045-4 gegeben.

Bei den Sigma-Delta-Modulatoren existieren zwei Ansätze, um eine Rauschformung zu erreichen. Nach einem ersten Ansatz werden Rückkoppelschleifen höherer Ordnung eingesetzt, was eine Reduktion auf bis zu zwei Signalzuständen erlaubt (1-Bit-Signaltechnik), jedoch ab einer Rauschformung der Ordnung 3 zu möglichen Instabilitäten bei hohen Eingangssignalen führt. Es treten sehr leicht Überhöhungen des Wertebereiches auf. Um dem zu begegnen, werden in der Praxis ein in der Amplitude verringertes Eingangssignal sowie Zustandsspeicher mit Clipping-Eigenschaften verwendet, wodurch sich eine empirisch ermittelbare Stabilität der Schaltung erreichen läßt. Nach einem anderen Ansatz werden kaskadierte Strukturen erster und/oder zweiter Ordnung eingesetzt, die mehrstufig sind und dadurch ein stabiles Betriebsverhalten aufweisen.

Der Erfindung liegt die Aufgabe zugrunde, einen Sigma-Delta-Modulator mit den Vorteilen der Stabilität im Betriebsverhalten und der einfacheren Realisierbarkeit eines kaskadierten Ansatzes mit den Vorteilen einer geringen Stufenanzahl einer Rückkoppelschleife höherer Ordnung zu verbinden.

Erfindungsgemäß wird die Aufgabe durch die im kennzeichnenden Teil, des Anspruchs 1 angegebenen Merkmale gelöst. Vorteilhafte Weiterbildungen zeigen die abhängigen Ansprüche auf.

Die Erfindung basiert auf einem kaskadierten Sigma-Delta- Modulator. Durch das Einbringen einer zusätzlichen Logik wird die Anzahl der Signalzustände auf bis zu 2 – entsprechend 1 Bit – reduziert. Aufwendige Clipping-Schaltungen entfallen, ohne das die Stabilität der Schaltung gefährdet wäre. Indem die Schaltung modular aufgebaut ist, kann ein bestehendes Design eines Sigma-Delta-Modulators i.-ter Ordnung durch Hinzufügen einer zusätzlichen Stufe in eine Schaltung i+1.-ter Ordnung in einfacher Weise überführt werden.

Ein weiterer Vorteil der Erfindung besteht darin, daß durch die Logik eines Sigma-Delta-Modulators, seinen Entscheider und die Additionen der Entscheidungsausgangssignale die untersten Bits einer Zahlendarstellung nicht beeinflußt werden. Zahlenwerte werden nämlich für gewöhnlich als eine Summe von Zweierpotenzen (z.B. Zweierkomplementdarstellung), kodiert. Während der in einem Sigma-Delta-Modulator ablaufenden Operationen, speziell Additionen, beeinflussen hierbei die betragsmäßig größeren Summenterme nicht das Resultat der betragsmäßig kleineren Summenterme. Das Entscheiderausgangssignal nach den erfindungsgemäßen Ausführungsbeispielen besitzt einen betragsmäßig hohen Zahlenwert. Dieser beeinflußt also nicht die niederwertigen Summenglieder (Bits), die sich getrennt sehr effizient berechnen lassen. In einem zweiten Teil eines Sigma-Delta-Modulators lassen sich dann die aus der Berechnung hervorgehenden Überläufe, das Entscheiderausgangssignal und der höherwertige Teil des Eingangssignals des Sigma-Delta-Modulators berechnen.

Die Erfindung soll anhand eines Ausführungsbeispiels näher erläutert werden. In der zugehörigen Zeichnung zeigt

1: Das Grundprinzip eines kaskadierten Sigma-Delta-Modulators mit erfindungsgemäßer Konditionierung,

2: Ein erstes Ausführungsbeispiel,

3: Ein lineares Ersatzmodell zur Erläuterung des ersten Ausführungsbeispiels,

4: Ein zweites Ausführungsbeispiel und

5: Ein lineares Ersatzmodell zur Erläuterung des zweiten Ausführungsbeispiels.

1 zeigt das Grundprinzip eines erfindungsgemäßen kaskadierten Sigma-Delta-Modulators. Als erste Stufe ist ein Sigma-Delta-Modulator M1 1. oder 2. Ordnung herkömmlicher Ausführung eingesetzt. Dieser erzeugt aus einer digitalen Eingangssignalfolge x(k) einerseits eine Ausgangssignalfolge y(k) geringer Stufenanzahl und andererseits eine das Quantisierungsrauschen darstellende Fehlersignalfolge e(k).
Bei vorbekannten kaskadierten Strukturen wird ausschließlich das Fehlersignal e(k) dem Eingang eines zweiten Sigma-Delta-Modulators M2 zugeführt. Dieser erzeugt eine geringstufige Nachbildung des Signals e(k), die durch ein digitales Filter F2 eine Spektralformung derart erfährt, daß der Fehler e(k) am Ausgang eines Summierers S1 kompensiert wird und außerdem einen Quantisierungsfehler e₂(k), der auf den Eingang eines dritten Sigma-Delta-Modulators M3 geführt ist. Der Summierer S1 weist zwei positive Eingänge auf, wobei ein positiver Eingang mit dem Ausgang des ersten Sigma-Delta-Modulators M1 verbunden ist und der zweite positive Eingang mit dem Ausgang des digitalen Filters F2 des zweiten Sigma-Delta-Modulators M2. Der Ausgang des Summierers S1 liefert das kompensierte Signal y₂(k) und ist mit dem positiven Eingang eines weiteren Summierers S2 verbunden, dem an einem zweiten positiven Eingang das Ausgangssignal eines digitalen Filters F3 eines dritten Sigma-Delta-Modulators M3 zugeführt wird.
Sowohl das Ausgangssignal des zweiten Sigma-Delta-Modulators M2 als auch die nachfolgende Spektralformung im Filter F2 erhöhen die Stufenanzahl des Signals y₂(k). Das gleiche geschieht sinngemäß bei dem nachgeschalteten Sigma-Delta-Modulator M3.
Um eine Erhöhung der Stufenanzahl des Ausgangssignals y_i(k) zu verhindern, wird erfindungsgemäß zusätzlich das Ausgangs signal der i-1 Sigma-Delta-Modulatoren dem Entscheidungsprozeß des i.-ten Sigma-Delta-Modulators zugeführt. Dies ist in 1 durch die gestrichelten Verbindungen hervorgehoben. Danach ist der Ausgang des Sigma-Delta-Modulators M1 zusätzlich zu dem Entscheidereingang des Sigma-Delta-Modulators M2 der zweiten Stufe geführt und der Ausgang des Summierers S1, an dem das kompensierte Signal y₂(k) anliegt, zusätzlich auf den Entscheidereingang des Sigma-Delta-Modulators M3 der dritten Stufe geführt. Es liegt im Bereich der Erfindung, weitere Sigma-Delta-Modulatoren in dieser Weise anzuschließen.
Alternativ oder auch zusätzlich können die Ausgangssignale ỹ_i-1(k) aller vorhergehenden Kaskadenstufen dem Entscheider des i.-ten Sigma-Delta-Modulators der Kaskade zugeführt werden. Dies ist in 1 für die dritte Kaskadenstufe M3 durch die gepunkteten Verbindungen vom Ausgang der Sigma-Delta-Modulatoren M1, M2 zum Entscheidereingang des dritten Sigma-Delta-Modulators M3 dargestellt.
Als erstes Anwendungsbeispiel ist in 2 ein erfindungsgemäß konditionierter kaskadierter Sigma-Delta-Modulator 2. Ordnung mit zweistufigem Ausgangssignal (1 Bit) dargestellt. Die erste Stufe bildet ein konventioneller Sigma-Delta-Modulator M1 1. Ordnung mit 1 Bit Ausgangssignal (–1, 1), der bei einem Eingangssignal x(k) im Zahlenbereich: –1 < x < +1 stabil arbeitet, von dem ein Entscheider E1 und ein Verzögerer V1 näher bezeichnet sind. Der Betrag des Fehlersignals e(k) ist immer kleiner 1, so daß für die zweite Stufe ein zahlenbereichsmäßig begrenztes Eingangssignal bereitsteht.
Die Aufgabe des zweiten Sigma-Delta-Modulators M2 ist es, eine Rauschformung zweiter Ordnung des Ausgangssignals y₂(k) unter der durch die Erfindung eingebrachten Bedingung zu erzielen, daß die Stufenanzahl von y₂(k) nicht erhöht wird und y₂(k) wieder ein 1 Bit Ausgangssignal (–1, +1) ist. Da wegen des Summieres S1 die Beziehung y₂(k) = y(k) + ỹ₂(k) gilt, darf der Zahlenwert des Ausgangssignals ỹ₂(k) des in 1 dargestellten Filters F2 zum Zeitpunkt k lediglich die Signalwerte –2, 0, +2 annehmen.
Es bestehen nun zwei Möglichkeiten: Zum einen kann das Eingangssignal des in 2 nicht näher dargestellten Filters im zweiten Sigma-Delta-Modulator M2 derart gewählt werden, daß das Ausgangssignal ỹ₂(k) die oben genannte Bedingung erfüllt. Zum anderen kann, wie in 2 als Modifikation von 1 dargestellt ist, die Funktion des Filters F2 nach 1 mit der Funktion des zweiten Sigma-Delta-Modulators M2 verknüpft werden. Hierzu wird das Ausgangssignal y(k) des ersten Sigma-Delta-Modulators M1 auf den Entscheider E2 des zweiten Sigma-Delta-Modulators M2 geführt (gestrichelte Verbindung), das Ausgangssignal des Entscheiders E2 in einem Integrator I2 integriert und das Integrationsergebnis mit dem zu approximierenden Signal verglichen. Der Integrator I2 und der Entscheider E2 bilden gemeinsam einen erweiterten Entscheider mit dem Ausgangssignal y ^₂(k). Die für den Entscheidungsprozeß verwendeten Gleichungen lauten für das Ausgangssignal y(k) der ersten Stufe:
und für das Ausgangssignal y ^₂(k) am Integrierer I der zweiten Stufe:
Aufgrund der für den Entscheidungsprozeß verwendeten Gleichungen nimmt das Integrationsergebnis y ^₂(k) des Integrators I2 zum Zeitpunkt k nur einen der drei Zahlenwerte (–2,0,+2) an. Das Integrationsergebnis y ^₂(k) wird von dem zu approximierenden Signal x ~₂(k) subtrahiert und so der Approximationsfehler e₂(k) berechnet. Das Verzögerungsglied V2 verzögert den Approximationsfehler e₂(k) um einen Zeittakt, so daß dieser im nächsten Zeittakt zu dem Eingangssignal der zweiten Stufe e(k+1) addiert und das Signal x ~₂(k+1) berechnet wird.
3 verdeutlicht die Funktionsweise des kaskadischen Ansatzes anhand eines linearen Ersatzmodells. Der erste Delta-Sigma-Modulator M1 fügt ein das Quantisierungsrauschen darstellendes Fehlersignal e(k) dem ursprünglichen Signal x(k) hinzu, das entsprechend einem FIR-Filter erster Ordnung (Filter D1) hochpaßgeformt wird. Dieses Fehlersignal e(k) bildet zugleich das Eingangssignal des zweiten Sigma-Delta-Modulators M2, der wiederum ein erster Ordnung gefärbtes Quantisierungsfehlersignal addiert. Dargestellt wird die Spektralformung des Fehlersignals durch das Filter D2/1. Aufgrund der Architektur des in 3 nicht dargestellten zweiten Entscheiders ist das am Differenzierer D2/2 differenzierte Ausgangssignal des zweiten Sigma-Delta-Modulators M2 verfügbar. Es besteht aus dem differenzierten Fehlersignal der ersten Stufe, das den Fehler in y(k) kompensiert, sowie einem zweiter Ordnung gefärbten Rauschsignal.
4 zeigt als weiteres Ausführungsbeispiel einen dreistufigen kaskadierten Sigma-Delta-Modulator 3. Ordnung mit den Sigma-Delta-Modulatoren M1 bis M3 und einem dreistufigen Ausgangssignal y₃(k) von 1,5 Bit.
Das Ausgangssignal y(k) des ersten Sigma-Delta-Modulators M1 ist außer zu einem positiven Eingang des Summierers S1 erfindungsgemäß auf einen Eingang des Entscheiders E2 des analog aufgebauten zweiten Sigma-Delta-Modulators M2 geführt (gestrichelte Linie), dessen Ausgang über einen Differenzierer D2 auf einen zweiten positiven Eingang des Summierers S1 geführt ist. Am Ausgang des Summierers S1 liegt das Fehlersignal y₂(k) an, das außer an einen positiven Eingang eines Summierers S2 zur Bildung des Ausgangs-Fehlersignals y₃(k) erfindungsgemäß auch auf den aus dem Entscheider E3 und dem Integrierer I3 gebildeten erweiterten Entscheider des dritten Sigma-Delta-Modulators M3 geführt ist.
Zu dem im zweiten Sigma-Delta-Modulator M2 erzeugten Quantisierungsfehler e₂(k) wird im Summierer S3 eine Dithersignalfolge r(k) zwecks Unterdrückung diskreter Störlinien addiert und an den Eingang des dritten Sigma-Delta-Modulators M3 geführt.
Der Ausgang des dritten Sigma-Delta-Modulators M3 ist über einen Differenzierer D3 zu dem zweiten positiven Eingang des Summierers S2 geführt. Am Ausgang des Summierers S2 liegt das Ausgangssignal y₃(k) zur Weiterverarbeitung, beispielsweise Verstärkung, an.
Die für den Entscheidungsprozeß verwendeten Gleichungen lau- ten für das Ausgangssignal y(k) der ersten Stufe:
für das Ausgangssignal der zweiten Stufe:
und für das Ausgangssignal y₃(k) am Integrierer I der dritten Stufe:
Zusätzlich oder auch alternativ zu der gestrichelt dargestellten Verbindung vom Ausgang des Summierers S1 (Ausgangssignal y₂(k)) können die Ausgänge der Sigma-Delta-Modulatoren M1, M2 der ersten und zweiten Stufe (Ausgangssignale ỹ(k) und ỹ₂(k) bzw. der Ausgang des Differenzierers D2) auf den Entscheider E3 des dritten Sigma-Delta-Modulators M3 der Kaskade geführt sein. Dies ist in 4 für die dritte Kaskadenstufe durch die gepunkteten Verbindungen dargestellt.
5 gibt das linearisierte Modell des Modulators nach 4 an. Zum Aufbau der ersten und zweiten Stufe mit den Sigma-Delta-Modulatoren M1, M2 kann auf die Erläuterungen zu 3 verwiesen werden. Der im zweiten Sigma-Delta-Modulator M2 erzeugte Quantisierungsfehler e₂(k) wird im Summierer S3 mit einem Dithersignal rr ~(k) aufsummiert und an den Eingang des dritten Sigma-Delta-Modulators M3 geführt. Das im dritten Sigma-Delta-Modulator M3 erzeugte Ausgangssignal ỹ₃(k) wird in D3 differenziert und zu dem Signal y₂(k) in dem Summierer S2 zwecks Fehlerkompensation addiert.
Der Ausgang des dritten Sigma-Delta-Modulators M3 ist über einen Differenzierer D3 zu dem zweiten positiven Eingang des Summierers S2 geführt. Am Ausgang des Summierers S2 liegt eine geringstufige Ausgangssignalfolge y₃(k) zur Weiterverarbeitung, beispielsweise Verstärkung, an.

Claims

Kaskadierter Sigma-Delta-Modulator, insbesondere zur Wandlung zeitdiskreter Abtastwerte in entsprechende Analogsignale in digitalen Funkkommunikations-Empfangseinrichtungen, bei dem jeweils ein das Quantisierungsrauschen darstellendes Fehlersignal eines Sigma-Delta-Modulators der Kaskade einem nächsten Sigma-Delta-Modulator dieser Kaskade zugeführt wird, dadurch gekennzeichnet, dass dem Entscheider (E) des i.-ten Sigma-Delta-Modulators der Kaskade (M2, M3,..) zusätzlich das aufsummierte Ausgangssignal y_i-1(k) der vorherigen i-1 Sigma-Delta-Modulatoren (M1, M2,..) zugeführt ist.
Kaskadierter Sigma-Delta-Modulator nach Anspruch 1, dadurch gekennzeichnet, dass das Ausgangssignal der i.-ten Kaskadenstufe ỹ_i(k) nur eine geringe Anzahl von Signalzuständen aufweist.
Kaskadierter Sigma-Delta-Modulator nach Anspruch 2, dadurch gekennzeichnet, dass die Anzahl der Signalzustände bis auf zwei reduziert ist.
Kaskadierter Sigma-Delta-Modulator nach Anspruch 1, dadurch gekennzeichnet, dass beliebig viele Kaskadenstufen (M1, M2, M3 ..) vorgesehen sind.
Kaskadierter Sigma-Delta-Modulator nach Anspruch 1, dadurch gekennzeichnet, dass der Entscheider (E) mindestens einer Kaskadestufe (M2, M3..) um einen Integrator (I2, I3..) erweitert ist.
Kaskadierter Sigma-Delta-Modulator nach Anspruch 5, dadurch gekennzeichnet, dass der Ausgangswert des Integrators (I2, I3 ..) auf einen minimalen und/oder einen maximalen Wert begrenzt ist.
Kaskadierter Sigma-Delta-Modulator nach Anspruch 1, dadurch gekennzeichnet, dass dem Eingangssignal der letzten Kaskadenstufe (M2, M3..) ein Dithersignal r ~(k) hinzuaddiert wird.
Kaskadierter Sigma-Delta-Modulator nach Anspruch 1, dadurch gekennzeichnet, dass der Entscheider (E) der letzten Kaskadenstufe (M2, M3..) durch ein Dithersignal r ~(k) beeinflußt wird.
Kaskadierter Sigma-Delta-Modulator nach Anspruch 1, dadurch gekennzeichnet, dass die Ausgangssignale ỹ_i-1(k) aller vorhergehenden Kaskadenstufen (M1, M2) zusätzlich oder anstelle des aufsummierten Ausgangssignals y_i-1(k) aller vorherigen i-1 Sigma-Delta-Modulatoren (M1, M2) dem Entscheider (E3) des i-ten Sigma-Delta-Modulators (M3) der Kaskade (M1, M2, M3) zugeführt sind.