DE19521609B4

DE19521609B4 - Dezimationsfilter mit wählbarem Dezimationsverhältnis und Verfahren zur Dezimationsfilterung

Info

Publication number: DE19521609B4
Application number: DE19521609A
Authority: DE
Inventors: Daniel Arthur Staver; Donald Thomas Mcgrath
Original assignee: General Electric Co
Current assignee: General Electric Co
Priority date: 1994-06-24
Filing date: 1995-06-18
Publication date: 2005-12-15
Anticipated expiration: 2015-06-19
Also published as: US5548540A; ES2112165A1; KR960003114A; DE19521609A1; KR100377501B1; ES2112165B1; TW265488B

Abstract

Dezimationsfilter mit einem wählbaren Dezimationsverhältnis zum Filtern mindestens eines extern abgeleiteten Stromes von quantisierten elektrischen Signalen mit einer vorbestimmten Signalrate, mit:
– einem Koeffizientgenerator (10), der als Reaktion auf einen Satz (M) von extern abgeleiteten Auswahlsignalen für ein Dezimationsverhältnis ein separates normalisiertes Koeffizientsignal an jeweils einem Ausgang einer Vielzahl von Ausgängen (12) bereitstellt, wobei der Koeffizientgenerator (10) enthält.
– einen N-Bit-Zähler (20), der gesteuert von einem vorbestimmten Zählertaktsignal an jedem der N Zählerausgänge ein separates Zählerausgangssignal bereitstellt, wobei N eine vorbestimmte ganze Zahl mit der Massgabe ist, dass 2^N eine obere Grenze für das Dezimationsverhältnis des Dezimationsfilters darstellt,
– einen mit dem N-Bit-Zähler verbundenen Invertierer zur Aufnahme jedes Zählerausgangssignals, wobei der Invertierer abhängig von einem Invertersteuersignal selektiv jedes empfangene Zählerausgangssignal entweder invertiert oder nicht, und
– eine Normalisierschaltung (400), die zur Aufnahme jedes Ausgangssignals vom Invertierer ausgelegt ist und in Abhängigkeit von dem Satz extern abgeleiteter...

Description

Diese Erfindung bezieht sich auf Dezimationsfilter mit wählbarem Dezimationsverhältnis und spezieller auf Dezimationsfilter, wie sie im Zusammenhang mit Sigma-Delta-Modulatoren zum Einsatz kommen, sowie auf Verfahren zur Dezimationsfilterung mindestens eines Stromes von erstern abgeleiteten Binärsignalen.
Auf dem Gebiet der Datenerfassung mit hoher Leistungsfähigkeit für elektrische Leistungsmessung, -zählung sowie – steuerung (-management) liegen eine Reihe von einander widerstreitenden Problemstellungen vor. Eine erste Aufgabenstellung ist eine hohe Datenauflösung. Die Verfügbarkeit von Verfahren zur Analog/Digitalumsetzung mit hoher Auflösung, z.B. mit Sigma-Delta-Modulatoren, in Kombination mit der Leistungsfähigkeit von digitalen Signalprozessoren nach dem Stand der Technik bietet die Möglichkeit zur Erzielung beachtlicher Genauigkeitsgrade. Mittels konventioneller Architekturen zur Signalverarbeitung lässt sich somit eine komplexe Signalverarbeitung für präzise Daten durchführen. Eine zweite Problemstellung liegt jedoch in einer erhöhten Bandbreite für die Signalverarbeitung. Zwischen diesen bei den Aufgabenstellungen existiert ein natürliches Spannungsfeld, indem eine Erhöhung der Bandbreite in typischen Fällen zu Lasten der Datenauflösung geht. Eine weitere, dritte Aufgabenstellung besteht in einer kompakten integrierten oder elektronischen Schaltkreistechnik, die mit weniger Leistung zu ihrem Betrieb auskommt.

Bei einer konventionellen Analog/Digitalumsetzung wird häufig von Analog/Digitalumsetzern mit Über-Abtastung, im folgenden "Oversampling" genannt, Gebrauch gemacht. Ein Beispiel für einen solchen Analog/Digitalumsetzer unter Verwendung eines Sigma-Delta-Modulators ist in 1 dargestellt. Systeme, in denen sich Analog/Digitalumsetzer und Sigma-Delta-Modulatoren als nützlich erweisen, sind in den folgenden Literaturstellen beschrieben: US 5 181 033 mit dem Titel "Digital Filter for Filtering and Decimating Delta Sigma Modulator Output Signals" – In dieser Druckschrift ist ein digitales Filter zur Dezimation eines Ausgangssignals eines Delta-Sigma-Modulators vorgeschlagen. Eine Filtercharakteristik-Steuereinheit gibt, abhängig von der gewählten Charakteristik, an einzelnen Ausgängen Signale ab, die von kaskadierten Bit-Slice-Elementen übernommen werden und die mit dem von dem Sigma-Delta-Modulator gelieferten Datenstrom eine Multiplikat und anschließende Akkumulation durchführen – ; US 5 126 961 A mit dem Titel "Plural-Channel Decimator Filter, as for Sigma-Delta Analog-to-Digital Converters" – Die Druckschrift beschreibt ein Mehrkanal-Dezimationsfilter für Ausgangssignale eines Delta-Sigman-Modulators. Filterkoeffizienten werden von einem externen PROM eine Multiplizier-Addier-Prozessor zugeführt – ; US 5 134 578 A mit dem Titel "Digital Signal Processor for Selectively Performing Cordic, Division or Square-Rooting Procedures"; US 4 951 052 mit dem Titel "Correction of Systematic Error in the Oversampled Analogto-Digital Converters" und US 4 896 156 mit dem Titel "Switched-Capacitance Coupling Network for Differential-Input Amplifiers Not Requiring Balanced Input Signals". Aus dem Stand der Technik bekannt sind auch die folgenden Literaturstellen: IEEE Journal of Solid State Circuits, Vol. 26, No. 12, Dezember 1991, Seiten 2008-2016, S.L. Garverick, K. Fujino, D.T. McGrath und R.D. Baertsch "A Programmable Mixed Signal ASIC for Power Metering" sowie IEEE 1992 Custom Integrated Circuits Conference, Seiten 19.4.1-19.4.2, D.T. McGrath, P.Jacobs und H. Sailer "A Programmable Mixed Signal ASIC for Power Management". US 4,937,577 mit Titel „Integrated Analog-to-Digital Converter", aus dem ein Dezimator zum Filtern mindestens eines extern abgeleiteten Stromes von quantisierten elektrischen Signalen mit einer vorbestimmten Signalrate, bestehend aus einem Koeffizientengenerator und einem 12-Bit-Akkumulator bekannt ist. Der Koeffizientengenerator erzeugt an seinen Ausgängen jeweils ein Ausgangssignal als Koeffizientensignal. Der 12-Bit-Akkumulator übernimmt vom Koeffizientengenerator die Signale und bildet das gefilterte Ausgangssignal.

Es besteht somit Bedarf für ein Dezimationsfilter, das es gestattet, die Anforderungen bezüglich einer hohen Datenauflösung mit dem Wunsch nach einer großen Bandbreite ins Gleichgewicht zu bringen, wie das für Systeme zur Leistungsmessung, -zählung sowie -steuerung (-management) erwünscht ist, während ein solches Filter dabei die Größe und Leistungsanforderungen eines konventionellen elektronischen oder integrierten Schaltungsbauteils aufweist.

Weiterhin wünschenswert ist die Bereitstellung eines Dezimationsfilters mit verbesserten Eigenschaften hinsichtlich der Normalisierung oder Skalierung, um die Datenzugriffsgeschwindigkeit zu verbessern und die Komplexität des Filterschaltkreises möglichst gering zu halten. Es besteht außerdem Bedarf für ein Dezimations filter, bei dem das auf die Größe bezogene Antwortverhalten weitgehend unbeeinflusst vom jeweils gewählten Dezimationsverhältnis ist.

Ausgehend von der vorgennanten Problemstellung wird diese durch ein Dezimationsfilters gemäß Anspruch 1 und durch ein Verfahren zur Dezimationsfilterug gemäß Anspruch 22 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Allgemein ausgedrückt erfüllt die vorliegende Erfindung die obengenannten Aufgaben, indem sie ein Dezimationsfilter bereitstellt, das mindestens einen extern abgeleiteten Strom von quantisierten elektrischen Signalen mit einer vorbestimmten Signalrate filtert. Das Filter enthält einen Koeffizientgenerator, der als Reaktion auf einen Satz von extern abgeleiteten Auswahlsignalen für ein Dezimationsverhältnis ein separates normalisiertes Koeffizientsignal an dem jeweils betreffenden Ausgangsanschluss bzw. -port bereitstellt. Mit dem Koeffizientgenerator ist ein Akkumulator zum Empfang jedes darin erzeugten normalisierten Koeffizientsignals gekoppelt. Der Akkumulator empfängt den Strom quantisierter elektrischer Signale, um damit nach einer Maskierung mit den entsprechenden empfangenen normalisierten Koeffizientsignalen mehrere von Akkumulator-Ausgangssignale zu erzeugen. Zur Erfassung einer etwaigen Überlaufbedingung im Akkumulator ist an den Akkumulator ein Überlaufdetektor angeschlossen. Der Koeffizientgenerator enthält:

– einen N-Bit-Zähler (20), der gesteuert von einem vorbestimmten Zählertaktsignal an jedem der N Zählerausgänge ein separates Zählerausgangssignal bereitstellt, wobei N eine vorbestimmte ganze Zahl mit der Maßgabe ist, dass 2^N eine obere Grenze für das Dezimationsverhältnis des Dezimationsfilters darstellt,
– einen mit dem N-Bit-Zähler verbundenen Invertierer zur Aufnahme jedes Zählerausgangssignals, wobei der Invertierer abhängig von einem Invertersteuersignal selektiv jedes empfangene Zählerausgangssignal entweder invertiert oder nicht, und
– eine Normalisierschaltung (400), die zur Aufnahme jedes Ausgangssignals vom Invertierer ausgelegt ist und in Abhängig keit von dem Satz extern abgeleiteter Auswahlsignale für das Dezimationsverhältnis separate normalisierte Koeffizientsignale an jedem betreffenden der N+S-1 Ausgänge bereitstellt, wobei S eine vorbestimmte ganze Zahl bedeutet, die der Anzahl auswählbarer Dezimationsverhältnisse des Dezimationsfilters entspricht und die derart gewählt ist, dass 2^N-(S-1) eine untere Grenze für das Dezimationsverhältnis des Dezimationsfilters darstellt, und wobei die N+S-1 Ausgänge der Normalisierschaltung die Mehrzahl der Ausgänge des Koeffizientgenerators umfassen;

Ein gemäß der Erfindung ausgestaltetes Verfahren zur Dezimationsfilterung mindestens eines Stromes von extern hergeleiteten Binärsignalen enthält die folgenden Schritte: Erzeugen einer vorbestimmten Folge von normalisierten Koeffizientsignalen als Reaktion auf einen Satz extern abgeleiteter Auswahlsignale für eine jeweilige Dezimationsrate; Empfangen des extern abgeleiteten Binärsignalstroms; Maskieren des empfangenen extern abgeleiteten Binärsignalstroms mit der vorbestimmten Folge normalisierter Koeffizientsignale und Akkumulieren der maskierten Signale zur Bereitstellung eines gefilterten Signals. Der Schritt des Erzeugens der vorbestimmten Folge von normalisierten Koeffizientsignalen enthält dabei die folgenden Schritte: Erzeugen von N Zählersignalen, wobei N eine vorbestimmte ganze Zahl darstellt, die so gewählt ist, dass 2^N eine obere Grenze für das Dezimationsverhältnis des Dezimationsfilters darstellt; und Erzeugen von N+S-1 normalisierten Signalen mittels vorbestimmter Verschiebung und Nullen-Auffüllung jeweils entsprechender Ausgangssignale der erzeugten N Zähler-Ausgangssignale, wobei S eine vorbestimmte ganze Zahl kleiner N ist, entsprechend einer Anzahl von seitens des Dezimationsfilters bereitgestellten auswählbaren Dezimationsverhältnissen, und wobei S so gewählt ist, dass 2^N-(S-1) einen unteren Grenzwert für das Dezimationsverhältnis des Dezimationsfilters darstellt.

Die Erfindung wird im folgenden sowohl hinsichtlich ihres Aufbaus als auch ihres Betriebsverfahrens anhand bevorzugter Ausführungsformen unter Zuhilfenahme der Zeichnungen näher erläutert. Es zeigen:
1 ein Blockschaltbild einer Ausführungsform eines Sigma-Delta-Modulators, wie er in einem Analog/Digitalumsetzer mit einem Dezimationsfilter eingesetzt werden kann, welches Filter die Möglichkeit eines wählbaren Dezimationsverhältnisses entsprechend der Erfindung aufweist;
2 eine Ausführungsform eines Sigma-Delta-Modulators mit elektrischen oder elektronischen Bauteilen, welcher Modulator in einem Analog/Digitalumsetzer mit einem Dezimationsfilter nach der Erfindung vorgesehen werden kann;
3 den Spektralverlauf des Quantisierungsrauschens, wie er durch den Einsatz eines Sigma-Delta-Modulators erreicht wird;
4 ein schematisches Blockschaltbild eines Dezimationsfilters, das einen Koeffizientgenerator mit variabler Skalierung zur Bereitstellung normalisierter Koeffizienten gemäß der Erfindung benutzt;
5 weitere Einzelheiten im Blockschaltbild des Koeffizientgenerators von 4 zusammen mit seinem Schaltkreis zur Normalisierung;
6A-6E zusammengenommen den Schaltkreis zur Normalisierung nach 5;
6 ein Blockschaltbild mit der Anweisung, wie die 6A-6E zueinander anzuordnen sind;
7 den Frequenzgang für ein Dezimationsfilter mit einem rechteckigen "Fenster" sowie mit einem dreieckigen "Fenster";
8 ein Diagramm der Filterkoeffizienten, wie sie von einer Ausführungsform eines Dezimationsfilters nach der Erfindung erzeugt werden;
9A-9C jeweilige beispielhafte Mehrkanalstufen für eine Ausführungsform des Akkumulators von 4 gemäß der Erfindung;
9 ein Blockschaltbild mit der Anweisung, wie die 9A-9C zueinander anzuordnen sind;
10 ein Zeitdiagramm der in Zusammenhang mit dem Akkumulator nach den 9A-9C auftretenden Impulse und
11 ein Blockschaltbild mit Einzelheiten für eine beispielhafte Ausführungsform des Überlaufdetektors von 4.
Die Technik des Oversampling wird häufig zur Durchführung einer-Analog/Digitalumsetzung angewandt. Ein Beispiel für einen Analog/Digitalumsetzer unter Verwendung dieser Technik ist in 1 dargestellt. In dieser Darstellung umfasst ein Umsetzer 700 einen Modulator 710 und einen Dezimator 720. Der Modulator 710 erzeugt grobe bzw. niedrig-aufgelöste Abtastwerte (samples) seines Eingangssignals mit einer (Abtast-)Rate, die viel höher ist als von dem Nyquist-Theorem gefordert. Diese groben Abtastwerte werden anschließend vom Dezimator 720 tiefpaß-gefiltert, um Abtastwerte mit hoher Auflösung bei oder oberhalb der Nyquist-Rate des Eingangssignals des Modulators zu erzeugen.
Wie dargestellt, enthält der Modulator 710 eine Gegenkopplung zum Knoten 810, der mit dem Eingang eines Integrators 820 gekoppelt ist, und dessen Ausgang mit dem Eingang eines Q-Bit Analog/Digitalumsetzers 760 verbunden ist. Der Ausgang des Analog/Digitalumsetzers 760 ist mit einem Q-Bit Digital/Analogumsetzer 800 gekoppelt, dessen Ausgang mit dem Knoten 810 verbunden ist. Ein an den Anschluß 790 angelegtes Eingangssignal wird von einer Abtastvorrichtung 780, dargestellt als einpoliger Umschalter, mit einer gegenüber der Nyquist-Rate viel höheren Abtastrate f_ds abgetastet. Diese Abtastwerte werden unter Verwendung des Differenzsignals am Knoten 810 mit einem vom Digital/Analogumsetzer 800 gelieferten Q-Bit Ansatz wert) verglichen. Dieses am Knoten 810 gebildete Differenz- oder Fehlersignal wird vom Integrator 820 integriert und daraufhin vom Q-Bit Analog/Digitalumsetzer 760 quantisiert, um den Q-Bit Ansatz des Eingangssignals am Anschluß 795 zu erzeugen, der seinerseits zum Eingangsanschluß des Digital/Analogumsetzers 800 sowie eines Dezimators 720 geleitet wird. Die Kombination von Rückkopplung und Integration des Fehlersignals dient dazu, das Spektrum des Quantisierungsrauschens so zu formen, daß es durch die Tiefpaß-Filterung vollständiger beseitigt werden kann. Die Wirksamkeit der Rauschformung wird erhöht mit zunehmender Anzahl von Integratoren in der Rückkopplungsschleife (d.h. der Ordnung des Modulators) wobei jedoch für Modulatoren mit der Ordnung größer zwei ernste Stabilitätsprobleme auftreten.
Wie in 1 dargestellt, enthält der Dezimator ein digitales Tiefpaßfilter 730, an das sich eine Signalabtastvorrichtung 740, dargestellt als einpoliger Umschalter, anschließt, um am Knoten oder Anschluß 750 ein diskretes Ausgangssignal zu erzeugen. Diese Filterung und Dezimation resultiert in der Beseitigung eines großen Teils des Quantisierungsrauschens und liefert damit ein Ausgangssignal mit hoher Auflösung. Allerdings ist davon auszugehen, daß der Gewinn bezüglich der Auflösung auf Kosten eines gegenüber der anfänglichen Abtastrate viel geringeren Durchsatzes er zielt wird. Das Verhältnis der anfänglichen Abtastrate zur Umsetzrate des Modulators wird üblicherweise als Oversamplingwert R des Modulators bezeichnet. Wie im Artikel IEEE Transactions on Circuits and Systems, Vol. 38, Seiten 145-159, Februar 1991, D.B. Ribner "A Comparison of Modulation Networks for High-Order Oversampled S D Analog-to-Digital Converters" beschrieben, wird die Auflösung (Bits) einer solchen Analog/Digitalumsetzung bestimmt durch die Anzahl der Quantisierungsbits Q, den Oversamplingwert R sowie die Ordnung L des Modulators entsprechend der folgenden Beziehung:
Dieser Ausdruck läßt sich ableiten aus einer linearen Approximation hinsichtlich des Modulators und durch Annahme eines idealen Tiefpaßfilters. Im wesentlichen zeigt die Gleichung [1], daß bei jeder Verdopplung des Oversamplingwerts R die Auflösung um L+1/2 Bits verbessert wird.
Für einen Modulator erster Ordnung kann die Gleichung [1] hinsichtlich verschiedener Oversamplingwerte ausgewertet werden. Aus Gleichung [1] ergibt sich, daß für einen Sigma-Delta-Modulator vorbestimmter Ordnung mit um so höherem Oversamplingwert eine um so höhere Anzahl entsprechender Bits resultiert. Für einige Anwendungen kann der Einsatz eines Ein-Bit-Quantisierers wünschenswert sein. Ein Vorteil eines solchen Quantisierers besteht darin, daß er harmonische Verzerrungen oder andere typischerweise mit Mehrfach-Bit-Quantisierern verbundene Nichtlinearitäten vermeiden kann. Im Gegensatz zu Mehrfach-Bit-Quantisierern ist ein Ein-Bit-Quantisierer von sich aus linear, da sein Ausgangssignal einen von zwei unterschiedlichen Werten annehmen kann und somit eine gerade Linie bestimmt. Ein Sigma-Delta-Modulator mit einem Ein-Bit-Quantisierer ist in der folgenden Literaturstelle analysiert worden: IEEE Transactions on Communications, COM- 22(3), Seiten 298-305, März 1974, J.C. Candy, mit dem Titel "A Use of Limit Cycle Oscillations to Obtain Robust Analogto-Digital Converters". Die folgende Gleichung [2] liefert das n-te quantisierte Signal q(n), wobei τ die Zyklusperiode darstellt:
Durch die Hinzufügung eines Fehleranteils e wird die dargestellte Quantisierung als mit dem Eingangssignal x unkorreliert angenommen. Da q(t) eine Abtastfunktion ist, läßt sich ihr Integral als Summation ausdrücken; nach einer entsprechenden Umordnung und Division durch R, der Anzahl Zyklen während einer Abtastzeit, ergibt sich die nachfolgende Gleichung [3].
Die Gleichung [3] zeigt an, daß der durchschnittliche Quantisierungsfehler R-fach kleiner ist als der Quantisierungsfehler der Grobabtastung. Somit läßt sich eine hohe Auflösung durch wiederholte Rückkopplung mit einem hinreichend großen Wert für R erreichen.
2 zeigt eine Ausführungsform des Sigma-Delta-Modulators erster Ordnung für den Einsatz in einem Analog/Digitalumsetzer mit einem Dezimationsfilter gemäß der Erfindung. Wie dargestellt, wird das Eingangssignal, z.B. als elektrische Spannung, am Anschluß 980 angelegt und über einen Widerstand 960 skaliert oder abgeschwächt. Über einen Verstärker 940 erfolgt aufgrund eines im Gegenkopplungszweig vorgesehenen Kondensators 950 eine Integration. In gleicher Weise wird eine digitale Quantisierung erzielt durch Kopplung des Ausgangssignals des Verstärkers 940 auf den positiven Eingangsanschluß eines analogen Vergleichers 930. Wie in 2 dargestellt, findet eine Digital/Analogumsetzung statt, da das Ausgangssignal des Vergleichers 930 über ein Flipf1op verriegelt und per Rückkopplung über einen widerstand 970 auf den Verstärker 940 geführt wird. Konkreter findet eine Ein-Bit Analog/Digitalumsetzung statt aufgrund der Rückkopplung über den Widerstand 970 auf den Integrationsverstärker 940. Diese Rückkopplung über den Widerstand 970 ist äquivalent zur Rückkopplung über den Digital/Analogumsetzer 800 in 1. Das Ausgangssignal am Knoten 990 des Modulators wird eine Spektralform entsprechend der Darstellung in 3 aufweisen.
Wie bereits früher auseinandergesetzt wurde, formt ein Oversampling-Modulator das Spektrum des Quantisierungsrauschens derart, daß der größte Anteil der Rauschenergie auf die hohen Frequenzen fällt. Dies ist in 3 für die spektrale Dichte des simulierten Quantisierungsrauschens eines Ein-Bit Sigma-Delta-Modulators der dritten Ordnung illustriert; ein Modulator erster Ordnung ist qualitativ ähnlich. Die höchste dargestellte Frequenz, Binärzahl 16000, entspricht f_ds/2. Da der Dezimator die Rauschenergie der Quantisierung zwischen f_ds/2R und f_ds/2 filtert und dann die Abtastrate auf f_ds/R reduziert, ist abzuwägen zwischen der Auflösung und der Abtastrate, die durch einen Anpaßparameter R gesteuert werden kann.
Eine Ausführungsform für ein Dezimationsfilter besteht in einem sog. Rechteckfenster-Filter. Dieser gebräuchliche Typ eines Tiefpaßfilters bietet Einfachheit. Die im Zeitbereich vorgenommene Rechteckfenster-Filterung hat den Frequenzgang einer si-Funktion (sinc). Für ein Fenster mit der Dauer oder Länge t ist das Frequenzverhalten gleich der Funktion sinc (ft), wobei die erste Null bei f=1/t auftritt und wobei im Zusammenhang mit der Erfindung sinc(x) sich bezieht auf [sin πx)]/πx. Die Fensterlänge oder Dauer t ist so gewählt, daß die erste Null bei der Umsetzungsrate f_ds/R auftritt. Somit gilt t = R/f_ds. Dieses Filter weist die wünschenswerte lineare Phasencharakteristik auf. Die verschiedenen Kanäle eines Mehrkanalsystems passieren dasselbe Dezimationsfilter mit linearer Phase und erfahren somit im wesentlichen dieselbe Zeitverzögerung für den relevanten Eingangsfrequenzbereich.
Trotz der Einfachheit eines Rechteckfenster-Dezimationsfilters läßt sich eine "schärfere" Grenzfrequenz (cutoff) im Frequenzbereich durch Einsatz von Filtern höherer Ordnung erzielen. Eine solche Ausführungsform besteht in einem sogenannten doppelten Interpolationsfilter, bei dem die Grenzfrequenz schärfer und die Sperrdämpfung im Vergleich zu dem Rechteckfenster-Filter erhöht ist. Ein Vorteil eines solchen Filters liegt darin, daß es den Anteil des Rauschens reduziert, der sozusagen als "Leck" durch den Sperrbereich gelangt und damit im Anschluß an die Dezimation verfremdet zurück auf das Basisband wirkt. Eine Ausführungsform eines doppelten Interpolationsfilters besteht in dem Drei-eckfenster-Filter mit einem Frequenzgang in Form einer si²-Funktion (sinc²), wie beispielsweise in dem oben erwähnten Artikel von Candy sowie der folgenden Literaturstelle beschrieben: IEEE Communications, Com. 24, November 1976, Seiten 1268-1275, J.C. Candy, Y.C. Ching und D.S. Alexander "Using Triangularly Weighted Interpolation to Get 13-Bit PCM from a Sigma-Delta Modulator". Somit ist für ein Filter mit der Länge t der Frequenzgang sinc²(f≪UNGULTIGES_FELD: Objekt»t/2) mit der ersten Null bei f=2/t. Es wird nun klar, daß zur Aufrechterhaltung der ersten Null bei der Dezimationsfrequenz die Filterlänge für diese besondere Ausführungsform verdoppelt wird. Mit t=2R/f_ds wird somit der Null-Frequenzgang bei der Umsetzrate f_ds/R planiert. 7 illustriert den Frequenzgang eines Rechteckfilters erster Ordnung mit einer Länge t=16 und eines Dreieckfilters zweiter Ordnung mit einer Länge 2t=32 und zeigt, daß mit dem Filter zweiter Ordnung eine schärfere Grenzfrequenz sowie eine verbesserte Sperrdämpfung erzielt werden.
4 veranschaulicht ein Ausführungsbeispiel eines Dezimationsfilters mit einem wählbaren Dezimationsverhältnis entsprechend der vorliegenden Erfindung. Im vorliegenden Zusammenhang soll der Ausdruck "Dezimationsverhältnis" den durch das Dezimationsfilter bewirkten Reduzierungs- oder Untersetzungsfaktor für die jeweilige Abtastrate bedeuten. Im einzelnen ist der Koeffizientgenerator 10 so ausgelegt, daß er als Reaktion auf einen Satz M von extern abgeleiteten Auswahlsignalen für das Dezimationsverhältnis jeweils ein separates normalisiertes Koeffizientsignal an jedem der mehreren Ausgänge 12 bereitstellt. Zur Aufnahme der normalisierten Koeffizientsignale ist mit dem Generator 10 ein Mehrbit-Akkumulator 100 gekoppelt. Der Akkumulator 100 empfängt weiterhin einen Strom von quantisierten oder binären Signalen vom Modulator 710, vgl. z.B. 1. Eine Normalisierung ist deshalb wünschenswert, weil abhängig von dem jeweils gewählten Dezimationsverhältnis die Ausgangssignale des Filters in binären Vielfachen für dieselben Eingangssignale des Modulators bereitgestellt werden, d.h. ohne eine geeignete Normalisierung für ein jeweils gewähltes Dezimationsverhältnis wird ein Anwender nicht in der Lage sein, den korrekten Wert der von dem Dezimationsfilter erzeugten gefilterten Signale zuverlässig zu interpretieren.
Wie weiter unten näher erläutert wird, bietet die vorliegende Erfindung in vorteilhafter Weise im Koeffizientgenerator 10 die Möglichkeit zur Bereitstellung der Koeffizientsignale mit variabler Skalierung. Da die an den Akkumulator gelieferten Koeffizientsignale in geeigneter Weise normalisiert sind, können die Ausgangssignale des Akkumulators gleich für die weitere Verarbeitung verwendet werden, ohne daß die oben erwähnte synchrone Umsetzung angewendet werden müßte.
Gemäß einer weiteren vorteilhaften Ausgestaltung der vorliegenden Erfindung ist mit dem Akkumulator 100 ein Überlaufdetektor 200 gekoppelt, um eine jegliche Überlaufbedingung zu erfassen und zu korrigieren, die unter vorbestimmten Umständen im Akkumulator auftreten könnte. Die Überlaufbedingung entsteht immer dann, wenn das Ausgangssignal des Modulators vollständig (full scale) ist, d.h. während eines vorbestimmten Dreieckfensters liefert der Modulator einen Strom quantisierter Signale, die jedes einen Binärwert "eins" aufweisen; folglich wird die Summier- oder Akkumulierkapazität des Akkumulators überschritten, wenn das Ausgangssignal des Modulators in der genannten Weise in voller Größe auftritt. Ein Weg zur Vermeidung der Überlaufbedingung besteht stets darin, das Rechteckfenster-Zählwort jeweils beispielsweise um eins zu vermindern, indem man jeweils den vorletzten Koeffizienten des Dreieckfensters entfallen läßt. Diese Modifikation resultiert in einer geringen Veränderung in dem auf die Größe bezogenen Antwortverhalten des Dezimationsfilters, die bei relativ niedrigen Dezimationsverhältnissen erhebliche Verzerrungen mit sich bringen kann. Aufgrund des vorgesehenen Überlaufdetektors 200 ist das Dezimationsfilter nicht mehr der oben beschriebenen Modifizierung hinsichtlich seines Dreieckfensters unterworfen und demzufolge bleibt das auf die Größe bezogene Antwortverhalten des Filters unbeeinflußt von dem jeweils gewählten Dezimationsverhältnis.
Der in 5 gezeigte Koeffizientgenerator 10 enthält beispielsweise einen N-Bit Aufwärtszähler 20, der auf ein geeignetes Zählertakt- oder Steuersignal CTRL anspricht, das im wesentlichen einem vorbestimmten Vielfachen der Eingangsrate des Stroms quantisierter elektrischer Signale entspricht. Der Zähler 20 enthält N Zählerausgänge, von denen jeder zur Bereitstellung eines separaten Zählerausgangssignals ausgelegt ist. Der Buchstabe N bedeutet eine vorbestimmte ganze Zahl, die so, gewählt ist, daß 2^N eine obere Grenze des Dezimationsverhältnisses des Dezimationsfilters darstellt.
Wie in 5 veranschaulicht, werden Dreieckfenster-Gewichtungen oder -Koeffizienten erzeugt, nachdem ausgewählte Zählerausgangssignale in einem Inverter 30, gesteuert durch ein geeignetes Invertersteuersignal UPDNB (vgl. Impulsdiagramm in 10), invertiert worden sind. Die Invertierung der Zählerausgangssignale ermöglicht die Erzeugung der abfallenden Rampe des Dreieckfensters, während die nicht invertierten Zählerausgangssignale zusammen mit einem (nicht dargestellten) geeigneten Einlaufsignal die Erzeugung der ansteigenden Rampe des Dreieckfensters ermöglicht. Dieses Merkmal des Koeffizientgenerators macht sich zu Nutze, daß die abfallende Rampe eines Dreieckfilters schlicht die Inversion der ansteigenden Rampe ist, wie in 8 veranschaulicht ist. Zur Bildung solcher Dreieckfenster-Koeffizienten können auch andere alternative Ausführungsformen herangezogen werden, z.B. können geeignete Aufwärts/Abwärtszähler anstelle der Aufwärtszähler/Inverter-Anordnung zur Erzeugung des Dreieckfensters benutzt werden.
Die Ausgangssignale des Inverters 30 werden auf eine Normalisierschaltung 400 geführt, die unter dem Einfluß der Auswahlsignale M für das jeweilige Dezimationsverhältnis an jedem ihrer jeweiligen N+S-1 Normalisiererausgänge das separate normalisierte Koeffizientsignal bereitstellt. Der Buchstabe S bedeutet eine vorbestimmte ganze Zahl kleiner N entsprechend der Anzahl von wählbaren Dezimationsverhältnissen, die vom Dezimationsfilter bereitgestellt werden können, wobei S so gewählt ist, daß 2^N-(S-1) für das Dezimationsfilter eine untere Grenze des Dezimationsverhältnisses darstellt. Es ist anzumerken, daß die N+S-1 Ausgänge der Normalisierschaltung die Mehrzahl der Ausgänge des Koeffizientgenerators 10 bilden. Ebenfalls beeinflußt von den Dezimationssteuersignalen M ist eine geeignete Rücksetzschaltung 50 zur Bereitstellung eines vorbestimmten Rücksetzsignals für den Zähler 20 nach Abschluß einer gewünschten Zählsequenz vorgesehen. Weiterhin sind Vorkehrungen getroffen zur Vorsehung eines extern abgeleiteten (nicht dargestellten) Total-Rücksetzsignals, das es erlaubt, den Zähler und die übrigen Schaltkreise des Dezimationsfilters beim Auftreten vorbestimmter Umstände, z.B. beim Betriebsstart, insgesamt zurückzusetzen.
6 (d.h. 6A-6E in der angegebenen Anordnung zueinander) zeigt eine beispielhafte Ausführung einer Normalisierschaltung mit einer Vielzahl von Multiplexern 401-419, die jeweils zur Aufnahme eines betreffenden Satzes von in Schrägschriftbuchstaben A-L dargestellten Satzes von Inverter-Ausgangssignalen geschaltet sind, d.h. jeder der Buchstaben A-L in Schrägschrift repräsentiert eines von N (z.B. N=12) Inverterausgangssignalen (umgekehrt repräsentieren Normalbuchstaben innerhalb eines jeweiligen Multiplexersymbols die für einen gegebenen Multiplexer geltende Stiftbezeichnung). Beispielsweise ist der vom Multiplexer 401 empfangene Satz von Invertersignalen beschränkt auf das mit dem Buchstaben A in Schrägschrift bezeichnete Inverterausgangssignal. In gleicher Weise umfaßt der vom Multiplexer 406 empfangene Satz von Inverterausgangssignalen die Inverterausgangssignale B, D und F.
Jeder einzelne Multiplexer 401-419 spricht auf eine vorbestimmte Kombination des Satzes M extern abgeleiteter Auswahlsignale für das Dezimationsverhältnis an, um so jeweils ein betreffendes normalisiertes Koeffizientsignal am jeweiligen Ausgang eines der N+S-1 Ausgänge zu erzeugen. Konventionelle Boole'sche Verknüpfungsglieder, wie z.B. UND-, ODER- und Inverter-Glieder 420-430 arbeiten miteinander zur Bildung solcher vorbestimmter Kombinationen. Wie im folgenden erklärt wird, weist im Ausführungsbeispiel von 6 der Satz M drei Auswahlsignale MO-M2 für jeweilige Dezimationsverhältnisse auf. Beispielsweise wird die vorbestimmte Kombination der von den Multiplexern 401 und 402 empfangenen Auswahlsignale für das Dezimationsverhältnis vom UND-Glied 420 gebildet.
Zur Erleichterung des Verständnisses der Arbeitsweise der Normalisierschaltung 400 ist die folgende Tabelle 1 vorgesehen mit Bezugnahme auf ein Dezimationsfilter, das eine derart gewählte obere Grenze für das Dezimationsverhältnis aufweist, das 2^N = 4096 (d.h. N=12) ist und bei dem ein unterer Wert des Dezimationsverhältnisses gewählt ist, das 2^N-(S-1) = 32 (d.h. S=8) ist.
Es ist darauf hinzuweisen, daß diese jeweiligen Grenzwerte für das Dezimationsfilter in der in Tabelle 1 angezeigten Weise lediglich im Sinne eines Beispiels und nicht zur Beschränkung gewählt wurden. Da, wie vorher erläutert, S der Anzahl der vom Dezimationsfilter bereitgestellten unterschiedlichen Dezimationsverhältnisse entspricht, kann gezeigt werden, daß die Anzahl der Steuersignale für das Dezimationsverhältnis im Satz M im allgemeinen so gewählt wird, daß die folgende Beziehung erfüllt wird: M = M[LOG2 (S) -1 :0].
Für den Fall von S=8 beträgt damit die Anzahl Kontrollsignale drei entsprechend den vorhergehenden Bezeichnungen M₀, M₁ und M₂.
In Tabelle 1 sowie in 6 bedeuten B₀-B₁₈ die N+S-1 Ausgangsanschlüsse oder -ports der Normalisierschaltung. Wie früher ausgeführt, sind die Inverterausgangssignale durch die Kursivbuchstaben A-L dargestellt, wobei es sich bei diesem Beispiel um 12 (da N=12) handelt. Für den Fachmann auf diesem Gebiet ist es klar, daß für ein Dezimationsverhältnis von 2^N (hier 2^N = 4096) der erforderliche Skalierfaktor gleich eins ist. Es kann gezeigt werden, daß die Multiplexer 401-419 in 6 an ihren entsprechenden Ausgangsanschlüssen B₀-B₁₈ als Antwort auf vorbestimmte Kombinationen der Signale M₀-M₂ die in der ersten Zeile von Tabelle 1 angegebenen normalisierten Signale liefern, die einem Skalierfaktor von eins entsprechen. Beispielsweise wird der Multiplexer 401 das A Signal an seinem Ausgang B₀ bereitstellen, wenn die Auswahlsignale für das Dezimationsverhältnis einen Zustand aufweisen, daß jedes einen einer logischen Eins entsprechenden Wert aufweist, was einem Dezimationsverhältnis von 4096 entspricht. Für jeden übrigen Signalzustand von M₀-M₂ wird der Multiplexer 401 entsprechend der für B₀ geltenden Spalte in Tabelle 1 an seinem Ausgang B₀ eine Null bereitstellen; d.h., der Multiplexer 401 erfüllt in geeigneter Weise eine Null-Auffüllfunktion, wie das in Tabelle 1 veranschaulicht ist. In gleicher Weise wird der Multiplexer 402 an seinem Ausgang B₂ das B-Signal bereitstellen, wenn die Auswahlsignale für das Dezimationsverhältnis den Zustand aufweisen, der einem Dezimationsverhältnis von 4096 entspricht. Es kann gezeigt werden, daß jeder übrige Multiplexer an seinem entsprechenden Ausgang normalisierte Signale gemäß Tabelle 1 zur Verfügung stellt. Es ist festzuhalten, daß die Ausgänge B₁₂-B₁₉ im Falle eines Dezimationsverhältnisses von 4096 mit Nullen gefüllt werden; lediglich die Ausgänge B₀-B₁₁ werden benutzt, um die N-Ausgangssignale vom Inverter mit einem Skalierfaktor von eins zu liefern.
Für den Fall eines Dezimationsverhältnisses von 2^N-1 = 2048, was die nächste verfügbare Wahl eines Dezimationsverhältnisses in Tabelle 1 ist, wird ein Fachmann auf diesem Gebiet erkennen, daß zum Erhalt einer einwandfreien Normalisierung die Normalisierschaltung einen Skalierfaktor von vier aufweisen muß, was einer Verschiebung um zwei Stellen nach links bezüglich des niederwertigsten Bits in einer Binärdarstellung entspricht. Aus dem Studium der 6 geht hervor, daß die Multiplexer 401-419 an ihren jeweiligen Ausgängen B₀-B₁₈ normalisierte Signale liefern, wie sie in der zweiten Reihe von Tabelle 1 angegeben sind. Beispielsweise wird das A-Signal, das im Falle eines Dezimationsverhältnisses von 4096 am B₀-Ausgang anlag, nun am B₂-Ausgang zur Verfügung gestellt. Das liegt daran, daß jedesmal bei der Zustandskombination 110 der Auswahlsignale M₀-M₂ für das Dezimationsverhältnis der Multiplexer 403 beispielsweise an seinem Ausgang B₂ das Signal A liefert. Aus einer Durchsicht von Tabelle 1 geht hervor, daß die Normalisierschaltung in zweckmäßiger Weise sowohl eine vorbestimmte Verschiebung als auch eine Null-Auffüllung bezüglich der empfangenen Inverterausgangssignale A-L leistet, um geeignete normalisierte Koeffizientensignale an den N+S-1 Ausgängen bereitzustellen. Es ist erkennbar, daß die in 6 dargestellte kombinatorische Logik in asynchroner Weise arbeitet, sobald die Invertersignale an die Normali sierschaltung 400 angelegt werden.
9 (d.h. die Gesamtansicht der 9A-9C) veranschaulicht ein Ausführungsbeispiel für einen Akkumulator 100 (4). Die Ausführungsform von 9 zeigt zum Zwecke einer einfachen Erläuterung lediglich drei Stufen 100₀ -100₂ eines 2N-Bit-Akkumulators mit 2N Stufen, die jede zur Erzeugung eines jeweiligen Bits der 2N Akkumulatorbitstellen eingerichtet sind. 9 zeigt, daß jede Stufe eine Mehrkanalstufe darstellt, die einen entsprechenden Signalstrom-Multiplexer 102 mit zwei Eingängen enthält.
9 kann zweckmäßig in Verbindung mit 10 benutzt werden, um in größerem Detail die Gesichtspunkte beim Betrieb des Akkumulators zu erläutern. Beispielsweise liefert der Multiplexer 102 während entsprechender Zyklen des Multiplexer-Steuersignals CHS (vgl. Impulsdiagramm nach 10) an das UND-Glied 104 einen entsprechenden Strom von Quantisierungssignalen, wie z.B. den Signalstrom DSV sowie den zusätzlichen Signalstrom DSI, von denen jeder ein entsprechendes Ausgangssignal des Modulators darstellt. Im Rahmen dieser Ausführungsform der Erfindung lassen sich die Signalausgänge des Dezimationsfilters erzeugen, indem man jedes Modulator-Ausgangssignal, z.B. die Spannungs- bzw. Strommeßwerte darstellenden Signale DSV und DSI, vervielfacht oder maskiert mit dem normalisierten Koeffizienten oder den Signalausgängen der Normalisierschaltung. 8 veranschaulicht in einer Darstellung im Zeitbereich die bei der im programmierbaren Dezimationsfilter durchgeführten Verarbeitung benutzten Koeffizienten, d.h. in einem Dezimationsfilter, das die Möglichkeit der Programmierung unterschiedlicher Dezimationsverhältnisse erlaubt, wie das im Zusammenhang mit Tabelle 1 und 6 beschrieben worden ist.
Zweckmäßig erfolgt die Multiplikation der quantisierten elektrischen Signale mit dem Koeffizienten in jeder betreffenden Stufe über ein UND-Glied 104, indem die Ausgangssi gnale vom Koeffizientgenerator 10 (4) mit jedem Ausgangssignal des Sigma-Delta-Modulators maskiert bzw. überlagert wird. Jedes UND-Glied 104 des Akkumulators weist zwei Eingangs- und einen Ausgangsanschluß auf. Ein entsprechender Eingang der beiden Eingangsanschlüsse ist mit dem Ausgangssignal des Multiplexers 102 verbunden. Der andere Eingang des UND-Glieds 104 empfängt ein entsprechendes normalisiertes Koeffizientsignal (vgl. COEF[0], COEF[1] bzw. COEF[2] in 9A, 9B bzw. 9C) von der Normalisierschaltung. Es ist darauf hinzuweisen, daß das von den letzten N-(S+1) (hier 5) entsprechenden Stufen der 2N (hier 24) Akkumulatorstufen empfangene Koeffizientsignal einfach auf Null gesetzt wird, da die Normalisierschaltung nur zur Lieferung von N+(S+1) (hier 19) ausgelegt ist.
Das Ausgangssignal des UND-Glieds 104 wird an einen Summiereingang eines geeigneten Volladdierers (FA) 106 angelegt, der zwei Summiereingänge und einen Summenausgang zur Abgabe entsprechender kumulativ maskierter Ausgangssignale aufweist. Der Addierer 106 bekommt an einem betreffenden seiner Summiereingänge die maskierten Signale vom UND-Glied 104 zugeführt. Der Addierer 106 weist einen Eingang für ein hereinkommendes Übertragssignal, falls vorhanden, auf sowie einen Übertragsausgang, der mit einer nachfolgenden Stufe der 2N Stufen verbunden ist, um ein ausgehendes Übertragssignal an die nachfolgende Stufe auszugeben, mit Ausnahme der letzten Stufe, bei der der Übertragsausgang mit dem Überlaufdetektor 200 (4) gekoppelt ist. Für den Fachmann auf diesem Gebiet ist ersichtlich, daß abhängig von dem gewählten Dezimationsverhältnis nicht jeder Übertragseingang im Akkumulator in jeder Stufe aktiviert werden muß; um somit den Rechenaufwand zu vermindern, dient ein vorbestimmtes und in geeigneter Weise in die Logikglieder 107₁ und 107₂ eingeführtes Aktivierungssignal CARRYEN zur zweckmäßigen Aktivierung bzw. Deaktivierung bestimmter Übertragseingänge im Akkumulator, und zwar in Abhängigkeit von dem jeweils von dem Benutzer gewählten Dezimationsverhältnis.
In jeder Stufe bewirken Verzögerungsmittel, wie z.B. die hintereinander geschalteten Verzögerungseinheiten 108₁ -108₄ , eine entsprechende Verzögerung der kumulativ maskierten Ausgangssignale vom Addierer 106. Die jeweilige Verzögerung erfolgt zu vorbestimmten Zyklen eines geeigneten (nicht dargestellten) Taktsignals, das an einem geeigneten Takteingang jeder Verzögerungseinheit empfangen wird und das in vorbestimmter Weise mit der Eingangsrate des quantisierten Signalstroms synchronisiert ist. Es ist festzuhalten, daß die Verzögerungseinheiten zur Bereitstellung entsprechender Filterausgangssignale im Zeitmultiplexbetrieb zusammenarbeiten. Beispielsweise wird nach Ablauf eines zur Bildung eines Dreieckfensters erfolgten vollständigen Akkumulatorzyklus der Inhalt vorbestimmter Verzögerungseinheiten in einem jeweiligen Satz von Verriegelungseinheiten 110₁ und 110₂ verriegelt (latched), und zwar gesteuert von einem LATCH-Signal, das dazu von seinem normalen Eins-Zustand in den Null-Zustand umgesteuert wird (vgl. 10). An dieser Stelle ist festzuhalten, daß für die Ausführungsform nach 9 ein solcher Zeitmultiplexbetrieb in zweckmäßiger Weise ein (in 8 gezeigtes) Überlappen aufeinanderfolgender "Fenster" erlaubt, was im Auftreten der ersten Null-Stelle des Dreieckfenster-Filters bei der ausgewählten Dezimationsfrequenz resultiert. Ein Multiplexer 112 ist mit entsprechenden Verzögerungsmitteln (z.B. 108₃ und 108₄ ) gekoppelt, um zwei getrennte Rückkopplungspfade bereitzustellen, die ihrerseits selektiv mit dem jeweils anderen der beiden Summiereingänge des Addierers 106 verbunden sind, und zwar gesteuert von einem an den Multiplexer 112 angelegten PIPE-Signal (vgl. 10). Es läßt sich zeigen, daß diese Anordnung zweckmäßig eine Berechnung der vorgeschlagenen sich überlappenden aufeinanderfolgenden "Fenster" erlaubt. Wie in der Ausführungsform von 9 gezeigt ist, erhält die erste Verzögerungseinheit 108₁ direkt das kumulierte Ausgangssignal vom Addierer 106, während die dritten bzw. vierten Verzögerungseinheiten 108₃ bzw. 108₄ über jeweils einen der beiden Rückkopplungspfade mit dem Multiplexer 112 jeweils selektiv auf den anderen Summiereingang des Addierers 106 führen, wenn die mit PIPE bezeichneten Signale einen der beiden vorbestimmten Pegel annehmen. Die Abtastwerte bzw. Signale am Ausgang des Dezimationsfilters können in dem in 9 gezeigten Ausführungsbeispiel zu den in 8 mit Pfeilen bezeichneten Zeitpunkten verriegelt werden.
Für den Fachmann auf diesem Gebiet ist es klar, daß ein gefordertes Dezimationsverhältnis auf der Grundlage einer gewünschten Bandbreite bestimmt werden kann, wenn man annimmt, daß eine Ausführungsform des Dezimationsfilters als Dreieckfenster-Filter wünschenswert ist. Obwohl nach diesem besonderen Ausführungsbeispiel der Erfindung ein Dreieckfilter realisiert ist, läßt sich gleichermaßen ein Rechteckfilter implementieren. Nach Abschluß einer Dreieckfenster-Akkumulation wird zur geeigneten Rücksetzung des Summierers 106 zur Berechnung des nächsten Dreieckfensters ein RESET-Signal (vgl. 10) angewandt. Das UND-Glied 114 liefert eine beispielhafte Ausführung zur Bereitstellung des RESET-Signals für den Summierer 106. Zum Auslesen eines entsprechenden gefilterten Ausgangssignals von den Verriegelungsgliedern 110₁ -110₂ können von einem geeigneten (nicht gezeigten) Mikroprozessor entsprechende Signale ISEL und VSEL geliefert werden.
11 zeigt ein Ausführungsbeispiel für einen Überlaufdetektor 200 mit geeigneten Detektorstufen, z.B. 200₁ und 200₂ , zum Erfassen einer entsprechenden Überlaufbedingung im Akkumulator 100 (4 und 5), wenn eines der extern abgeleiteten Quantisierungssignale mit voller Größe (full scale) auftritt. Jede Detektorstufe enthält ein jeweiliges UND-Glied 201, das ein Signal zur Anzeige des Ursprungs einer betreffenden Überlaufbedingung liefert. In diesem Ausführungsbeispiel verknüpft das UND-Glied 201 in der Detektorstufe 200₁ das Übertragssignal von der letzten Akkumulatorstufe mit dem Signal CHS, während das UND-Glied 201 in der Detektorstufe 200₂ dasselbe Übertragssignal mit dem komplementären Wert des Signals CHS verknüpft. Eine solche Anordnung der UND-Glieder 201 erlaubt in einer Mehrkanal-Architektur die Bestimmung, in welchem speziellen Kanal des Akkumulators 100 eine entsprechende Überlaufbedingung aufgetreten ist. Durch das Anlegen des Signals CHS und seines komplementären Werts in der gezeigten Weise an das UND-Glied 201 ist die Bestimmung möglich, welches Ausgangssignal des Modulators in einem gegebenen Akkumulationszyklus gerade akkumuliert wird. Jede Detektorstufe enthält weiter geeignete Verriegelungseinheiten, z.B. Flipflops 204₁ und 204₂ , die zur Verriegelung eines jeglichen Signals oder Bits zusammenwirken, das ein Indiz für eine entsprechende Überlaufbedingung darstellt. In jeder Detektorstufe ist ein ODER-Glied 202 vorgesehen, um das Ausgangssignal von einem jeweiligen UND-Glied 201 mit dem Signal zu verknüpfen, das den gegenwärtigen Zustand eines entsprechenden Flipflops 204₁ anzeigt, wobei das jeweilige Flipflop von einem geeigneten und im wesentlichen mit dem oben im Zusammenhang mit 9 beschriebenen Taktsignal für die Verzögerungseinheiten synchronisierten Taktsignal CLK1 getaktet ist. In gleicher Weise wird das Flipflop 204₂ von dem LATCH-Signal (vgl. 10) derart getaktet, daß nach Vollendung eines Dreieckfensters jedes betreffende Flipflop 204₂ für sich einen jeweiligen gegenwärtigen Zustand annehmen kann, der die Signale OVFV bzw. OVFI aktiviert und welcher Zustand ein Anzeichen für eine jeweilige Überlaufbedingung darstellt. Es ist weiterhin ersichtlich, daß das an einen entsprechenden CLEAR-Eingang des Flipflops angelegte RESET-Signal (vgl. 10) ermöglicht, jedes Flipflop 204₁ in geeigneter Weise beim Beginn eines nachfolgenden Dreieckfensters zurückzusetzen. Ein jeweiliges Anzeigesignal für einen Überlauf wird seinerseits auf eine geeignete (nicht dargestellte) Verknüpfungslogik geführt, um eine jegliche Überlaufbedingung zu korrigieren; beispielsweise läßt sich eine ODER-Verknüpfungstechnik anwenden, um jedes Ausgangssignal des Akkumulators auf den Wert eins zu setzen. Auf diese Weise erlaubt der Überlaufdetektor in vorteilhafter Form einen Betrieb des Dezimationsfilters bis zu so kleinen Dezimationsverhältnissen, wie beispielsweise 32, und zwar ohne jegliche Verzerrung bezüglich seines auf die Größe bezogenen Antwortverhaltens.
Eine Dezimationsfilterung mindestens eines Stromes von extern abgeleiteten binären Signalen gemäß der vorliegenden Erfindung läßt sich durch das folgende Verfahren erzielen. Wie in dem Ausführungsbeispiel des in 4 dargestellten programmierbaren Dezimationsfilters beschrieben, wird eine vorbestimmte Folge von normalisierten Koeffizientsignalen als Folge eines Satzes von extern abgeleiteten Auswahlsignalen für das Dezimationsverhältnis beispielsweise in einem Koeffizientgenerator 10 erzeugt. Ein solcher extern abgeleiteter Strom von Binärsignalen wird beispielsweise von einem Delta-Sigma-Modulator empfangen. Beispielsweise kann es sich bei dem extern abgeleiteten Strom um einen Einzelbit-Signalstrom von einem Ein-Bit Sigma-Delta-Modulator handeln. Der so empfangene extern abgeleitete Strom von Binärsignalen wird maskiert oder vervielfacht, z.B. mit einem UND-Glied mit zwei Eingängen und einem Ausgang, wobei die vorbestimmte Folge von normalisierten Koeffizientsignalen und die maskierten Signale dann in geeigneter Weise zur Bereitstellung eines gefilterten Signals akkumuliert werden, z.B. im Mehrbit-Akkumulator 100. Der Verfahrensschritt der Erzeugung der vorbestimmten Folge von normalisierten Koeffizientsignalen kann die folgenden Teilschritte enthalten: Erzeugen von N Zählersignalen, wobei N eine vorbestimmte ganze Zahl ist derart, daß 2^N eine obere Grenze für das Dezimationsverhältnis des Dezimationsfilters darstellt; und Erzeugen von N+S-1 normalisierten Signalen mittels vorbestimmter Verschiebung und Null-Auffüllung entsprechender Signale der erzeugten N Zählerausgangssignale (wie im Zusammenhang mit Tabelle 1 und 6 beschrieben), wobei S eine vorbestimmte ganze Zahl kleiner N ist, die der Zahl auswählbarer vom Dezimationsfilter verfügbarer Dezimationsverhältnisse ist, wobei ferner S so gewählt ist, daß 2^N-(S-1) eine untere Grenze für das Dezimationsverhältnis des Dezimationsfilters darstellt.

Claims

Dezimationsfilter mit einem wählbaren Dezimationsverhältnis zum Filtern mindestens eines extern abgeleiteten Stromes von quantisierten elektrischen Signalen mit einer vorbestimmten Signalrate, mit: – einem Koeffizientgenerator (10), der als Reaktion auf einen Satz (M) von extern abgeleiteten Auswahlsignalen für ein Dezimationsverhältnis ein separates normalisiertes Koeffizientsignal an jeweils einem Ausgang einer Vielzahl von Ausgängen (12) bereitstellt, wobei der Koeffizientgenerator (10) enthält. – einen N-Bit-Zähler (20), der gesteuert von einem vorbestimmten Zählertaktsignal an jedem der N Zählerausgänge ein separates Zählerausgangssignal bereitstellt, wobei N eine vorbestimmte ganze Zahl mit der Massgabe ist, dass 2^N eine obere Grenze für das Dezimationsverhältnis des Dezimationsfilters darstellt, – einen mit dem N-Bit-Zähler verbundenen Invertierer zur Aufnahme jedes Zählerausgangssignals, wobei der Invertierer abhängig von einem Invertersteuersignal selektiv jedes empfangene Zählerausgangssignal entweder invertiert oder nicht, und – eine Normalisierschaltung (400), die zur Aufnahme jedes Ausgangssignals vom Invertierer ausgelegt ist und in Abhängigkeit von dem Satz extern abgeleiteter Auswahlsignale für das Dezimationsverhältnis separate normalisierte Koeffizient signale an jedem betreffenden der N+S-1 Ausgänge bereitstellt, wobei S eine vorbestimmte ganze Zahl bedeutet, die der Anzahl auswählbarer Dezimationsverhältnisse des Dezimationsfilters entspricht und die derart gewählt ist, dass 2^N-(S-1) eine untere Grenze für das Dezimationsverhältnis des Dezimationsfilters darstellt, und wobei die N+S-1 Ausgänge der Normalisierschaltung die Mehrzahl der Ausgänge des Koeffizientgenerators umfassen; – einen mit dem Koeffizientgenerator zur Aufnahme jedes darin erzeugten normalisierten Koeffizientsignals gekoppelten Akkumulator (100), wobei der Akkumulator weiterhin zum Empfang des mindestens einen Stroms von quantisierten elektrischen Signalen eingerichtet ist und daraus mittels Maskierung mit entsprechenden Signalen aus der Menge der empfangenen normalisierten Koeffizientsignale mehrere Akkumulator Ausgangssignale bildet
Dezimationsfilter nach Anspruch 1, dadurch gekennzeichnet, dass die Normalisierschaltung mehrere Multiplexer (z.B. 401 ff. in 6) enthält, die jeweils zur Aufnahme eines entsprechenden Satzes von Inverterausgangssignalen mit dem Invertierer verbunden sind, wobei jeder einzelne der Multiplexer auf eine vorbestimmte Kombination innerhalb des Satzes von extern abgeleiteten Auswahlsignalen für das Dezimationsverhältnis anspricht, um daraus ein jeweiliges normalisiertes Koeffizientsignal zu bilden und an einem betreffenden der N+S-1 Ausgänge der Normalisierschaltung bereitzustellen.
Dezimationsfilter nach Anspruch 2, dadurch gekennzeichnet, dass die Multiplexer Schaltungsmaßnahmen zur asynchronen Erzeugung der normalisierten Koeffizientsignale enthalten.
Dezimationsfilter nach Anspruch 2, dadurch gekennzeichnet, dass die Multiplexer Schaltungsmittel zur vorbestimmten Verschiebung und Null-Auffüllung der jeweiligen Inverterausgangssignale, gesteuert von dem Satz extern abgeleiteter Auswahlsignale für das Dezimationsverhältnis, enthalten, um die normalisierten Koeffizientsignale zu bilden.
Dezimationsfilter nach einem der Ansprüche 1 bis 4, gekennzeichnet durch einen mit dem Akkumulator (100) verbundenen Überlaufdetektor (z.B. 200 in 4) zur Erfassung einer Überlaufbedingung im Akkumulator.
Dezimationsfilter nach Anspruch 5, dadurch gekennzeichnet, das der Akkumulator als 2N-Bit Akkumulator ausgebildet ist (9).
Dezimationsfilter nach Anspruch 6, dadurch gekennzeichnet, dass der Akkumulator 2N Stufen aufweist, von denen jede ein jeweiliges Bit der 2N Bits des Akkumulators erzeugt.
Dezimationsfilter nach Anspruch 7, dadurch gekennzeichnet, dass jede der 2N Stufen eine entsprechende Vielkanal-Stufe enthält.
Dezimationsfilter nach Anspruch 8, dadurch gekennzeichnet, dass eine jeweilige Vielkanal-Stufe enthält: einen Signalstrom-Multiplexer (z.B. 102 in 9) mit zwei Eingängen, wobei der Multiplexer derart geschaltet ist, dass er mindestens den einen quantisierten Signalstrom an einem seiner beiden Eingänge und einen entsprechenden zusätzlichen quantisierten Signalstrom an dem anderen seiner beiden Eingänge erhält; ein UND-Glied (104) mit zwei Eingängen, das schaltungsmäßig zum Empfang eines Ausgangssignals von dem Multiplexer an einem jeweiligen seiner beiden Eingänge ausgelegt ist, wobei das UND-Glied zur Bereitstellung maskierter Signale an seinem Ausgang ein jeweiliges von der Normalisierschaltung geliefer tes und am anderen Eingang des UND-Glieds empfangenes normalisiertes Koeffizientsignal überlagert bzw. maskiert mit einem jeweiligen Signal aus dem quantisierten Signalstrom; einen Addierer (106) mit zwei Summanden-Eingängen und einem Summenausgang zur Bereitstellung entsprechender kumulativer maskierter Ausgangssignale, wobei der Addierer maskierte Signale von dem UND-Glied an einem seiner beiden Summandeneingänge empfängt, und wobei der Addierer ferner einen Eingang für ein hereinkommendes Übertragssignal sowie einen Ausgang für ein herausführendes Übertragssignal enthält, welcher Ausgang zur Ausgabe eines Übertragssignals mit der jeweils nachfolgenden der 2N Stufen verbunden ist mit Ausnahme der letzten Stufe, von der das Übertragssignal auf den Überlaufdetektor gekoppelt wird; Verzögerungsmittel (108) zur Zuteilung einer entsprechenden Verzögerung auf die kumulativ maskierten Ausgangssignale vom Addierer (106); Multiplexermittel (112) zur selektiven Kopplung der Verzögerungsmittel (108) in zwei getrennten Rückkopplungspfaden auf den anderen der beiden Summandeneingänge in Abhängigkeit von einem an die Multiplexermittel angelegten entsprechenden Steuersignal (PIPE); und einen Satz von jeweils mit den Verzögerungsmitteln (108) gekoppelten Verriegelungseinheiten (110) zur Bereitstellung eines jeweiligen gefilterten Ausgangssignals in Abhängigkeit von einem Verriegelungstaktsignal.
Dezimationsfilter nach Anspruch 9, dadurch gekennzeichnet, dass die Verzögerungsmittel (108) mehrere entsprechende zueinander in Reihe geschaltete Verzögerungseinheiten aufweisen.
Dezimationsfilter nach Anspruch 10, dadurch gekennzeichnet, dass eine erste der Verzögerungseinheiten direkt das kumula tive Ausgangssignal vom Addierer (106) empfängt und dass eine am Ende angeordnete Verzögerungseinheit selektiv mit dem anderen der Summandeneingänge über einen jeweiligen der zwei Rückkopplungspfade verbunden wird, wenn das betreffende Steuersignal (PIPE) einen von zwei vorbestimmten Pegelwerten annimmt.
Dezimationsfilter nach Anspruch 11, dadurch gekennzeichnet, dass eine weitere der Verzögerungseinheiten selektiv über den anderen der beiden dem anderen der Summandeneingänge gekoppelt wird, wenn das entsprechende Steuersignal (PIPE) den anderen der beiden vorbestimmten Pegelwerte annimmt.
Dezimationsfilter nach Anspruch 1, gekennzeichnet durch die Wahl von N=12 und S=8.
Dezimationsfilter nach Anspruch 9, dadurch gekennzeichnet, dass getrennte Sigma-Delta-Modulatoren, die jeweils einen Einbit-Modulator enthalten, einen jeweiligen Strom quantisierter elektrischer Signale auf den Signalstrom-Multiplexer leiten.
Dezimationsfilter nach Anspruch 5, dadurch gekennzeichnet, dass zur Erzeugung der normalisierten Koeffizientsignale die Multiplexer miteinander verbunden sind und unter der Steuerung durch den Satz extern abgeleiteter Auswahlsignale für das jeweilige Dezimationsverhältnis die entsprechenden Invertierer-Ausgangssignale in vorbestimmter Weise verschieben und mit Nullen auffüllen.
Dezimationsfilter nach Anspruch 8, dadurch gekennzeichnet, dass jede entsprechende Vielkanal-Stufe enthält: einen Signalstrom-Multiplexer (z.B. 102 in 9) mit zwei Eingängen, wobei der Multiplexer derart geschaltet ist, dass er mindestens den einen quantisierten Signalstrom an einem seiner beiden Eingänge und einen entsprechenden zusätzlichen quantisierten Signalstrom an dem anderen seiner beiden Eingänge erhält; ein UND-Glied (104) mit zwei Eingängen, das schaltungsmäßig zum Empfang eines Ausgangssignals von dem Multiplexer an einem jeweiligen seiner beiden Eingänge ausgelegt ist, wobei das UND-Glied zur Bereitstellung maskierter Signale an seinem Ausgang ein jeweiliges von der Normalisierschaltung geliefertes und am anderen Eingang des UND-Glieds empfangenes normalisiertes Koeffizientsignal überlagert bzw. maskiert mit einem jeweiligen Signal aus dem quantisierten Signalstrom; einen Addierer (106) mit zwei Summanden-Eingängen und einem Summenausgang zur Bereitstellung entsprechender kumulativer maskierter Ausgangssignale, wobei der Addierer maskierte Signale von dem UND-Glied an einem seiner beiden Summandeneingänge empfängt, und wobei der Addierer ferner einen Eingang für ein hereinkommendes Übertragssignal sowie einen Ausgang für ein herausführendes Übertragssignal enthält, welcher Ausgang zur Ausgabe eines Übertragssignals mit der jeweils nachfolgenden der 2N Stufen verbunden ist mit Ausnahme der letzten Stufe, von der das Übertragssignal auf den Überlaufdetektor gekoppelt wird; einen Satz von jeweiligen Verzögerungseinheiten, die jede eine vorbestimmte Verzögerung auf die kumulativ maskierten Ausgangssignale vom Addierer (106) zuteilt; einen Zwei-zu-Eins Multiplexer zur selektiven Kopplung vorbestimmter Verzögerungsheiten in zwei getrennten Rückkopplungspfaden auf den anderen der beiden Summandeneingänge in Abhängigkeit von einem an den Zwei-zu-Eins Multiplexer angelegten Steuersignal (PIPE); und ein Paar von jeweils mit den vorbestimmten Verzögerungseinheiten gekoppelten Verriegelungseinheiten (110) zur Bereitstellung eines jeweiligen gefilterten Ausgangssignals in Abhängigkeit von einem Verriegelungstaktsignal.
Dezimationsfilter nach Anspruch 16, dadurch gekennzeichnet, dass der Satz von Verzögerungseinheiten vier jeweils in Reihe geschaltete Verzögerungseinheiten umfasst.
Dezimationsfilter nach Anspruch 17, dadurch gekennzeichnet, dass eine erste der Verzögerungseinheiten direkt das kumulative Ausgangssignal vom Addierer (106) empfängt und dass die vierte Verzögerungseinheit selektiv mit dem anderen der Summandeneingänge über einen jeweiligen der zwei Rückkopplungspfade verbunden wird, wenn das betreffende Steuersignal (PIPE) einen von zwei vorbestimmten Pegelwerten annimmt.
Dezimationsfilter nach Anspruch 16, dadurch gekennzeichnet, dass die dritte der Verzögerungseinheiten selektiv über den anderen der beiden Rückkopplungspfade mit dem anderen der Summandeneingänge gekoppelt wird, wenn das entsprechende Steuersignal (PIPE) den anderen der beiden vorbestimmten Pegelwerte annimmt.
Dezimationsfilter nach Anspruch 19, dadurch gekennzeichnet, dass ein jeweiliger Strom von quantisierten elektrischen Signalen einen Einzelbit-Signalstrom von einem entsprechenden Einbit-Sigma-Delta-Modulator umfasst.
Dezimationsfilter nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen einzelnen monolithisch integrierten elektronischen Schaltungschip mit mindestens einem einen Einzelbit-Strom von elektrischen Binärsignalen bereitstellenden Sigma-Delta-Modulator, wobei der Chip weiterhin den Koeffizientgenerator, den Akkumulator und einen Überlaufdetektor enthält, der zur Erfassung einer Überlaufbedingung im Akkumulator mit dem Akkumulator gekoppelt ist.
Verfahren zur Dezimationsfilterung mindestens eines Stromes von extern abgeleiteten Binärsignalen, mit folgenden Schritten: – Erzeugen einer vorbestimmten Folge von normalisierten Koeffiziensignalen in Abhängigkeit von einem Satz extern abgeleiteter Auswahlsignale für das Dezimationsverhältnis, wobei der Schritt des Erzeugens einer vorbestimmten Folge von normalisierten Koeffizientsignalen enthält: – Erzeugen von N Zählersignalen, wobei N eine vorbestimmte ganze Zahl mit der Massgabe ist, dass 2^N eine obere Grenze für das Dezimationsverhältnis darstellt, und – Erzeugen von N+S-1 normalisierten Signalen mittels vorbestimmter Verschiebung und Null-Auffüllung entsprechender Signale der erzeugten N Zählersignale, wobei S eine vorbestimmte ganze Zahl kleiner N entsprechend der Zahl auswählbarer vom Dezimationsfilter erhältlicher Dezimationsverhältnisse ist, und wobei S so gewählt ist, dass 2^N-(S-1) eine untere Grenze für das Dezimationsverhältnis darstellt; – Empfangen mindestens eines extern abgeleiteten Stroms von Binärsignalen; – Überlagern bzw. Maskieren des empfangenen extern abgeleiteten Stromes von Binärsignalen mit der vorbestimmten Folge von normalisierten Koeffizientsignalen; und – Akkumulieren der maskierten Signale zur Bereitstellung eines gefilterten Signals.
Verfahren nach Anspruch 22, gekennzeichnet durch die weiteren Schritte des Erfassens und Korrigierens einer jeglichen Überlaufbedingung während des Akkumulationsschrittes.
Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass mindestens ein Strom von extern abgeleiteten Binärsignalen einen Einzelbit-Signalstrom von einem Einbit-Sigma-Delta-Modulator aufweist.