KR101317180B1 - 2차의 싱크 데시메이션 필터 - Google Patents

2차의 싱크 데시메이션 필터 Download PDF

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Abstract

본 발명은 샘플링 주파수의 정수배 지점에 생성되는 널(Null)의 깊이와 폭 특성을 향상시켜 줄 수 있으며, 클록신호를 생성하기 위한 스위칭 회로를 간소화시켜 줄 수 있도록 하는 2차의 싱크 데시메이션 필터에 관한 것으로, 입력 신호를 서로 상이한 샘플링 주기만큼 지연시키고 서로 상이한 웨이트(weight)를 부여하여 다수의 지연 신호를 생성하여 출력하는 신호전달부; 및 상기 신호전달부로부터 출력되는 다수의 지연 신호를 가산하여 결과를 출력하는 가산부를 포함한다.
데시메이션 필터, 널(Null) 깊이, 널(Null) 폭, 클록신호 재사용

Description

2차의 싱크 데시메이션 필터{Second Order Sinc Decimation filter}
본 발명은 데시메이션 필터에 관한 것으로, 특히 샘플링 주파수의 정수배 지점에 생성되는 널(Null)의 깊이와 폭 특성을 개선시키며, 스위칭 구조를 간소화시킬 수 있는 2차의 싱크 데시메이션 필터에 관한 것이다.
본 발명은 지식경제부의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2008-F-008-02, 과제명: 차세대 무선 융합 단말용 Advanced Digital RF 기술 개발].
CMOS 공정의 소형화(Scale down)는 기술의 흐름상 피할 수 없는 추세이지만, 아날로그 신호처리의 관점에서 볼 때 공급전압의 감소로 말미암아 신호의 동적범위(Dynamic Range)가 불가피하게 줄어드는 점은 심각한 장애물로 여겨지고 있다. 그런데 공정의 소형화(Scale down)로 인한 혜택을 살펴보면, 능동소자의 차단주파수 상승으로 인해 정확한 타이밍의 고속 스위칭 동작이 가능하다는 점과 커패시턴스 비의 정확한 구현이 가능하다는 점을 지적할 수 있다.
디지털RF 기술은 상기의 문제점을 안고 있는 기존의 아날로그 신호처리 방식 대신에, 상기한 CMOS 공정의 장점인 정확한 타이밍의 고속 스위칭 동작을 십분 활용할 수 있는 이산시간 신호처리(Discrete-time Signal Processing)방식에 기반하고 있다. 또한, 설계에 채택되는 공정이 신규공정으로 이동할 경우에 보다 신속한 대응설계가 가능해진다는 점이 디지털RF 기술의 근본적인 철학이라고 할 수 있다.
디지털RF 기술을 이용하는 이산 시간영역 수신기(Discrete-time Receiver)의 핵심 회로는 전하영역 필터(Charge Domain Filter)이다.
이산시간 신호처리(Discrete-time Signal Processing)방식을 사용할 경우에 신호처리 관점에서 무선통신 수신기 시스템의 아날로그 전단부, 특히 LNA와 ADC 사이의 블록에 요구되는 주요 기능은 다음 세가지로 요약해 볼 수 있다.
첫째, LNA에서 출력되는 연속신호의 이산신호로의 변환이다. 이는 PLL의 LO신호에 의한 전류 샘플링 동작에 의해 이루어진다.
둘째, 샘플 레이트(Sample Rate)를 강하시키는 데시메이션(Decimation) 기능이다. 직접 RF 샘플링의 방식을 채용하는 경우에 상기의 LO신호는 입력되는 RF 신호의 주파수 대역에서 선택되므로 LO신호에 의해 생성된 전하 샘플의 샘플 레이트(Sample Rate)는 ADC가 감당하기에 너무 높을 수 밖에 없다. 따라서, 샘플 레이트(Sample Rate)를 ADC가 처리할 수 있는 동작속도로 충분히 낮춰줄 필요가 있다.
셋째, 노이즈 폴딩(Noise Folding) 현상에 의한 에일리어징(Aliasing) 제거 기능이다. 상기의 데시메이션 동작에 의해 필연적으로 샘플링 주파수의 정수배 지점에 존재하는 노이즈 성분들이 DC 부근으로 유입되므로, 샘플링 주파수의 정수배 지점에 널(Null)을 생성시켜 주는 형태의 안티 에일리어징(Anti-Aliasing) 기능이 필수적으로 요구된다.
이러한 이산 시간영역 수신기(Discrete-time Receiver)의 일례로서 2006년 UCLA의 R.Bagheri 등에 의해 필터 클록신호의 주파수와 파형을 가변시킴으로써 주파수 특성의 재구성이 가능한 전하영역 필터(Charge Domain Filter)가 제안된 바 있다(2006 ISSCC).
도1은 R.Bagheri 등에 의해 제안된 종래의 기술에 따른 전하영역 필터이다. 도2a 내지 도2c는 도1의 데시메이션 필터에 입력되는 클록신호의 파형들을 보여주고 있다. 도2a 내지 도2c에 제시된 클록신호는 도1의 전하영역 필터에 나타나 있는 다수의 스위치에 각각 입력된다. 각 스위치는 대응하는 클록신호가 하이(High)일 때 온(On)된다.
도1에 제시된 전하영역 필터는 데시메이션 비(Decimation Factor)를 2 혹은 3으로 가변시킬 수 있는 1차의 싱크(Sinc) 필터이다. 이 전하영역 필터는 도2b에 제시된 클록신호가 입력될 때 데시메이션 비(Decimation Factor)가 2로 되고, 도2c에 제시된 클록신호가 입력될 때 데시메이션 비(Decimation Factor)가 3으로 되도록 동작한다. 그 동작을 설명하면 다음과 같다:
전하영역 필터(100) 내의 4개의 커패시터는 순차적으로 충전과 방전 동작을 수행한다. 커패시터 C1을 예로 들면, 클록신호 Ψ1r이 하이(High)로 될 때 커패시터 C1 양단의 두 단자가 단락되어 전하가 리셋된다. 클록신호 Ψ1이 하이(High)로 되면 입력단자로부터 전하가 유입되어 축적된다. 클록신호 K1이 하이(High)로 되면, 커패 시터 C1으로부터 전하가 방전되어 출력단자로 유출된다.
데시메이션 비(Decimation Factor)가 2인 경우에는, 커패시터 C1과 C2의 전하가 클록신호 K1, K2에 의해 동시에 방전되고 커패시터 C3과 C4의 전하는 클록신호 K3, K4에 의해 동시에 방전된다. 클록신호 K1, K2, K3, K4 는 이러한 단순 구형파의 반복으로 이루어진다.
반면에 데시메이션 비(Decimation Factor)가 3인 경우에는, 클록신호 Ψ1이 하이(High)로 될 때 커패시터 C2, C3, C4의 전하가 클록신호 K2,K3,K4에 의해 동시에 방전된다. 마찬가지로, 클록신호 Ψ4가 하이(High)로 될 때 커패시터 C1, C2, C3의 전하가 클록신호 K1,K2,K3에 의해 동시에 방전되고, 클록신호 Ψ3이 하이(High)로 될 때 커패시터 C1,C2,C4의 전하가 클록신호 K1,K2,K4에 의해 동시에 방전되며, 클록신호 Ψ2가 하이(High)로 될 때 커패시터 C1,C3,C4의 전하가 클록신호 K1,K3,K4에 의해 동시에 방전된다. 따라서, 클록신호 K1, K2, K4는 도2C에 제시되어 있는 바와 같은 긴 주기를 갖는 불규칙적인 형태의 구형파의 반복으로 이루어진다.
도1과 같이 구성되는 전하영역 필터(Charge Domain Filter)의 전달함수는 데시메이션 비(Decimation Factor)가 2인 경우에는 이하의 수학식1 형태로, 데시메이션 비(Decimation Factor)가 3인 경우에는 이하의 수학식2 형태로 표현된다.
Figure 112009077904099-pat00001
Figure 112009077904099-pat00002
각 경우에 널(Null)이 형성되는 위치는 f/fs가 m/2 또는 m/3 (m은 자연수)인지점이 된다.
상기의 수학식 1 및 2에 표현된 바와 같이 종래의 전하영역 필터는 모든 항의 웨이트(weight)가 동일하게 부여되는 1차의 싱크 필터에 의존하므로 에일리어징(Aliasing) 제거 기능이 미약하다는 단점을 가진다. 즉, 샘플링 주파수의 정수배 지점에 생성되는 널(Null)의 깊이와 폭이 시스템이 처리하고자 하는 신호의 대역폭을 고려할 때 충분치 못하다는 문제가 있다.
한편, ADC의 동작속도와 DVB-H용 단말기에서 RF입력신호의 주파수를 고려할 경우 소요되는 데시메이션 비(Decimation Factor)는 3이 되어야 한다.
이에 본 발명에서는 데시메이션 비(Decimation Factor)가 3이고 데시메이션 필터 기능이 2차의 싱크 필터 회로구조로 구현되어, 샘플링 주파수의 정수배 지점에 생성되는 널(Null)의 깊이와 폭 특성을 향상시켜 줄 수 있는 2차의 싱크 데시메이션 필터를 제공하고자 한다.
또한,2차의 싱크 데시메이션 필터의 입력을 제어하기 위한 클록신호들 중 일부를 출력을 제어하기 위한 클록신호로 재사용함으로써, 스위칭 회로의 구조를 대폭 간소화시켜 줄 수 있도록 하는 2차의 싱크 데시메이션 필터를 제공하고자 한다.
본 발명의 일 측면에 따르면 상기와 같은 문제점을 해결하기 위한 수단으로서, 입력 신호를 서로 상이한 샘플링 주기만큼 지연시키고 서로 상이한 웨이트(weight)를 부여하여 다수의 지연 신호를 생성하여 출력하는 신호전달부; 및 상기 신호전달부로부터 출력되는 다수의 지연 신호를 가산하여 결과를 출력하는 가산부를 포함하는 2차의 싱크 데시메이션 필터를 제공한다.
상기 신호 전달부는 상기 입력 신호를 1 내지 5 샘플링 주기만큼 지연된 제1 내지 제5 지연 신호를 생성하여 출력하는 제1 내지 제5 지연소자; 상기 입력신호에 비해 1 샘플링 주기만큼 지연된 제1 지연신호에 1/3을 곱하여 출력하는 제1 승산기; 상기 입력신호에 비해 2 샘플링 주기만큼 지연된 제2 지연신호에 2/3을 곱하여 출력하는 제2 승산기; 상기 입력신호에 비해 3 샘플링 주기만큼 지연된 제3 지연신호에 3/3을 곱하여 출력하는 제3 승산기; 상기 입력신호에 비해 4 샘플링 주기만큼 지연된 제4 지연신호에 2/3을 곱하여 출력하는 제4 승산기; 및 상기 입력신호에 비해 5 샘플링 주기만큼 지연된 제5 지연신호에 1/3을 곱하여 출력하는 제5 승산기를 포함하는 것을 특징으로 한다.
상기 신호 전달부 및 가산부는 제1리셋신호, 제1입력제어신호에 따라 3개의 제1 캐패시터들을 리셋하고 충전시킨 후, 제1출력제어신호에 따라 상기 제1 캐패시터들 중 2개에 충전된 전하를 출력하거나 제2출력제어신호에 따라 상기 제1 캐패시터들 중 1개에 충전된 전하를 출력하는 제1 신호전달채널; 제2리셋신호, 제2입력제어신호에 따라 3개의 제2 캐패시터들을 리셋하고 충전시킨 후, 제1출력제어신호에 따라 상기 제2 캐패시터 모두에 충전된 전하를 출력하는 제2 신호전달채널; 제3리셋신호, 제3입력제어신호에 따라 3개의 제3 캐패시터들을 리셋하고 충전시킨 후, 제1출력제어신호에 따라 상기 제3 캐패시터들 중 2개에 충전된 전하를 출력하거나 제2출력제어신호에 따라 상기 제3 캐패시터들 중 1개에 충전된 전하를 출력하는 제3 신호전달채널; 제4리셋신호, 제4입력제어신호에 따라 3개의 제4 캐패시터들을 리셋하고 충전시킨 후, 제1출력제어신호에 따라 상기 제4 캐패시터들 중 1개에 충전된 전하를 출력하거나 제2출력제어신호에 따라 상기 제4 캐패시터들 중 2개에 충전된 전하를 출력하는 제4 신호전달채널; 제5리셋신호, 제5입력제어신호에 따라 3개의 제5 캐패시터들을 리셋하고 충전시킨 후, 제2출력제어신호에 따라 상기 제5 캐패시터들 모두에 충전된 전하를 출력하는 제5 신호전달채널; 및 제6리셋신호, 제6 입력제어신호에 따라 3개의 제6캐패시터들을 리셋하고 충전시킨 후, 제1출력제어신호에 따라 상기 제6캐패시터들 중 1개에 충전된 전하를 출력하거나 제2출력제어신호에 따라 상기 제6캐패시터들 중 2개에 충전된 전하를 출력하는 제6 신호전달채널로 구현되는 것을 특징으로 한다.
상기 제1 신호전달채널 내지 제6 신호전달채널은 상기 제1리셋신호, 상기 제1입력제어신호, 상기 제2리셋신호, 상기 제2입력제어신호, 상기 제3리셋신호, 상기 제3입력제어신호, 상기 제4리셋신호, 상기 제4입력제어신호, 상기 제5리셋신호, 상기 제5입력제어신호, 상기 제6리셋신호, 상기 제6입력제어신호 순으로 턴온되는 신호들을 입력받으며, 상기 제5입력제어신호는 상기 제1출력제어신호로 재사용하고, 상기 제2입력제어신호는 상기 제2출력제어신호로 재사용하는 것을 특징으로 한다.
상기 2차의 싱크 데시메이션 필터는 제7리셋신호, 제1출력제어신호에 따라 제7 캐패시터를 리셋하고 충전시킨 후, 제3출력제어신호에 따라 제7 캐패시터에 충전된 전하를 출력하는 제1 신호출력채널; 및 제8리셋신호, 제2출력제어신호에 따라 제8 캐패시터를 리셋하고 충전시킨 후, 제4출력제어신호에 따라 제8 캐패시터에 충전된 전하를 출력하는 제2 신호출력채널을 더 포함할 수 있다.
상기 제5리셋신호는 상기 제7리셋신호로 재사용하고, 상기 제2리셋신호는 상기 제8리셋신호로 재사용하고, 상기 제2입력제어신호는 상기 제3출력제어신호로 재사용하고, 상기 제5입력제어신호는 상기 제4출력제어신호로 재사용하는 것을 특징으로 한다.
상기 2차의 싱크 데시메이션 필터는
Figure 112009077904099-pat00003
(상기 Z-1은 1 샘플링 주기만큼의 신호 지연, Z-2은 2 샘플링 주기만큼의 신호 지연, Z-3은 3 샘플링 주기만큼의 신호 지연, Z-4는 1 샘플링 주기만큼의 신호 지연, Z-5은 5 샘플링 주기만큼의 신호 지연을 각각 의미함)으로 표현되는 전달 함수를 가지는 것을 특징으로 한다.
이와 같이 본 발명의 데시메이션 필터는 전달함수의 각 항별로 웨이트(weight)를 상이하게 부여하여 데시메이션 필터링 기능이 2차의 싱크 필터 회로 구조에 의해 구현되도록 하고, 이에 따라 샘플링 주파수의 정수배 지점에 생성되는 널(Null)의 깊이와 폭 특성이 종래의 데시메이션 필터에 비해 대폭 개선되도록 한다.
또한, 데시메이션 필터의 신호전달채널의 출력부 및 신호출력채널의 입/출력부를 제어하기 위한 클록신호들을 별도로 새롭게 생성하지 않고, 신호전달채널의 입력부를 제어하기 위한 클록신호를 재사용하도록 함으로써, 스위칭 회로를 획기적으로 간소화시켜 준다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
또한, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도3은 본 발명의 일 실시예에 따른 2차의 싱크 데시메이션 필터를 개념적으로 설명하기 위한 블록 다이어그램으로, 이는 유한 임펄스응답(Finite Impulse Response, FIR) 필터를 위한 구성이다.
도3를 참조하면, 본 발명의 일 실시예에 따른 입력 신호를 서로 상이한 샘플링 주기만큼 지연시키고 서로 상이한 웨이트(weight)를 부여하여 다수의 지연 신호를 생성하여 출력하는 신호전달부(310)와, 상기 신호전달부로부터 출력되는 다수의 지연 신호를 가산하여 결과를 출력하는 가산부(320)를 포함하며, 신호전달부(310)는 입력 노드(In)에 대해 직렬 연결된 제1 내지 제5 지연소자(301~305), 다수개의 지연소자(301~305) 각각에 연결되는 제1 내지 제5 승산기(311~315)를 포함하고, 가산부(320)는 제1 내지 제5 승산기(311~315)에 공통 연결되는 가산기(320)를 포함하 여 이루어진다.
본 발명의 2차의 싱크 데시메이션 필터에는 연속 시간 신호를 샘플링 주기T(=1/fs)로 표본화한 이산 시간 신호(discrete-time signal)가 입력 노드(In)로 입력되며, 샘플링 주기(T)는 2차의 싱크 데시메이션 필터가 원하는 주파수 특성을 가지도록 가변시킬 수 있다.
상기 제1 내지 제5 지연소자(301~305) 각각은 이산 신호 신호를 샘플링 주기T만큼 지연시켜, 1 내지 5배의 샘플링 주기T만큼 지연된 제1 내지 제5 지연 신호를 생성한다.
상기 제1 승산기(311)는 제1 지연소자(301)에 의해 입력 노드(In)로 입력된 이산 시간 신호에 비해 1 샘플링 주기(T)만큼 지연된 제1 지연신호에 1/3을 곱하여 출력한다.
상기 제2 승산기(312)는 제2 지연소자(302)에 의해 입력 노드(In)로 입력된 이산 시간 신호에 비해 2 샘플링 주기(2T)만큼 지연된 제2 지연신호에 2/3을 곱하여 출력한다.
상기 제3 승산기(313)는 제3 지연소자(303)에 의해 입력 노드(In)로 입력된 이산 시간 신호에 비해 3 샘플링 주기(3T)만큼 지연된 제3 지연신호에 3/3을 곱하여 출력한다.
상기 제4 승산기(314)는 제4 지연소자(304)에 의해 입력 노드(In)로 입력된 이산 시간 신호에 비해 4 샘플링 주기(4T)만큼 지연된 제4 지연신호에 2/3을 곱하여 출력한다.
상기 제5 승산기(315)는 제5 지연소자(305)에 의해 입력 노드(In)로 입력된 이산 시간 신호에 비해 5 샘플링 주기(5T)만큼 지연된 제5 지연신호에 1/3을 곱하여 출력한다.
상기 가산기(320)는 제1 내지 제5 승산기(311~315)의 출력을 가산하여, 출력 노드(Out)로 출력한다.
따라서, 도3와 같이 구성되는 2차의 싱크 데시메이션 필터는 이하의 수학식으로 표현되는 전달함수를 가진다.
Figure 112009077904099-pat00004
상기 Z-1은 1 샘플링 주기만큼의 신호 지연을, 상기 Z-2은 2 샘플링 주기만큼의 신호 지연을, 상기 Z-3은 3 샘플링 주기만큼의 신호 지연을, 상기 Z-4는 4 샘플링 주기만큼의 신호 지연을, 상기 Z-5은 5 샘플링 주기만큼의 신호 지연을 각각 의미한다.
이와 같이 본 발명의 2차의 싱크 데시메이션 필터는 각 항별로 웨이트(weight)가 상이하게 부여되는 전달함수를 가져, 데시메이션 필터링 기능이 2차의 싱크 필터 회로 구조로 구현되도록 한다. 그리고 이에 따라 도4에 도시된 바와 같이 샘플링 주파수의 정수배 지점에 생성되는 널(Null)의 깊이와 폭 특성이 종래의 1차 데시메이션 필터에 비해 대폭 개선된다.
즉, 도4에 도시된 바와 같이 종래의 1차 데시메이션 필터는 수학식 1 또는 2와 같은 전달함수에 의해 널(Null)의 깊이가 DC를 기준으로 -40~-50 dB 정도에서 형성되어 상대적으로 좁은 폭 특성을 가지는 데 반해, 본 발명의 2차의 싱크 데시메이션 필터는 수학식 3과 같은 전달함수에 의해 널(Null)의 깊이가 DC를 기준으로 -90 dB 정도에서 형성되어 종래의 경우에 비해 깊고 넓은 널(Null) 특성을 가지게 된다.
도3의 2차의 싱크 데시메이션 필터를 스위치와 캐패시터로 이루어진 실제의 회로로 구현하는 경우, 도5와 같은 회로 구성을 가질 수 있다.
도5에 도시된 바와 같이, 본 발명의 2차의 싱크 데시메이션 필터는 입력 노드 A와 중간 노드 B사이에 병렬 연결된 6개의 신호전달채널(511~516)과 중간 노드 B와 출력 노드 C 사이에 연결된 2개의 신호출력채널(521, 522)를 포함하며, 6개의 신호전달채널(511~516) 및 2개의 신호출력채널(521, 522)은 도3의 2차의 싱크 데시메이션 필터의 신호 전달부 및 가산부를 구현할 수 있다. 이때, 상기 입력 노드 A에는 트랜스컨덕터(gm)로부터 나오는 전류신호를 샘플링하여 발생된 이산 신호가 인가될 수 있다.
그리고 도5와 같이 구현된 2차 데시메이션 회로는 도6와 같은 신호 타이밍을 가지는 클록신호들을 인가받아 동작될 수 있다.
2차 데시메이션 회로는 도6에 도시된 바와 같이 제1리셋신호(R0), 제1입력제어신호(pi0), 제2리셋신호(R1), 제2입력제어신호(pi1), 제3리셋신호(R2), 제3입력제어신호(pi2), 제4리셋신호(R3), 제4입력제어신호(pi3), 제5리셋신호(R4), 제5입 력제어신호(pi4), 제6리셋신호(R5), 제6입력제어신호(pi5) 순으로 턴온(turn on)되는 신호들을 제어신호로 입력받아 동작된다.
그리고 상기 제5입력제어신호(pi4)는 제1 및 제4 출력제어신호(psi1, kapa2)로 재사용되고, 상기 제2입력제어신호(pi1)는 제2 및 제3 출력제어신호(psi2, kapa1)로 재사용되고, 제5리셋신호(R4)는 제7리셋신호(Rpsi1)로 재사용되고, 제2리셋신호(R1)는 제8리셋신호(Rpsi2)로 재사용된다. 이때, 인접한 클록신호 psi의 상승에지 사이의 구간은 샘플링 주기 T(=1/fs)에 해당한다.
이와 같이 본 발명에서는 신호전달채널(511~516)의 입력부를 제어하기 위한 클록신호들 중 일부를 신호전달채널(511~516)의 출력부 및 신호출력채널(521,522)의 입/출력부를 제어하기 위한 클록신호로 재사용함으로써, 신호전달채널(511~516)의 출력부 및 신호출력채널(521,522)의 입/출력부를 제어하기 위한 클록신호를 별도로 새롭게 생성할 필요가 없다. 그 결과, 본 발명은 클록 신호들을 생성하기 위한 스위칭 회로를 대폭 간소화시켜 줌을 알 수 있다.
계속하여 도5를 참조하면, 6개의 신호전달채널(511~516) 각각은 상기 이산 신호가 채널순으로 순차적으로 샘플링되도록 하는 3개의 입력 스위치((S1e,S1f,S1g)~(S6e,S6f,S6g))와, 샘플링된 전하 신호를 축적하기 위한 3개의 캐패시터((C1a,C1b,C1c)~(C6a,C6b,C6c))와, 상기 3개의 캐패시터((C1a,C1b,C1c)~(C6a,C6b,C6c))를 채널순으로 순차적으로 리셋되도록 하는 3개의 리셋 스위치((S1a,S1b,S1c)~(S6a,S6b,S6c))와, 상기 3개의 캐패시터((C1a,C1b,C1c)~(C6a,C6b,C6c))에 축적된 전하를 선택적으로 출력하도록 하는 3개의 출력 스위치((S1h,S1i,S1j)~(S6h,S6i,S6j))를 포함하도록 구성된다.
상기 제1 신호전달채널(511)은 제1리셋신호(R0), 제1입력제어신호(pi0)에 따라 3개의 제1 캐패시터들(C1a,C1b,C1c)을 리셋하고 충전시킨 후, 제1출력제어신호(psi1)에 따라 제1 캐패시터들 중 2개(C1b,C1c)에 충전된 전하를 출력하거나 제2출력제어신호(psi2)에 따라 제1 캐패시터들 중 1개(C1a)에 충전된 전하를 출력한다.
상기 제2 신호전달채널(512)은 제2리셋신호(R1), 제2입력제어신호(pi1)에 따라 3개의 제2 캐패시터들(C2a,C2b,C2c)을 리셋하고 충전시킨 후, 제1출력제어신호(psi1)에 따라 제2 캐패시터 모두(C2a,C2b,C2c)에 충전된 전하를 출력한다.
상기 제3 신호전달채널(513)은 제3리셋신호(R2), 제3입력제어신호(pi2)에 따라 3개의 제3 캐패시터들(C3a,C3b,C3c)을 리셋하고 충전시킨 후, 제1출력제어신호(psi1)에 따라 제3 캐패시터들 중 2개(C3a,C3b)에 충전된 전하를 출력하거나 제2출력제어신호(psi2)에 따라 제3 캐패시터들 중 1개(C3c)에 충전된 전하를 출력한다.
상기 제4 신호전달채널(514)은 제4리셋신호(R3), 제4입력제어신호(pi3)에 따라 3개의 제4 캐패시터들(C4a,C4b,C4c)을 리셋하고 충전시킨 후, 제1출력제어신호(psi1)에 따라 제4 캐패시터들 중 1개(C4a)에 충전된 전하를 출력하거나 제2출력 제어신호(psi2)에 따라 제4 캐패시터들 중 2개(C4b,C4c)에 충전된 전하를 출력한다.
상기 제 5신호전달채널(515)은 제5리셋신호(R4), 제5입력제어신호(pi4)에 따라 3개의 제5 캐패시터들(C5a,C5b,C5c)을 리셋하고 충전시킨 후, 제2출력제어신호(psi2)에 따라 제5 캐패시터들 모두(C5a,C5b,C5c)에 충전된 전하를 출력한다.
상기 제6 신호전달채널(516)은 제6리셋신호(R5), 제6입력제어신호(pi5)에 따라 3개의 제6캐패시터들(C6a,C6b,C6c)을 리셋하고 충전시킨 후, 제1출력제어신호(psi1)에 따라 제6캐패시터들 중 1개(C6c)에 충전된 전하를 출력하거나 제2출력제어신호(psi2)에 따라 제6캐패시터들 중 2개(C6a,C6b)에 충전된 전하를 출력한다.
그리고 두 개의 신호출력채널(521, 522) 각각은 제1출력제어신호(psi1)가 턴온(turn on)될 때, 1샘플링 주기 이전에 제4입력제어신호(pi3)에 따라 충전된 3개의 제4 캐패시터들중에서 1개(C4a)에 충전된 전하 및 2샘플링 주기 이전에 제3입력제어신호(pi2)에 따라 충전된 3개의 제3 캐패시터들중에서 2개(C3a,C3b)에 충전된 전하 및 3샘플링 주기 이전에 제2입력제어신호(pi1)에 따라 충전된 3개의 제2 캐패시터들 모두에 충전된 전하 및 4샘플링 주기 이전에 제1입력제어신호(pi0)에 따라 충전된 3개의 제1 캐패시터들중에서 2개(C1b,C1c)에 충전된 전하 및 5 샘플링 주기 이전에 제6입력제어신호(pi5)에 따라 충전된 3개의 제4 캐패시터들중에서 1개(C6c)에 충전된 전하를 끌어모으기 위한 제7 캐패시터(C7a)와; 제2출력제어신호(psi2)가 턴온(turn on)될 때, 1샘플링 주기 이전에 제1입력제어신호(pi0)에 따라 충전된 3개의 제1 캐패시터들 중에서 1개(C1a)에 충전된 전하 및 2샘플링 주기 이전에 제6입력제어신호(pi5)에 따라 충전된 3개의 제6 캐패시터들 중에서 2개(C6a,C6b)에 충전된 전하 및 3샘플링 주기 이전에 제5입력제어신호(pi4)에 따라 충전된 3개의 제5 캐패시터들 모두에 충전된 전하 및 4샘플링 주기 이전에 제4입력제어신호(pi3)에 따라 충전된 3개의 제4 캐패시터들중에서 2개(C4b,C4c)에 충전된 전하 및 5 샘플링 주기 이전에 제3입력제어신호(pi2)에 따라 충전된 3개의 제3 캐패시터들중에서 1개(C3c)에 충전된 전하를 끌어모으기 위한 제7캐패시터(C7b); 그리고 상기 2개의 제7캐패시터(C7a, C7b) 각각에 축적된 전하를 리셋하고, 이어서 이 전하들 각각을 제3출력제어신호(kapa1) 및 제4출력제어신호(kapa2)에 따라 번갈아가며 노드 C로 출력시키기 위한 2개의 리셋 스위치(S7a,S7b) 및 2개의 출력 스위치(S7c,S7d)를 포함하도록 구성된다.
계속하여 도5 및 도6을 참조하여 본 발명의 일 실시예에 따른 2차의 싱크 데시메이션 필터의 동작원리에 대하여 설명하면 다음과 같다. 동작원리에 대한 설명은 제7캐패시터(C7a, C7b) 각각이 4개의 출력제어신호에 따라 어떻게 전하들을 충전하고 방전하는지에 대한 기술로 이루어진다.
먼저, 제7캐패시터(C7a )의 충전 및 방전 동작에 대하여 기술한다. 설명의 편의를 위해 특정한 채널 1개(채널 4)의 커패시터 C4a, C4b, C4c에 주목하여 설명한다.
먼저, 제4리셋신호(R3)가 하이(High)가 되면, 제4 신호전달채널(514)의 리셋 스위치(S4a,S4b,S4c)는 모두 온(On)되어 캐패시터(C4a, C4b, C4c)를 접지시킨다. 이에 따라 캐패시터(C4a, C4b, C4c)내에 축적되어 있던 전하가 모두 방전되어 캐패시터(C4a, C4b, C4c)는 리셋(reset)된다.
이어서 제4입력제어신호(pi3)가 하이(High)가 되면, 제4 신호전달채널(514)의 리셋 스위치(S4a,S4b,S4c)는 다시 오프(Off)되고, 입력 스위치(S4e,S4f,S4g)가 모두 온(On)되어 캐패시터(C4a, C4b, C4c)는 입력 노드 A에 인가되는 신호를 충전하기 시작한다.
이어서 제5리셋신호(R4=Rpsi1)가 하이(High)가 되면, 제4 신호전달채널(514)의 입력 스위치(S4e,S4f,S4g)는 다시 오프되고 신호출력채널(521)의 리셋 스위치(S7a)가 온 되어, 캐패시터(C7a)가 리셋(reset)된다.
이러한 상태에서, 제1출력제어신호(psi1)(=제5입력제어신호(pi4))가 하이(High)가 되면, 제4 신호전달채널(514)의 출력 스위치 중 한 개(S4h)가 온 되어 캐패시터(C4a)에 축적된 전하를 중간 노드 B로 내보내고, 제1신호출력채널(521)의 입력 스위치(S7e)는 온 되어 제7캐패시터(C7a)는 중간 노드 B에 인가된 신호를 충전하기 시작한다.
또한 제1출력제어신호(psi1)(=제5입력제어신호(pi4))가 하이(High)가 되면, 제3 신호전달채널(513)의 출력 스위치 중 두 개 (S3h,S3i), 제2 신호전달채널(512)의 출력 스위치 모두(S2h,S2i,S2j), 제1 신호전달채널(511)의 출력 스위치 중 두 개 (S1i,S1j), 제6 신호전달채널(516)의 출력 스위치 중 한 개 (S6j)도 동시에 온 된다. 따라서 제3 신호전달채널(513)의 캐패시터(C3a, C3b), 제2 신호전달채널(512)의 캐패시터(C2a, C2b, C2c), 제1 신호전달채널(511)의 캐패시터(C1b, C1c), 제6 신호전달채널(516)의 캐패시터(C6c)내에 축적되어 있던 전하도 중간 노드 B로 내보내게 된다.
여기에서, 캐패시터(C4a)에 축적되어 있던 전하는 제4입력제어신호(pi3) 즉, 제5입력제어신호(pi4)보다 1 샘플링 주기 이전의 클록신호가 하이로 될 때 축적되었던 전하이며, 캐패시터(C3a, C3b)에 축적되어 있던 전하는 제3입력제어신호(pi2) 즉, 제5입력제어신호(pi4)보다 2 샘플링 주기 이전의 클록신호가 하이로 될 때 축적되었던 전하이며, 캐패시터(C2a, C2b, C2c)에 축적되어 있던 전하는 제2입력제어신호(pi1) 즉, 제5입력제어신호(pi4)보다 3 샘플링 주기 이전의 클록신호가 하이로 될 때 축적되었던 전하이며, 캐패시터(C1b, C1c)에 축적되어 있던 전하는 제1입력제어신호(pi0) 즉, 제5입력제어신호(pi4)보다 4 샘플링 주기 이전의 클록신호가 하이 로 될 때 축적되었던 전하이며, 캐패시터(C6c)내에 축적되어 있던 전하는 제6입력제어신호(pi5) 즉, 제5입력제어신호(pi4)보다 5 샘플링 주기 이전의 클록신호가 하이로 될 때 축적되었던 전하이다.
그러면 제7캐패시터(C7a)는 1 샘플링 주기 이전에 축적된 1개의 전하, 2 샘플링 주기 이전에 축적된 2개의 전하, 3 샘플링 주기 이전에 축적된 3개의 전하, 4 샘플링 주기 이전에 축적된 2개의 전하, 5 샘플링 주기 이전에 축적된 1개의 전하를 입력받아 충전해 두었다가, 이를 차후에 제3출력제어신호(kapa1)(=제2입력제어신호(pi1))가 하이(High)가 될 때에 출력 노드 C로 출력해준다.
따라서, 도5와 같이 구현되는 데시메이션 필터의 제1출력제어신호(psi1)에따른 거동은
Figure 112009077904099-pat00005
로 표현되는 전달 함수를 가지게 된다. 즉, 수학식3의 전달함수는 도3의 블록 다이어그램으로 표현되고, 도3의 블록 다이어그램은 도5의 회로로 구현될 수 있음을 알 수 있다.
상기의 설명은 특정한 신호전달채널(즉, 제4 신호전달채널(514))에 대해서 적용되는 것이지만, 나머지 5개의 신호전달채널에 대해서도 각 샘플링 주기에 상기한 바와 동일한 방식으로 전하의 충전과 방전 동작이 반복적으로 수행된다.
이어서, 제7캐패시터(C7b )의 충전 및 방전 동작에 대하여 기술한다. 설명의 편의를 위해 특정한 채널 1개(채널 1)의 커패시터 C1a , C1b , C1c에 주목하여 설명한다.
먼저, 제1리셋신호(R0)가 하이(High)가 되면, 제1 신호전달채널(511)의 리셋 스위치(S1a,S1b,S1c)는 모두 온(On)되어 캐패시터(C1a, C1b, C1c)를 접지시킨다. 이에 따라 캐패시터(C1a, C1b, C1c)내에 축적되어 있던 전하가 모두 방전되어 캐패시터(C1a, C1b, C1c)는 리셋(reset)된다.
이어서 제1입력제어신호(pi0)가 하이(High)가 되면, 제1 신호전달채널(511)의 리셋 스위치(S1a,S1b,S1c)는 다시 오프(Off)되고, 입력 스위치(S1e,S1f,S1g)가 모두 온(On)되어 캐패시터(C1a, C1b, C1c)는 입력 노드 A에 인가되는 신호를 충전하기 시작한다.
이어서 제2리셋신호(R1=Rpsi2)가 하이(High)가 되면, 제1 신호전달채널(511)의 입력 스위치(S1e,S1f,S1g)는 다시 오프되고 신호출력채널(522)의 리셋 스위치(S7b)가 온 되어, 캐패시터(C7b)가 리셋(reset)된다.
이러한 상태에서, 제2출력제어신호(psi2)(=제2입력제어신호(pi1))가 하이(High)가 되면, 제1 신호전달채널(511)의 출력 스위치 중 한 개(S1h)가 온 되어 캐패시터(C1a)에 축적된 전하를 중간 노드 B로 내보내고, 제2신호출력채널(522)의 입력 스위치(S7f)는 온 되어 제7캐패시터(C7b)는 중간 노드 B에 인가된 신호를 충전하기 시작한다.
또한 제2출력제어신호(psi2)(=제2입력제어신호(pi1))가 되면, 제6 신호전달채널(516)의 출력 스위치 중 두 개 (S6h,S6i), 제5 신호전달채널(515)의 출력 스위치 모두(S5h,S5i,S5j), 제4 신호전달채널(514)의 출력 스위치 중 두 개 (S4i,S4j), 제3 신호전달채널(513)의 출력 스위치 중 한 개 (S3j)도 동시에 온 된다. 따라서 제6 신호전달채널(516)의 캐패시터(C6a, C6b), 제5 신호전달채널(515)의 캐패시터(C5a, C5b, C5c), 제4 신호전달채널(514)의 캐패시터(C4b, C4c), 제3 신호전달채널(513)의 캐패시터(C3c)내에 축적되어 있던 전하도 중간 노드 B로 내보내게 된다.
여기에서, 캐패시터(C 1a )에 축적되어 있던 전하는 제1입력제어신호(pi0) 즉, 제2입력제어신호(pi1)보다 1 샘플링 주기 이전의 클록신호가 하이로 될 때 축적되었던 전하이며, 캐패시터(C6a, C6b)에 축적되어 있던 전하는 제6입력제어신호(pi5) 즉, 제2입력제어신호(pi1)보다 2 샘플링 주기 이전의 클록신호가 하이로 될 때 축적되었던 전하이며, 캐패시터(C5a, C5b, C5c)에 축적되어 있던 전하는 제5입력제어신호(pi14) 즉, 제2입력제어신호(pi1)보다 3 샘플링 주기 이전의 클록신호가 하이로 될 때 축적되었던 전하이며, 캐패시터(C4b, C4c)에 축적되어 있던 전하는 제4입력제어신호(pi3) 즉, 제2입력제어신호(pi1)보다 4 샘플링 주기 이전의 클록신호가 하이로 될 때 축적되었던 전하이며, 캐패시터(C3c)내에 축적되어 있던 전하는 제3입력제어신호(pi2) 즉, 제2입력제어신호(pi1)보다 5 샘플링 주기 이전의 클록신호가 하이로 될 때 축적되었던 전하이다.
그러면 제7캐패시터(C7b)는 1 샘플링 주기 이전에 축적된 1개의 전하, 2 샘플링 주기 이전에 축적된 2개의 전하, 3 샘플링 주기 이전에 축적된 3개의 전하, 4 샘플링 주기 이전에 축적된 2개의 전하, 5 샘플링 주기 이전에 축적된 1개의 전하를 입력받아 충전해 두었다가, 이를 차후에 제4출력제어신호(kapa2)(=제5입력제어신호(pi4))가 하이(High)가 될 때에 출력 노드 C로 출력해준다.
따라서, 도5와 같이 구현되는 데시메이션 필터 필터의 제2출력제어신호(psi2)에 따른 거동은
Figure 112009077904099-pat00006
로 표현되는 전달 함수를 가지게 된다. 즉, 수학식3의 전달함수는 도3의 블록 다이어그램으로 표현되고, 도3의 블록 다이어그램은 도5의 회로로 구현될 수 있음을 알 수 있다.
상기의 설명은 특정한 신호전달채널(즉, 제1 신호전달채널(511))에 대해서 적용되는 것이지만, 나머지 5개의 신호전달채널에 대해서도 각 샘플링 주기에 상기한 바와 동일한 방식으로 전하의 충전과 방전 동작이 반복적으로 수행된다.
도7은 본 발명의 일 실시예에 따른 데시메이션 필터의 주파수 특성을 시뮬레이션한 결과를 도시한 도면으로, 이때의 샘플링 주파수는 임의로 fs = 18MHz로 설정하였다. 도7을 참조하면, 도4의 경우와 동일하게 f/fs가 m/3 (m은 자연수)이 되는 지점에서 원하는 널(Null)이 형성되는 것을 확인할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 당업자에게 있어 명백할 것이다.
도1은 종래의 기술에 따른 전하영역 필터이다.
도2a 내지 도2c는 도1의 전하영역 필터에 입력되는 클록신호의 파형들을 보여주고 있다.
도3은 본 발명의 일실시예에 따른 2차의 싱크 데시메이션 필터를 개념적으로 설명하기 위한 블록 다이어그램이다.
도4는 종래의 기술에 따른 데시메이션 필터와 본 발명의 일실시예에 따른 2차의 싱크 데시메이션 필터의 주파수 응답 특성을 비교하기 위한 도면이다.
도5는 본 발명의 일실시예에 따른 2차의 싱크 데시메이션 필터의 회로도이다. 도6은 본 발명의 일실시예에 따른 2차의 싱크 데시메이션 필터에 입력되는 클록신호들의 신호 타이밍도이다.
도7은 본 발명의 실시예에 따른 2차의 싱크 데시메이션 필터의 주파수 특성을 시뮬레이션한 결과를 도시한 도면이다.

Claims (7)

  1. 입력 신호를 서로 상이한 샘플링 주기만큼 지연시키고 서로 상이한 웨이트(weight)를 부여하여 다수의 지연 신호를 생성하여 출력하는 신호전달부; 및
    상기 신호전달부로부터 출력되는 다수의 지연 신호를 가산하여 결과를 출력하는 가산부를 포함하고,
    상기 신호 전달부는
    상기 입력 신호를 1 내지 5 샘플링 주기만큼 지연된 제1 내지 제5 지연 신호를 생성하여 출력하는 제1 내지 제5 지연소자;
    상기 입력신호에 비해 1 샘플링 주기만큼 지연된 제1 지연신호에 1/3을 곱하여 출력하는 제1 승산기;
    상기 입력신호에 비해 2 샘플링 주기만큼 지연된 제2 지연신호에 2/3을 곱하여 출력하는 제2 승산기;
    상기 입력신호에 비해 3 샘플링 주기만큼 지연된 제3 지연신호에 3/3을 곱하여 출력하는 제3 승산기;
    상기 입력신호에 비해 4 샘플링 주기만큼 지연된 제4 지연신호에 2/3을 곱하여 출력하는 제4 승산기; 및
    상기 입력신호에 비해 5 샘플링 주기만큼 지연된 제5 지연신호에 1/3을 곱하여 출력하는 제5 승산기를 포함하는 2차의 싱크 데시메이션 필터.
  2. 삭제
  3. 입력 신호를 서로 상이한 샘플링 주기만큼 지연시키고 서로 상이한 웨이트(weight)를 부여하여 다수의 지연 신호를 생성하여 출력하는 신호전달부; 및
    상기 신호전달부로부터 출력되는 다수의 지연 신호를 가산하여 결과를 출력하는 가산부를 포함하고,
    상기 신호 전달부 및 가산부는
    제1리셋신호, 제1입력제어신호에 따라 3개의 제1 캐패시터들을 리셋하고 충전시킨 후, 제1출력제어신호에 따라 상기 제1 캐패시터들 중 2개에 충전된 전하를 출력하거나 제2출력제어신호에 따라 상기 제1 캐패시터들 중 1개에 충전된 전하를 출력하는 제1 신호전달채널;
    제2리셋신호, 제2입력제어신호에 따라 3개의 제2 캐패시터들을 리셋하고 충전시킨 후, 제1출력제어신호에 따라 상기 제2 캐패시터 모두에 충전된 전하를 출력하는 제2 신호전달채널;
    제3리셋신호, 제3입력제어신호에 따라 3개의 제3 캐패시터들을 리셋하고 충전시킨 후, 제1출력제어신호에 따라 상기 제3 캐패시터들 중 2개에 충전된 전하를 출력하거나 제2출력제어신호에 따라 상기 제3 캐패시터들 중 1개에 충전된 전하를 출력하는 제3 신호전달채널;
    제4리셋신호, 제4입력제어신호에 따라 3개의 제4 캐패시터들을 리셋하고 충전시킨 후, 제1출력제어신호에 따라 상기 제4 캐패시터들 중 1개에 충전된 전하를 출력하거나 제2출력제어신호에 따라 상기 제4 캐패시터들 중 2개에 충전된 전하를 출력하는 제4 신호전달채널;
    제5리셋신호, 제5입력제어신호에 따라 3개의 제5 캐패시터들을 리셋하고 충전시킨 후, 제2출력제어신호에 따라 상기 제5 캐패시터들 모두에 충전된 전하를 출력하는 제5 신호전달채널; 및
    제6리셋신호, 제6입력제어신호에 따라 3개의 제6캐패시터들을 리셋하고 충전시킨 후, 제1출력제어신호에 따라 상기 제6캐패시터들 중 1개에 충전된 전하를 출력하거나 제2출력제어신호에 따라 상기 제6캐패시터들 중 2개에 충전된 전하를 출력하는 제6 신호전달채널로 구현되는 것을 특징으로 하는 2차의 싱크 데시메이션 필터.
  4. 제3항에 있어서,
    상기 제1리셋신호, 상기 제1입력제어신호, 상기 제2리셋신호, 상기 제2입력제어신호, 상기 제3리셋신호, 상기 제3입력제어신호, 상기 제4리셋신호, 상기 제4입력제어신호, 상기 제5리셋신호, 상기 제5입력제어신호, 상기 제6리셋신호, 상기 제6입력제어신호 순으로 턴온되는 신호들을 입력받으며, 상기 제5입력제어신호는 상기 제1출력제어신호로 재사용하고, 상기 제2입력제어신호는 상기 제2출력제어신호로 재사용하는 것을 특징으로 하는 2차의 싱크 데시메이션 필터.
  5. 제4항에 있어서,
    제7리셋신호, 제1출력제어신호에 따라 제7 캐패시터를 리셋하고 충전시킨 후, 제3출력제어신호에 따라 제7 캐패시터에 충전된 전하를 출력하는 제1 신호출력채널; 및
    제8리셋신호, 제2출력제어신호에 따라 제8 캐패시터를 리셋하고 충전시킨 후, 제4출력제어신호에 따라 제8 캐패시터에 충전된 전하를 출력하는 제2 신호출력채널을 더 포함하는 것을 특징으로 하는 2차의 싱크 데시메이션 필터.
  6. 제5항에 있어서,
    상기 제5리셋신호는 상기 제7리셋신호로 재사용하고, 상기 제2리셋신호는 상기 제8리셋신호로 재사용하고, 상기 제2입력제어신호는 상기 제3출력제어신호로 재사용하고, 상기 제5입력제어신호는 상기 제4출력제어신호로 재사용하는 것을 특징으로 하는 2차의 싱크 데시메이션 필터.
  7. 입력 신호를 서로 상이한 샘플링 주기만큼 지연시키고 서로 상이한 웨이트(weight)를 부여하여 다수의 지연 신호를 생성하여 출력하는 신호전달부; 및
    상기 신호전달부로부터 출력되는 다수의 지연 신호를 가산하여 결과를 출력하는 가산부를 포함하고,
    이하의 수학식으로 표현되는 전달 함수를 가지는 것을 특징으로 하는 2차의 싱크 데시메이션 필터,
    Figure 112013025440373-pat00007
    상기 Z-1은 1 샘플링 주기만큼의 신호 지연, Z-2은 2 샘플링 주기만큼의 신호 지연, Z-3은 3 샘플링 주기만큼의 신호 지연, Z-4는 1 샘플링 주기만큼의 신호 지연, Z-5은 5 샘플링 주기만큼의 신호 지연을 각각 의미함.
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