KR100377501B1 - 선택가능한데시메이션비율을갖는데시메이션필터 - Google Patents

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Abstract

외부로부터 구해진 소정의 레이트를 갖는 양자화된 전기 신호들의 스트림을 필터링하는 데시메이션 필터는 외부로부터 구해진 데시메이션 비율 선택 신호들의 세트에 응답하여 정규화된 개별적인 계수 신호를 복수의 출력 포트들 각각에 제공하는 계수 발생기를 포함한다. 누산기는 계수 발생기에 접속되어 계수 발생기에서 발생된 각각의 정규화된 계수 신호들을 수신한다. 상기 누산기는 양자화된 전기 신호들의 스트림을 수신하여 수신된 각각의 정규화된 계수 신호들로 마스킹하여 복수의 누산기 출력 신호들을 생성한다. 오버플로 검출기는 누산기에 접속되어 누산기 내의 오버플로 상태를 검출하고 보정한다.

Description

선택가능한 데시메이션 비율을 갖는 데시메이션 필터
본 발명은 데시메이션 필터에 관한 것으로, 특히 시그마-델타 변조기와 함께 사용하는 것 등의 데시메이션 필터에 관한 것이다.
전력의 측정, 계량 및 관리를 위한 고성능의 데이터 포착 분야에서는 몇가지 상층되는 목적들이 있다. 제1 목적은 높은 데이터 분해능(data resolution)이다.
종래의 디지털 신호 프로세서의 전력 상태와 결합하여 시그마-델타 변조기 등에 의한 고분해능 아날로그-디지털 변환 방법의 유효성은 현저한 수준의 정밀도를 달성하는 능력을 제공한다. 따라서 복잡한 신호 처리가 종래의 신호 처리 구조를 이용해서 정밀한 데이터에 대하여 실행될 수 있다. 그러나 제2 목적은 증가된 신호 처리 대역폭(signal processing bandwidth)이다. 이들 두 목적 사이에는 대역폭의 증가가 데이터 분해능을 희생시켜 통상 발생하는 고유의 상충이 있다. 그러나, 제 3 목적은 동작시 전력 소모가 적은 콤팩트한 전자 또는 집적 회로이다. 따라서 종래 전자 또는 집적 회로 소자의 크기 및 전력 요구를 가지면서 전력 측정, 계량 및 관리 시스템에 요망되고, 높은 데이터 분해능 요구와 큰 대역폭 요구를 균형잡는 능력을 갖는 데시메이션 필터가 필요하다.
데이터 액세스 속력을 향상시키고 필터 회로 복잡성을 최소화하기 위해 향상된 정규화(normalization) 또는 스케일링(scaling) 특성을 갖춘 데시메이션 필터를 제공하는 것이 더욱 요망되고 있다. 크리씨우나스(J. E. Krisciunas) 등에 의해 1993년 3월 3일에 출원되고 본 출원의 양수인에게 양도되고 명세서의 일부로서 참조된 미국 특허 출원 제08/025,456호는 소망하는 데시메이션 비율에 적당한 정규화를 제공하는 것이 효과적이더라도 필터 출력 신호에 있어 비교적 복잡한 동기 변환을 사용하는 기술을 설명한다. 상기 문헌에 기재된 기술은 부가적인 신호 처리를 위해 필터 출력 신호를 비동기적으로 판독하는데 일반적으로 적합하지 않은 병-직렬(parallel-to-serial)(PISO) 변환기 및/또는 탭 지연(tapped delay)을 사용한다. 본 발명의 다른 목적에 따르면 소정의 조건하에서 발생 가능한 오버플로 상태를 검출하고 정정하기 위해 데시메이션 필터에 오버플로 검출기를 사용한다. 크리씨우나스 등의 미국 특허 출원 제08/025,456호에 설명된 바와 같이, 오버플로 상태를 피하는 하나의 방법은 필터의 이상적인 응답(ideal response)을 수정하는 것이다. 일반적으로, 이러한 수정은 비교적 낮은 데시메이션 비율에서 실질적인 왜곡을 발생시킬 수 있는 데시메이션 필터 실현의 크기 응답(magnitude response)에 있어서 미소한 변경을 일으킨다. 따라서 크기 응답이 선택된 어떠한 데시메이션 비율에 대해서도 둔감한 데시메이션 필터를 제공할 필요가 있다.
일반적으로 본 발명은 외부에서 구해진 소정의 레이트를 갖는 양자화된 전기 신호의 적어도 하나의 스트림을 필터링하는 데시메이션 필터를 제공함으로써 상기 요구를 만족시킨다. 이 필터는 다수의 출력 포트들 중 각각의 하나에 있어서 개별적인 정규화된 계수 신호를 제공하도록 일련의 외부로부터 구해진 데시메이션 비율 선택 신호에 응답하는 계수 발생기를 포함한다. 발생된 각각의 정규화된 계수 신호를 수신하기 위해 계수 발생기에는 누산기가 결합된다. 누산기는 양자화된 전기 신호의 스트림을 수신하여 수신된 정규화된 계수 신호 각각으로 마스킹될 때 다수의 누산기 출력 신호를 발생한다. 누산기에서 발생하는 오버플로 상태를 검출하기 위해 누산기에는 오버플로 검출기가 결합된다.
본 발명에 따르면 외부로부터 구해진 이진 신호의 적어도 하나의 스트림을 데시메이션 필터링하는 방법은 일련의 외부로부터 구해진 데시메이션 비율 선택 신호에 응답하여 정규화된 계수 신호의 소정의 시퀀스를 발생하는 단계, 외부로부터 구해진 이진 신호의 스트림을 수신하는 단계, 정규화된 계수 신호의 소정의 시퀀스로 수신된 외부로부터 구해진 이진 신호의 스트림을 마스킹하는 단계 및 필터링된 신호를 제공하도록 마스킹된 신호를 누산하는 단계를 포함한다. 정규화된 계수 신호의 소정의 시퀀스를 발생하는 단계는 N개의 카운터 신호를 발생하는 단계 및 상기 발생된 N개의 카운터 출력 신호 각각을 사전에 시프트하여 영(zero)충전할 때 (N+S-1)개의 정규화된 신호를 발생하는 단계를 포함하며, 여기서 N은 2N이 데시메이션 필터의 상부 데시메이션 비율 경계를 구성하도록 선택된 소정의 정수이고, S는 2N-(S-1)이 데시메이션 필터의 하부 데시메이션 비율 경계를 구성하도록 선택되고 데시메이션 필터에 의해 제공된 선택가능한 데시메이션 비율의 갯수에 대응하여 N보다 작은 소정의 정수이다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 더욱 명확하게 될 것이다.
종래의 아날로그-디지털 변환은 오버샘플링된(oversampled) 아날로그-디지털 변환기를 사용하는 일이 많다. 시그마-델타 변조기를 사용하는 그러한 아날로그-디지털 변환기의 일례가 도 1에 도시되어 있다. 아날로그-디지털 변환기와 시그마-델타 변조기가 유용하다고 증명된 시스템은 1993년 1월 19일에 발행된 야싸(Yassa)등에 의한 미국 특허 제5,181,033호의 "델타 시그마 변조기의 출력 신호를 필터링하고 데시메이션하기 위한 디지털 필터", 1992년 6월 30일에 발행된 가베릭(Garverick)에 의한 미국 특허 제5,126,961호의 "시그마-델타 아날로그-디지털 변환기를 위한 다채널 데시메이션 필터", 1992년 7월 28일에 발행된 가베릭(Garverirk)에 의한 미국 특허 제5,134,578호의 "선택적으로 코딕(Cordic), 디비젼(Divlsion), 또는 스퀘어-루팅(Square-Rooting) 과정을 수행하는 디지털 신호 처리기", 1990년 8월 21일에 발행된 제이콥 등에 의한 미국 특허 제4,951,052호의 "오버샘플링된 아날로그-디지털 변환기의 분류(systematic) 오차의 수정" 및 1990년 1월 23일에 발행된 가베릭에 의한 미국 특허 제4,896,156호의 "평형 입력 신호가 필요없는 자동 입력 증폭기를 위한 교환 커패시턴스 결합 네트워크"에 기재되어 있고, 상기 특허 모두는 본 발명의 양수인에게 양도되고 본 명세서의 일부로서 참조되며, 상기 시스템은 또한 가베릭(S. L. Gaverick), 후지노(K. Fujino), 맥그라스(D. T. McGrath), 바어취(R. D. Baertsch) 등에 의해 1991년 12월호 IEEE Journal of Solid State Circuit, Vol. 26, No. 12, pp.2008-16에 "전력 계측을 위한 프로그램 가능한 혼합 신호 ASIC"과 맥그라스, 제이콥스(P. Jacops) 그리고 세일러(H. Sailer) 등에 의해 IEEE 1992 Custom Integrated Circuits Conference, pp. 19.4.1-19.4.2,에 "전력 관리를 위한 프로그램 가능한 혼합 신호 ASIC"에 기재되어 있고 상기의 문헌은 본 명세서의 일부로 참조된다.
아날로그-디지털 변환을 수행하는데 있어서 오버샘플링하는 기술이 자주 쓰인다. 상기 기술을 채용한 아날로그-디지털 변환기의 일례가 도 1 도시되어 있다.이 도면에서 변환기(700)는 변조기(710) 및 데시메이터(decimator)(720)를 포함한다. 변조기(710)는 나이키스트 이론에 의해 요구되는 것보다 큰 레이트로, 그의 입력 신호의 거친(coarse) 또는 저분해능 샘플을 발생한다. 이들 거친 샘플이 데시메이터(720)에 의해 순차로 저역 필터링되어 변조기 입력 신호의 나이키스트레이트 이상의 고분해능 샘플이 발생된다.
도시된 바와 같이, 변조기(710)는 출력이 Q-비트 아날로그-디지털 변환기(760)의 입력에 접속된 적분기(820)의 입력에 결합된 노드(810)로의 네가티브 피드백을 포함한다. 아날로그-디지털 변환기(760)의 출력은 출력이 노드(810)에 접속된 Q-비트 디지털-아날로그 변환기(800)에 접속되어 있다. 단자(790)에 인가된 아날로그 입력 신호는 단극 단투 스위치(single-pole single throw switch)로 도시된 바와 같이, 샘플링 장치(780)에 의해 나이키스트 레이트보다 더 높은 레이트 fds로 샘플링된다. 이들 샘플은 노드(810)에서 차분 신호(difference signal)를 이용하여, 디지털-아날로그 변환기(800)에 의해 제공된 입력 신호의 Q-비트 추정값과 비교된다. 노드(810)에서 발생한 차분 또는 에러 신호가 적분기(820)에 의해 적분된 후, Q-비트 아날로그-디지털 변환기(760)에 의해 양자화되어 디지털-아날로그 변환기(800) 및 데시메이터(720)의 입력 포트에 공급되는 단자(795)에서의 입력 신호의 Q-비트 추정값이 발생한다. 피드백과 에러-신호 적분의 조합은 양자화 잡음의 스펙트럼을 저역 필터링에 의해 보다 완전히 제거되도록 정형화(shaping)하는 역할을 한다. 잡음 정형의 효과는 피드백 루프 내의 적분기 수(즉 변조기의 차수)가 증가할 때 개선되지만 2보다 큰 차수의 변조기에서는 심각한 안정성 문제와 만나게 된다.
도 1에 도시된 바와 같이, 데시메이터는 노드 또는 단자(750)에서 이산 출력신호를 제공하기 위해 단극 단투 스위치로서 도시된 신호 샘플링 장치(740) 앞에 디지털 저역 필터(730)를 포함한다. 이러한 필터링 및 양자화에 의해 대부분의 양자화 잡음이 제거되어 높은 분해능의 출력 신호가 제공된다. 그러나 초기의 샘플링 레이트 fds보다 더 낮은 처리량(throughput)을 가짐으로써 분해능이 얻어질 수 있음을 알 수 있을 것이다. 변조기 변환 레이트에 대한 초기 샘플링 레이트의 비율은 전형적으로 변조기의 오버샘플링 비율 R이라고 한다. 리브너(D. B. Ribner)에 의해 1991년 2월호 IEEE Transactions on Circuits and Systems, Vol. 38, pp. 145-159에 실리고 본 명세서의 일부로 참조된 "고차의 오버샘플링된 S D 아날로그 -디지털 변환기에 대한 변조 네트워크의 비교"에 설명된 바와 같이, 그러한 아날로그-디지털 변환의 분해능(비트)은 다음의 식에 따라 양자화 비트의 갯수(Q) 오버샘플링 비율(R) 및 변조기의 차수(L)에 의해 좌우된다
상기 식은 변조기에 대한 선형 근사법에서 그리고 이상적인 저역 필터를 가정하여 얻어질 수 있다. 식[1]은 본질적으로 오버샘플링 비율(R)이 두배가 될 때마다 분해능이 L+1/2 만큼 향상되는 것을 보여준다.
식[1]은 다양한 오버샘플링 비율로 일차 변조기에 대해 값이 구해진다. 상기식[1]에 따르면 시그마-델타 변조기에 소정의 차수가 주어질 때 오버샘플링 비율이 높아질수록 대응하는 비트의 수가 커진다는 것을 알 수 있다. 일부 어플리케이션에 대해서는 1비트 양자화기(one-bit quantizer)를 사용하는 것이 바람직할 수 있다. 그러한 양자화기의 장점은 다비트 양자화기와 통상 연관된 고주파 왜곡 또는 다른 비선형성을 피할 수 있다는 것이다. 다비트 양자화기와는 대조적으로, 1비트 양자화기는 그의 출력 신호가 두개의 개별적인 값 중 하나를 취하기 때문에 본래 선형이고, 따라서 직선을 결정한다. 1비트 양자화기를 사용하는 시그마-델타 변조기는 캔디(J. C. Candi)에 의해 1974년 3월호 IEEE Transactions on Communications, COM-22(3), pp.298-305에 실리고 본 명세서의 일부로 참조된 "로버스트 아날로그-디지털 변환기를 얻기 위한 임계 사이클 진동의 사용"에 분석되어 있다. 다음의 식[2]는 τ가 사이클 주기를 표시할 경우 n번째 양자화된 신호 q(nτ)를 제공한다
에러(ε)의 첨가에 의해 표현되는 양자화는 입력 신호(x)와 상관 없는 것으로 간주된다. q(t)가 샘플링된 함수이기 때문에 그의 적분은 재배열되고, 샘플링 시간 사이클의 횟수(R)로 나누어진 합으로서 다음의 식[3]으로 표현된다
식[3]은 평균 양자화 에러가 "거친" 양자화기 에러보다 R배 작게 되는 것을 나타낸다. 따라서 충분히 큰 R로 반복된 피드백에 의해 높은 분해능을 획득할 수있다.
도 2는 본 발명에 따른 데시메이션 필터를 갖는 아날로그-디지털 변환기에 포함되기 위한 일차 시그마-델타 변조기의 일 실시예를 도시한 것이다. 도시된 바와 같이, 전기 전압 등의 입력 신호는 단자(980)에 제공되고 저항(960)에 의해 스케일링 또는 감쇠된다. 증폭기(940)는 네가티브 피드백 구성에 있어서 커패시터(950)가 있으므로 적분을 실행한다. 마찬가지로, 디지털 양자화는 증폭기(940)의 출력 신호를 아날로그 비교기(930)의 양 입력 단자에 결합함으로써 실행된다. 도 2에 도시된 바와 같이, 비교기(930)의 출력 신호가 플립플롭(910)에 의해 래치(latch)되고 저항(970)을 지나는 피드백에 의해 증폭기(940)에 공급되므로 디지털-아날로그 변환이 발생한다. 구체적으로, 1비트 아날로그-디지털 변환은 저항(970)을 지나 적분 증폭기(940)에 도달하는 피드백에 의해 발생한다. 저항(970)을 통한 상기 피드백은 도 1의 디지털-아날로그 변환기(800)를 통한 피드백과 동등한 것이다. 변조기의 노드(990)에서의 출력 신호는 도 3에 도시된 형상에 대응하는 스펙트럼 출력을 가지게 될 것이다. 비슷한 접근법이 본 명세서의 일부로 참조된 제이콥(P. L. Jacob)의 1988년 12월 렌슬라어 폴리테크닉 협회(Rensselaer Polytechnic Institute)의 석사 논문인 "7-채널 혼합 아날로그/디지털 신호 수신과 처리 아키텍처"에 설명된 것과 같이 사용되고 있다.
상술한 바와 같이 오버샘플링 변조기는 대부분의 잡음 에너지가 고주파에 할 당되도록 양자화 잡음의 스펙트럼을 정형화한다. 이것은 3차의 1비트 시그마 델타 변조기의 시뮬레이션된 양자화 잡음 스펙트럼 밀도의 플롯인 도 3에 도시되어 있으며, 1차 변조기는 정량적으로 이와 유사하다. 빈(bin) 수 16000으로 도시된 최고 주파수는 fds/2에 대응한다. 데시메이터가 fds/2R와 fds/2 사이의 양자화 잡음 에너지를 필터링하여 샘플링 레이트를 fds/R로 낮추므로, 파라미터 R을 조정함으로써 제어될 수 있는 샘플링 레이트와 분해능 사이에 트래드 오프(trade-off)가 존재한다.
데시메이션 필터의 일 실시예는 직사각형 윈도우 필터(rectangular window filter)이다. 이 종래 타입의 저역 필터는 단순함을 제공한다. 시간 도메인에서 실행된 직사각형 윈도우 필터링은 싱크(sinc) 함수의 주파수 응답을 갖는다. 지속기간 또는 길이(t)의 윈도우에 대하여, 본 발명의 설정상 sinc(x)를 [sin(πx)]/πx라 할 때 주파수 응답은 f=1/t 에서 최초의 제로(0)가 발생하는 sinc(ft)이다. 윈도우 길이 또는 지속기간(t)은 최초의 제로(0)가 변환 레이트 fds/R에서 발생하도록 선택된다. 따라서 t=R/fds이다. 이 필터는 바람직한 선형 위상 특성을 갖고 있다. 다채널 시스템의 여러 채널들은 동일한 선형 위상 데시메이션 필터를 통과 함으로써 관련 범위의 입력 주파수에 대하여 실질적으로 동일한 시간 지연을 실현한다.
직사각형 윈도우 데시메이션 필터의 단순성에도 불구하고, 고차의 필터링을 사용함으로써 주파수 도메인에서 "더욱 첨예한(sharper)" 컷오프(cutoff)가 얻어진다. 그러한 실시예 중 하나는 직사각형 윈도우에 비해 컷오프가 더 첨예해지고 스톱밴드 감쇠(stopband attenuation)가 증가된 소위 이중 보간 필터(double interpolation filter)라고 하는 것이다. 그러한 필터의 한 장점은 스톱밴드를 통과한 잡음 "누설"의 양을 저감하여 데시메이션 다음의 기저대역으로앨리어싱(aliasing)시키는 것이다. 이중 보간 필터의 한 실시예는 전술된 캔디(Candy)의 논문과 본 명세서의 일부로 참조된 캔디(J. C. Candi), 칭(Y. S. Ching) 및 알렉산더(D. S. Alexander)의 1976년 11월호 IEEE Communications Com. 24, pp. 1268-1275에 기재된 "시그마-델타 변조기로부터 13-비트 PCM을 얻기 위해 삼각으로 가중된(Triangulary weighted) 보간의 사용"에 설명된 것과 같이 sinc2의 주파수 응답을 가진 삼각 윈도우(triangular window)이다. 따라서 길이(t)의 필터에 대해 주파수 응답은 f=2/t에서 최초의 제로(0)가 되는 sinc2(fㆍt/2)이다. 데시메이션 주파수에서 최초로 제로(0)가 되는 것을 유지하기 위해 본 특정의 실시예에서 필터 길이가 두배가 된다는 것을 알 수 있다. 따라서 t=2R/fds는 변환 레이트 fds/R에 제로 주파수 응답을 둔다. 도 7은 이차 필터에 의해 보다 첨예한 컷오프와 향상된 스톱밴드 감쇠가 획득된다는 것을 보이기 위해, 길이 t=16의 1차 직사각형 필터와 길이 2t=32의 2차 삼각형 필터의 주파수 응답을 도시한 것이다.
도 4는 본 발명에 따른 선택 가능한 데시메이션 비율을 갖는 데시메이션 필터의 일 실시예를 도시한 것이다. 본 명세서에 사용되는 "데시메이션 비율"이라는 것은 데시메이션 필터에 의해 제공된 샘플링 레이트의 감소 또는 다운 변환 펙터(down conversion factor)를 의미한다. 특히, 계수 발생기(10)는 외부로부터 구해진 데시메이션 비율 선택 신호의 세트(M)에 응답하여 다수의 출력 포트 각각에서 정규화된 개별적인 계수 신호를 공급하도록 설계된다. 다비트 누산기(100)는 정규화된 계수 신호를 수신하기 위해 발생기(10)에 결합되어 있다. 누산기(100)는 예를 들면, 변조기(710)로부터 양자화 또는 이진 신호의 스트림을 수신한다(도 1). 선택된 데시메이션 비율에 따라, 필터의 출력 신호가 동일한 변조기 입력 신호에 대해서 이진수 곱(binary multiple)으로 제공되므로, 즉 어떤 주어진 선택된 데시메이션 비율에 대한 적합한 정규화가 없으면, 사용자가 데시메이션 필터에 의해 발생된 필터링된 신호에 대한 정확한 값을 적절히 해석할 수 없으므로, 정규화가 바람직하다. 크리씨우나스(J. E. Krisciunas) 등에 의해 1993년 3월 3일에 출원된 미국 특허 출원 제08/025,456호는 비록 소망하는 데시메이션 비율에 대해 적합한 정규화를 제공하는 데는 효과적이더라도, 누산기 출력 신호에 대해 다소 복잡한 동기 변환을 채용한 기술을 설명한다. 간단히 상기 문헌에 설명된 기술은 적어도 병직렬(PISO) 변환기 및/또는 적당한 탭 지연(tapped delay)을 사용한다. 일반적으로 상술한 기술은 어떤 부가적인 신호 처리를 위해 누산기 출력 신호의 비동기 판독(readout)에는 적용될 수 없다. 이후에 간단히 설명되는 바와 같이, 본 발명은 계수 발생기(10)에 가변 스케일링을 갖춘 계수 신호를 제공하는 기능을 제공하는 효과가 있다. 누산기에 공급된 계수 신호가 적절히 정규화되므로, 누산기 출력 신호는 상술한 동기 변환을 채용하는 일 없이 또 다른 처리에 사용될 준비가 되어 있다.
본 발명의 다른 장점에 따르면, 오버플로 검출기(200)는 소정의 조건하에 누산기에서 일어날 수 있는 오버플로 상태를 검출하여 정정하기 위해 누산기(100)에 결합되어 있다. 이 오버플로 상태는 변조기의 출력 신호가 풀 스케일(full scale)일 때마다, 즉 소정의 삼각형 "윈도우"동안 변조기가 각각 "일(ONE)"의 이진값을 가진 양자화된 신호의 스트림을 공급할 때마다 발생하므로 변조기 출력 신호가 풀스케일일 때 누산기의 가산 또는 누산 용량이 초과된다. 크리씨우나스(J. E. Krisciunas)등의 미국 특허 출원 제08/025,456호에 기재된 바와 같이 오버플로 상태를 피하는 한 방법은 예를 들면, 삼각형 "윈도우"의 마지막 다음 계수를 누락시키는 것이 의해, 하나씩 삼각형 "윈도우" 카운트를 항상 줄여나가는 것이다. 이수정은 데시메이션 필터 실현의 크기 응답에 있어서 비교적 낮은 데시메이션 비율로 실질적인 왜곡을 도입할 수 있는 약간의 변경을 일으키는 결과를 가져온다. 오버플로 검출기(200) 때문에, 데시메이션 필터에 더이상 그의 삼각형 윈도우에 있어 상술한 수정이 인가되지 않으므로 선택된 데시메이션 비율에 상관없이, 크기 응답은 영향받지 않게 된다.
도 5에 도시한 바와 같이, 계수 발생기(10)는 예를 들면, 양자화된 전기 신호의 스트림의 도착 레이트의 소정의 배수에 실질적으로 대응하는 적당한 카운터 클럭 또는 제어 신호 CTRL에 응답하는 N 비트 "업" 카운터(20)를 포함한다. 카운터(20)는 개별 카운터 출력 신호를 제공하도록 각각 설계된 N개의 카운터 출력 포트를 구비한다. 문자 N은 2N이 데시메이션 필터의 상부 데시메이션 비율 경계를 이루도록 선택된 소정의 정수를 나타낸다.
도 5에 도시된 바와 같이 삼각형 "윈도우" 가중 또는 계수는 선택된 카운터 출력 신호가 적당한 인버터 제어 신호 UPDNB(도 10에 도시된 파형)에 응답하여 인버터 회로 (18)에 의해 반전된 후에 발생된다. 카운터 출력 신호의 반전은 삼각형 "윈도우"의 다운-램프(down-ramp)를 발생시키는 반면 반전되지 않은 카운터 출력신호는 적당한 캐리-인 신호(도시하지 않음)와 관련하여 삼각형 윈도우의 업-램프(up-ramp)를 발생시킨다. 계수 발생기의 이러한 특징은 도 8에 도시한 바와 같이, 삼각형 필터의 다운-램프가 업-램프의 단순 반전이라는 사실에 그 장점이 있다. 또 다른 실행은 그러한 삼각형 "윈도우" 계수를 편리하게 제공할 수 있고, 예컨대 적당한 "업/다운" 카운터는 "업" 카운터/인버터 구성을 대신하여 삼각형 "윈도우"를 발생하기 위해 사용될 수 있다.
인버터 출력 신호는 데시메이션 비율 선택 신호의 세트(M)에 응답하며 N+S-1개의 정규화기 출력 포트 중 각각의 포트에서 정규화된 개별적인 계수 신호를 제공하는 정규화기 회로(400)에 결합된다. 문자(S)는 2N-(S-1)이 데시메이션 필터의 하부데시메이션 비율 경계를 구성하도록 선택되고 데시메이션 필터에 의해 제공된 선택 가능한 데시메이션 비율의 갯수에 대응하는 N보다 작은 소정의 정수를 나타낸다. N+S-1개의 정규화기 출력 포트가 계수 발생기(10)의 다수의 출력 포트를 포함한다는 것을 알 수 있다. 적합한 롤-오버(roll-over) 리셋 회로(50)는 소망하는 카운터 시퀀스의 완료시 소정의 리셋 신호를 카운터(20)에 제공하도록 데시메이션 제어신호의 세트 M에 응답한다. 동작 개시 등의 소정의 이벤트 발생시 데시메이션 필터의 부가적인 회로 및 카운터를 적당히 리셋하게 하는 외부로부터 구해진 마스터 리셋 신호(master reset signal)(도시하지 않음)을 제공하는 것에 의해 리셋 신호가 제공될 수 있다.
도 6(즉 하나의 세트로 간주되는 도 6a 내지 도 6e)은 이탤릭체 문자 A-L로 나타낸, 즉 이탤릭체 문자 A-L 각각이 N(예를 들면, N=12)개의 인버터 출력 신호중 하나를 나타낸다(바꾸어 말하면 각 멀티플렉서 내의 로마식 문자는 어떤 주어진 멀티플렉서에 대한 핀 지정을 나타낸다). 인버터 출력 신호의 각 세트를 수신하도록 각각 접속된 다수의 멀티플렉서(401 - 419)를 채용하는 정규화기 회로의 예시적인 실시예를 도시한 것이다. 예를 들면, 멀티플렉서(401)에 의해 수신된 인버터 신호의 각각의 세트는 이탤릭체 문자 A에 의해 지정된 인버터 출력 신호로 제한된다. 마찬가지로, 멀티플렉서(406)에 의해 수신된 인버터 출력 신호의 각각의 세트는 인버터 출력 신호 B, D 및 F를 포함한다.
멀티플렉서(401 - 419) 각각은 N+S-1개의 출력 포트 중 각각의 포트에서 공급되는 정규화된 계수 신호의 각각을 발생하도록 외부로부터 구해진 데시메이션 비율 선택 신호의 세트 M의 소정의 조합에 응답한다. AND, OR 등의 종래의 불리언(Boolean) 논리 게이트 및 인버터 게이트(420 - 430)는 그러한 소정의 조합을 제공하도록 편리하게 협동한다. 다음에 설명하는 바와 같이 도 6의 예시적인 실시예에서, 세트 M은 다수의 3개의 데시메이션 비율 선택 신호(M0- M2)를 포함한다. 예를들면, 멀티플렉서(401-402)에 의해 수신된 데시메이션 비율 선택 신호의 소정의 조합은 AND 게이트(420)에 의해 편리하게 제공된다. 정규화기 회로(400)의 동작에 대한 이해를 돕기 위해, 표 1은 2N=4096(즉 N=12)이도록 선택된 상부 데시메이션비율 경계 밍 2N-(S-1)=32(즉 S=8)이 되도록 선택된 하부 데시메이션 비율을 가진 데시메이션 필터를 참고하여 제공된 것이다.
데시메이션 필터에 대한 이들 각각의 경계가 한계가 아닌 단지 예시로서 표1에 지시된 방식으로 선택되는 것을 알아야 한다 상술한 바와 같이, S가 데시메이션 필터가 제공하는 상이한 데시메이션 비율의 갯수에 대응하므로, S=8인 경우, 제어 신호의 갯수가 사전에 M0, M1및 M2로 지정되었듯이 세개가 되기 위해 하기의 성질
이 만족되도록 세트 M의 데시메이션 비율 신호의 갯수가 일반적으로 선택된다는 것을 알 수 있다.
표 1과 도 6에서 B0- B18은 N+S-1개의 정규화기 출력 포트를 나타낸다. 상술한 바와 같이, 인버터 출력 신호는 본 예에서는 (N=12이므로) 12인 이탤릭체 문자 A-L에 의해 표현된다. 당업자라면 2N(2N=4096)의 데시메이션 이율에 대해 필요한 스케일링 펙터가 1이라는 수와 동일한 것을 알 것이다. 도 6의 멀티플렉서(401- 419)가 신호(M0- M2)의 소정의 조합에 응답하여, 그들 각각의 출력 포트(B0-B18)에서 표 1의 제1열에 지정된대로 1의 스케일링 펙터에 대응하는 정규화된 신호를 공급하는 것을 알 수 있다. 데시메이션 비율 선택 신호가 각각이 논리 1에 대응하는 값을 가질 때마다 데시메이션 비율이 4096인 상태 또는 조건에 있을 때마다 예를 들면, 멀티플렉서(401)는 신호 A를 그의 출력 포트(B2)에서 공급한다. 표 1의 B0컬럼에 따라 신호(M0- M2)에 대한 각각의 나머지 조건에 대해 멀티플렉서(401)는 해당 출력 포트(B0)에 제로를 공급할 것이다. 즉 멀티플렉서(401)는 표 1에 도시되었듯이영(zero) 충전 기능을 편리하게 제공한다. 마찬가지로 멀티플렉서(402)는 데시메이션 비율 선택 신호가 데시메이션 비율이 4096인 상태 또는 조건에 있을 때마다 신호 B를 그의 출력 포트 B2에서 공급할 것이다. 각각의 나머지 멀티플렉서가 표 1에 따라 각각의 출력 포트에서 정규화된 신호를 제공하는 것을 알 수 있다. 데시메이션 비율이 4096인 경우에 단지 출력 포트(B0- B11)만이 인버터로부터의 스케일링 요소가 유일한 N 출력 신호를 제공하기 위해 사용되었기 때문에 출력 포트(B12- B19)는 영으로 충전되었다는 것을 알게 될 것이다.
표 1에서 다음으로 유용한 데시메이션 비율 선택인 2N-1= 2048의 데시메이션 비율에 대해서 당업자라면 적당한 정규화를 달성하기 위해, 이진 표현의 최하위 비트를 왼쪽으로 두자리 시프트시키는 것과 등가인 4의 스케일청 팩터를 정규화기 회로가 제공해야 한다는 것을 알 것이다. 도 6을 조사하면 멀티플렉서(401 - 419)가 그의 각 출력 포트(B0- B18)에서 표 1의 제2 열에 지정된 바와 같이 정규화된 신호를 공급할 것이라는 것을 알게 된다. 예를 들면, 4096의 값을 갖는 데시메이션 비율의 경우, B0출력 포트에서 공급된 A 신호는 이제 B2출력 포트에서 공급된다. 이건은 데시메이션 비율 선택 신호(M0- M2) 각각이 110으로 나타낸 각 상태를 가질 때마다, 예를 들면, 멀티플렉서(403)이 그의 출력 포트 B2에서 신호 A를 공급하기 때문이다. 표 1로부터, N+S-1개의 출력 포트에서 적절히 정규화된 계수 신호가 공급되도록 수신된 인버터 출력 신호 A-L에 정규화기 회로가 소정의 시프트 및 영충전을 용이하게 제공하는 것이 명백하게 된다. 도 6에 도시된 조합 논리가 인버터 신호가 정규화기 회로(400)에 일단 공급되면 비동기적으로 용이하게 동작하는 것을 알 것이다.
도 9(즉 도 9a, 도 9b, 도 9c의 세트)는 누산기(100)(도 4)의 예시적인 실시예를 도시한 것이다. 도 9의 실시예는 설명을 간단히 하기 위해, 2N개의 스테이지로 구성되는 2N 비트 누산기 중 각각이 2N개의 누산기 비트 각각을 발생하도록 적응된 단지 세개의 스테이지(1000- 1002)만을 도시한다. 도 9는 각각의 스테이지가 두개의 입력 포트를 갖는 각각의 신호-스트림 멀티플렉서(102)를 포함하는 다채널 스테이지라는 것을 보여준다.
도 9는 도 10과 함께 누산기의 동작면을 보다 상세히 설명하기 위해 편리하게 사용될 수 있다. 예를 들면, 멀티플렉서 제어 신호(CHS)(도 10에 도시된 파형)의 각각의 사이클 동안 멀티플렉서(102)는 각각의 변조기 신호 출력을 각각 구성하는 신호 DSV의 스트림 및 신호 DSI의 부가적인 스트림 등의 양자화된 신호의 각 스트림을 AND 게이트(104)에 공급한다. 본 발명의 이 실시예에 따르면 데시메이션 필터 신호 출력은 정규화된 계수 또는 정규화기 회로 신호 출력으로, 전압 및 전류 측정값을 각각 나타내는 신호 DSV 및 DSI등의 각 변조기 신호 출력을 곱하거나 마스킹하는 것에 의해 생성될 수 있다. 도 8은 프로그램 가능한 데시메이션 필터, 즉 표 1 및 도 6에 따라 설명한 바와 같이 상이한 데시메이션 비율을 제공하도록 프로그램될 수 있은 데시메이션 필터에 의해 실행되는 처리에 있어서 사용된 계수의 시간 도메인 표현을 도시한 것이다.
계수를 양자화된 전기 신호에 곱하는 것은 AND 게이트(104)에 의해 각각의 시그마 델타 변조기 출력 신호로, 계수 발생기(10)(도 4)로 부터의 출력 신호를 마스킹함으로써 각각의 스테이지에서 편리하게 실행된다. 누산기의 각 AND 게이트(104)는 두개의 입력 포트 및 한개의 출력 포트를 갖는다. 두개의 입력 포트 중 하나는 멀티플렉서(102)로부터 출력 신호를 수신하도록 결합된다. 다른 AND 게이트(104)의 입력 포트는 정규화기 회로로부터 각각의 정규화된 계수 신호(도 9a, 도 9b, 도 9c 각각에서 COEF[0], COEF[1] 및 COEF[2]로 나타냄)를 수신하도록 결합되었다. 잉충전 회로가 N+(S+1)개의 계수 신호만을 공급하도록 디자인되었으므로, 2N개(여기서는 24개)의 누산기 스테이지의 마지막 N-(S+1)개(여기서는 5개) 각각의 스테이지에 의해 수신된 계수 신호가 단순히 영으로 설정되는 것을 알 수 있다.
AND 게이트(104)의 출력 신호는 두개의 피가수(summand) 입력 포트 및 각각의 누적 마스킹된 출력 신호를 공급하는 합 출력 포트를 갖는 적합한 전 가산기(FA: full adder)(106)의 하나의 피가수 입력 포트에 공급된다. 가산기(106)는 피가수 입력 포트 중 각각의 하나에 있어서 AND 게이트(104)로부터 마스킹된 신호를 수신하도록 결합된다. 가산기(106)는 캐리-인 신호를 수신하는 캐리-인 입력 포트 및 필요에 따라 캐리-아웃 출력 포트가 오버플로 검출기(200)(도 4)에 결합된 마지막 스테이지를 제외하고, 다음 스테이지로 캐리-아웃 신호를 전달하기 위해 2N개의 스테이지에 연속해서 결합된 캐리-아웃 출력 포트를 갖는다. 당업자라면 선택된 데시메이션 비율에 따라, 누산기의 모든 캐리-인 입력 포트가 각각의 스테이지에서 인에블되어야 하므로, 연산 부담을 줄이기 위해, 소정의 인에이블 신호(CARRYEN)는 논리 게이트(1071) 및 (1072)에 적당히 결합되어 사용자에 의해 선택된 데시메이션 비율에 따라, 누산기의 캐리-인 입력 포트 중 소정의 포트를 인에이블 또는 디스에이블한다는 것을 알게 될 것이다.
각각의 스테이지에서, 직렬 접속된 지연 유닛(1081- 1084) 등의 지연 수단은 가산기(106)로부터의 누적 마스킹된 출력 신호에 각각의 지연을 부여한다. 각각의 지연은 각각의 지연 유닛의 적합한 클럭 포트에서 수신되고 양자화된 신호의 스트림의 도착 레이트와 사전에 동기된 적합한 지연 유닛 클럭 신호(도시하지 않음)의 소정의 사이클에서 부여된다. 지연 유닛들이 시간 멀티플렉싱 방식의 동작으로 각각의 필터 출력 신호를 제공하도록 협동하는 것을 알 수 있다. 예를 들면, 삼각형 "윈도우"가 형성되었던 동안 누산기 사이클 후 소정이 지연 유닛의 내용은 정상 1상태로부터 제로로 뛰는 래치 신호(LATCH)(도 10에 도시된 파형)에 응답하여 래칭-유닛(1101및 1102)의 각 세트에 래치된다. 도 9의 실시예의 경우, 그러한 시간-멀티플렉싱 동작이 편의적으로 연속하는 윈도우들이 오버랩되도록 하여(도 8에 도시한 바와 같음), 선택된 데시메이션 주파수에서 삼각형 윈도우 필터의 제1 제로가 발생된다는 것을 알 수 있다. 멀티플렉서(112)는 멀티플렉서(112)에 인가된 PIPE 신호(도 10에 파형을 도시함)에 응답하여 가산기(106)의 두 피가수 입력 포트 중 다른쪽에 번갈아서 선택적으로 결합되는 두개의 개별적인 피드백 경로를 제공하기위해 각각의 지연 수단(예를 들면 1083및 1084)에 결합된다. 이 구성은 제안된 연속의 "윈도우"의 오버랩 계산을 편의적으로 가능하게 한다는 것을 알 수 있다. 도9의 실시예에 도시한 바와 같이, 제1 지연 유닛(1081)은 가산기(106)로 터 누적 출력 신호를 직접 수신하도록 결합되고, 제3 및 제4 지연 유닛(1083및 1084)은 PIPE 신호가 두 개의 소정의 레벨 중 하나에 도달할 때마다 멀티플렉서에 의해 제공된 두개의 피드백 경로 중 각각의 하나를 통과해 가산기(106)의 다른 피가수 입력 포트에 선택적으로 각각 결합된다. 데시메이션 필터 출력 샘플 또는 신호는 도 8의 화살표로 나타낸 시간에 있어서 도 9에 도시된 실시예에 의해 래치될 수도 있다.
당업자라면 삼각형 "윈도우" 데시메이션 필터를 원한다고 가정할 때, 필요한 데시메이션 비율이 소망하는 대역폭에 따라 결정된다는 것을 알 것이다. 비록 본 발명의 이 특정 실시예가 삼각형 윈도우를 실현하지만, 직사각형 필터도 마찬가지로 실현된다는 것을 알 것이다. 삼각형 "윈도우" 누적 완료시 적합한 리셋(RESET)신호(도 10에 파형을 도시함)는 다음 삼각형 윈도우의 계산을 위해 가산기(116)를 적절히 리셋하는데 사용된다. 예를 들면, AND 게이트(114)는 가산기(106)에 RESET 신호를 제공하는 하나의 예시적인 실현을 제공한다. 신호 ISEL 및 VSEL은 래치 세트(1101및 1102)로부터 각각의 필터링된 출력 신호를 판독하기 위해 적합한 마이크로프로세서(도시하지 않음)에 의해 제공될 수 있다.
도 11은 풀 스케일로 공급되는 외부로부터 구해진 양자화된 신호 중 하나로 인하여 누산기(100)(도 4 및 도 9)에서 각각의 오버플로 상태를 검출하기 위해 검출기 스테이지(2001및 2002) 등의 적합한 검출기 스테이지를 포함하는 오버플로 검출기(200)의 양호한 실시예를 도시한 것이다. 각각의 검출기 스테이지는 각각의 오버플로 상태의 기점을 나타내는 신호를 공급하도록 결합된 각각의 AND 게이트(201)를 포함한다. 이 실시예에서, 검출기 스테이지(2001) 내의 AND 게이트(201)는 마지막 누산기 스테이지로부터의 캐리-아웃 신호를 신호 CHS와 조합하도록 결합되고, 검출기 스테이지(2002)내의 AND 게이트(201)는 동일한 캐리-아웃 신호를 신호CHS의 상보 신호와 조합하도록 결합된다. AND 게이트(201)의 그러한 구성은 각각의 오버플로 상태를 경험하는 누산기(100)의 특정한 채널인 다채널 아키텍처에서 결정이 용이하게 이루어지게 한다. 이것은 신호 CHS 및 그의 상보 신호가 도시된 바와 같이 AND 게이트(201)에 결합될 때 변조기 신호 출력이 주어진 누산 사이클 내에서 누산되고 있는가의 결정이 이루어지게 하는 이유를 따른다. 각각의 검출기 스테이지는 플립플롭 회로(2041및 2042)등의 각각의 오버플로 상태를 지시하는 신호 또는 비트를 래치 또는 포획하기 위해 협동하는 적합한 래칭 유닛을 더 포함한다. 각각의 검출기 스테이지에서, OR 게이트(202)는 각각의 AND 게이트(201)로부터의 출력 신호를, 도 9에 따라 설명한 지연 유닛에 대한 클럭 신호와 실질적으로 동기하는 적합한 신호 CLK1에 의해 클럭이 발생하는 각각의 플립플롭(2041)의 현재의 상태를 나타내는 신호와 조합하도록 결합된다. 마찬가지로, 삼각형 "윈도우" 완료 후, 각각의 플립플롭(2042)이 신호 OVFV 및 OVFI를 각각 인에이블하고 각각의 오버플로 상태를 나타내는 각각의 현재 상태에 개별적으로 도달할 수 있도록 플립플롭(2042)은 래치 신호(도 10에 파형이 도시됨)에 의해 클럭이 발생된다. 각각의 플립플롭 클리어(CLEAR) 포트에 인가된 RESET 신호(도 10에 파형을 도시함)에 의해 각각의 플립플롭(2041)이 다음 삼각형 "윈도우"의 개시시 적당히 리셋되는 것을 알 수 있다. 각각의 오버플로 지시 신호는 오버플로 상태를 정정하기 위해 적합한 조합 논리 게이트로 차례로 공급되며, 예를 들면, 각각의 누산기 출력 신호를 1로 설정하기 위해 "논리합(ORing)" 기술을 사용할 수 있다. 이 방식으로, 오버플로 검출기는 예를 들면, 그의 크기 응답에 어떠한 왜곡도 없이, 데시메이션 필터가 32 정도로 낮은 데시메이션 비율로 유리하게 동작하게 한다.
본 발명에 따라 외부로부터 구해진 이진 신호의 적어도 하나의 스트림을 데시메이션 필터링하는 것은 다음의 방법에 따라 실행될 수 있다. 도 4에 도시된 프로그램 가능한 데시메이션 필터에 대한 실시예에서 예시한 바와 같이, 정규화된 계수 신호의 소정의 시퀀스는 외부로부터 구해진 데시메이션 비율 선택 신호의 세트에 응답하여 계수 발생기(10) 등에 의해 발생된다. 외부로부터 구해진 이진 신호의 스트림은 델타-시그마 변조기 등으로부터 수신된다. 예를 들면, 외부로부터 구해진 스트림은 1비트 시그마 델타 변조기로부터의 신호 스트림을 포함할 수 있다. 수신된 외부로부터 구해진 이진 신호의 스트림은 정규화된 계수 신호의 소정의 시퀀스로, 두개의 입력 포트 및 한개의 출력 포트를 갖는 AND 게이트 등에 의해 마스킹되거나 곱해지고, 그 후, 마스킹된 신호가 다비트 누산기(100) 등에 의해 적절히 누산되어 필터링된 신호가 제공된다. 정규화된 계수 신호의 소정의 시퀀스를 발생하는 단계는 N개의 카운터 신호를 발생하는 단계 및 상기 발생된 N개의 카운터 출력 신호(표 1 및 도 6에 따라 설명) 중 각 신호를 사전에 시프트하여 영충전할 때 N+S-1개의 정규화된 신호를 발생하는 단계를 포함하며, 여기서 N은 2N이 데시메이션 필터의 상부 데시메이션 비율 경계를 이루도록 선택된 소정의 정수이고, S는 2N-(S-1)이 데시메이션 필터의 하부 데시메이션 비율 경계를 이루도록 선택되고 데시메이션 필터에 의해 제공된 선택가능한 데시메이션 비율의 갯수에 대응하는 N보다 작은 소정의 정수이다.
이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경가능한 것은 물론이다.
도 1은 본 발명에 따른 선택가능한 데시메이션 비율 특성을 갖는 데시메이션 필터를 갖는 아날로그-디지털 변환기에 포함된 시그마-델타 변조기의 일 실시예의 블록도.
도 2는 본 발명에 따른 데시메이션 필터를 갖는 아날로그-디지털 변환기에 포함되고 전기 또는 전자 부품을 포함하는 시그마-델타 변조기의 일 실시예를 도시한 도면.
도 3은 시그마-델타 변조기에 의해 실행될 수 있는 양자화 잡음(quantization noise)의 스펙트럼 형상을 도시한 도면,
도 4는 본 발명에 따른 정규화된 계수를 제공하기 위해 가변 스케일링(scaling)을 갖는 계수 발생기를 이용하는 데시메이션 필터의 개략적인 블록도.
도 5는 도 4에 도시된 계수 발생기의 블록도를 그의 정규화기 회로(normalizer circuit)를 포함하여 상세히 도시한 도면.
도 6a 내지 도 6e는 도 5의 정규화기 회로를 공동으로 도시한 도면.
도 6은 도 6a 내지 도 6e의 상호 조합 방법을 도시한 블록도.
도 7은 직사각형 "윈도우(window)" 데시메이션 필터와 삼각형 "윈도우" 데시메이션 필터에 대한 주파수 응답을 도시한 도면.
도 8은 본 발명에 따른 데시메이션 필터의 실시예에 의해 실현된 필터 계수의 플롯.
도 9a 내지 도 9c는 각각 본 발명에 따른 도 4의 누산기의 일 실시예에 대한 양호한 다채널 스테이지를 도시한 도면.
도 9는 도 9a 내지 도 9c가 서로에 대해 어떻게 조립되는가를 도시한 블록도.
도 10은 도 9a 내지 도 9c의 누산기와 관련된 파형을 시간의 함수로서 플롯한 타이밍도.
도 11은 도 4의 오버플로 검출기의 양호한 일 실시예를 상세히 도시한 블록도.
＜도면의 주요 부분에 대한 부호의 설명＞
10 : 계수 발생기
12 : 디멀티플레서
140- 1418: 가산기
18 : 인버터

Claims (33)

  1. 선택가능한 데시메이션 비율을 갖는 데시메이션 필터로서, 외부로부터 구해진 적어도 하나의 양자화된 전기 신호들의 스트림 - 상기 전기 신호들은 소정의 레이트를 가짐 - 을 필터링하는 데시메이션 필터에 있어서,
    외부로부터 구해진 데시메이션 비율 선택 신호들의 세트에 응답하여 복수의 출력 포트들 각각에 사전에 정규화된 개별적인 계수 신호를 제공하는 계수 발생기로서, N+S-1개의 정규화기(normalizer) 출력 포트들 각각에 정규화된 개별적인 계수 신호를 제공하는 정규화기 회로를 포함하는 계수 발생기 및
    상기 계수 발생기에 접속되어 상기 계수 발생기에서 발생된 각각의 정규화된 계수 신호들을 수신하는 누산기로서, 상기 적어도 하나의 양자화된 전기 신호들의 스트림을 수신하도록 접속되어, 수신된 각각의 정규화된 계수 신호들로 마스킹하여 복수의 누산기 출력 신호들을 생성하는 누산기
    를 포함하며,
    여기서, N은 2N이 상기 데시메이션 필터의 데시메이션 비율의 상한을 구성하도록 선택된 정수이고, S는 상기 데시메이션 필터에 의해 제공된 선택가능한 데시메이션 비율들의 개수에 해당하는 정수로서 2N-(S-1)이 상기 데시메이션 필터의 데시메이션 비율의 하한을 구성하도록 선택되며, 상기 N+S-1개의 정규화기 출력 포트들은 상기 계수 발생기의 상기 복수의 출력 포트들을 포함하는 것을 특징으로 하는데시메이션 필터.
  2. 선택가능한 데시메이션 비율을 갖는 데시메이션 필터로서, 외부로부터 구해진 적어도 하나의 양자화된 전기 신호들의 스트림 - 상기 전기 신호들은 소정의 레이트를 가짐 - 을 필터링하는 데시메이션 필터에 있어서,
    외부로부터 구해진 데시메이션 비율 선택 신호들의 세트에 응답하여 복수의 출력 포트들 각각에 사전에 정규화된 개별적인 계수 신호를 제공하는 계수 발생기로서,
    소정의 카운터 클럭 신호에 응답하여 N개의 카운터 출력 포트들 각각에 개별적인 카운터 출력 신호를 제공하도록 되어 있는 N-비트 카운터,
    상기 N-비트 카운터에 접속되어 각각의 카운터 출력 신호들을 수신하고, 인버터 제어 신호에 응답하여 각각의 수신된 카운터 출력 신호를 선택적으로 반전 또는 비반전하는 인버터 회로 및
    상기 인버터 회로로부터 각각의 출력 신호를 수신하도록 접속되고, 상기 외부로부터 구해진 데시메이션 비율 선택 신호들의 세트에 응답하여 N+S-1개의 정규화기 출력 포트들 각각에 개별적인 정규화된 계수 신호들을 제공하는 정규화기 회로
    를 포함하는 계수 발생기 및
    상기 계수 발생기에 접속되어 상기 계수 발생기에서 발생된 각각의 정규화된 계수 신호들을 수신하는 누산기로서, 상기 적어도 하나의 양자화된 전기 신호들의스트림을 수신하도록 접속되어, 수신된 각각의 정규화된 계수 신호들로 마스킹하여 복수의 누산기 출력 신호들을 생성하는 누산기
    를 포함하며,
    여기서, N은 2N이 상기 데시메이션 필터의 데시메이션 비율의 상한을 구성하도록 선택된 정수이고, S는 상기 데시메이션 필터에 의해 제공된 선택가능한 데시메이션 비율들의 개수에 해당하는 정수로서 2N-(S-1)이 상기 데시메이션 필터의 데시메이션 비율의 하한을 구성하도록 선택되며, 상기 N+S-1개의 정규화기 출력 포트들은 상기 계수 발생기의 상기 복수의 출력 포트들을 포함하는 것을 특징으로 하는 데시메이션 필터.
  3. 제2항에 있어서,
    상기 정규화기 회로는 상기 인버터 회로에 제각기 접속되어 인버터 출력 신호들의 각각의 세트를 수신하는 복수의 멀티플렉서(multiplexer)를 포함하며,
    상기 멀티플렉서들 각각은 외부로부터 구해진 데시메이션 비율 선택 신호들의 세트의 소정의 조합에 응답하여 N+S-1개의 정규화기 출력 포트들 각각에 공급될 정규화된 계수 신호들 각각을 생성하는 것을 특징으로 하는 데시메이션 필터.
  4. 제3항에 있어서,
    상기 복수의 멀티플렉서들은 정규화된 계수 신호들을 비동기적으로 생성하기위한 회로를 포함하는 것을 특징으로 하는 데시메이션 필터.
  5. 제3항에 있어서,
    상기 복수의 멀티플렉서들은 정규화된 계수 신호들을 생성하기 위해서 외부로부터 구해진 데시메이션 비율 선택 신호들의 세트에 응답하여 상기 인버터 출력신호들 각각을 사전에 시프트(shift)하고 영충전(zero-filling) 회로 수단을 포함하는 것을 특징으로 하는 데시메이션 필터.
  6. 제5항에 있어서,
    상기 누산기는 2N-비트 누산기를 포함하는 것을 특징으로 하는 데시메이션 필터.
  7. 제6항에 있어서,
    상기 누산기는 복수의 2N개의 스테이지들을 포함하고 상기 스테이지들 각각은 상기 누산기로부터 2N개의 비트들 중의 하나를 생성하도록 되어 있는 것을 특징으로 하는 데시메이션 필터.
  8. 제7항에 있어서,
    상기 2N개의 스테이지들 각각은 다채널 스테이지(multi-channel stage)를 포함하는 것을 특징으로 하는 데시메이션 필터.
  9. 제8항에 있어서,
    상기 각각의 다채널 스테이지는,
    두 개의 입력 포트들을 갖고 있으며, 이들 두 개의 입력 포트들 중 한 입력 포트에서는 상기 적어도 하나의 양자화된 신호들 각각의 스트림을 수신하고, 상기 두 개의 입력 포트들 중 다른 입력 포트에서는 부가적인 양자화된 신호들 각각의 스트림을 수신하도록 접속된 신호-스트림 멀티플렉서(signal-stream multiplexer),
    두 개의 입력 포트들을 갖고 있으며, 이들 두 개의 입력 포트들 중 한 입력 포트에서 상기 신호 스트림 멀티플렉서로부터 출력 신호를 수신하도록 접속되어 있고, 상기 정규화기 회로에 의해 공급되어 상기 두 개의 입력 포트들 중 다른 입력 포트에서 수신된 각각의 정규화된 계수 신호를 상기 양자화된 신호들 각각의 스트림과 마스킹하여 출력 포트에 마스킹된 신호를 공급하는 "AND" 게이트,
    각각의 누적 마스킹된 출력 신호를 공급하기 위하여, 두 개의 피가수(summand) 입력 포트들과 한 개의 합 출력 포트를 갖고 있으며, 상기 두 개의 피가수 입력 포트들 중 하나에서 상기 게이트로부터 마스킹된 신호를 수신하도록 접속되어 있고, 캐리-인 신호(carry-in signal)를 수신하기 위한 캐리-인 입력 포트와, 상기 2N개의 스테이지들 중의 연이은 한 스테이지에 접속되어 캐리-아웃 신호(carry-out signal)를 상기 2N개의 스테이지들 중의 마지막 스테이지를 제외한 상기 연이은 한 스테이지로 전달하기 위한 캐리-아웃 출력 포트 - 상기 캐리-아웃 출력 포트는 상기 마지막 스테이지에서 상기 오버플로 검출기에 결합됨 - 를 갖고있는 가산기,
    상기 가산기로부터 누적 마스킹된 출력 신호들에 각각 지연을 부여하는 지연 수단,
    PIPE 신호에 응답하여 두 개의 개별적인 피드백 경로들 내에서 상기 지연 수단을 상기 두 개의 피가수 입력 포트들 중의 다른 하나에 선택적으로 접속하는 멀티플렉싱 수단(multiplexing means) 및
    제각기 상기 지연 수단에 접속되어 래치 클럭 신호(latch clock signal)에 응답하여 각각의 필터링된 출력 신호를 제공하는 래칭 유닛들의 세트
    를 포함하는 것을 특징으로 하는 데시메이션 필터.
  10. 제9항에 있어서,
    상기 지연 수단은 직렬로 접속된 복수의 지연 유닛들을 포함하는 것을 특징으로 하는 데시메이션 필터.
  11. 제10항에 있어서,
    상기 지연 유닛들 중 제1 지연 유닛은 상기 가산기로부터 누적 출력 신호를 직접 수신하기 위해 접속되어 있고, 상기 지연 유닛들 중 최종 지연 유닛은 PIPE 신호가 두 개의 소정의 레벨들 중 한 레벨에 도달할 때마다 상기 두 개의 피드백 경로들 중 한 경로를 통해서 상기 피가수 입력 포트들 중의 다른 하나에 선택적으로 접속되는 것을 특징으로 하는 데시메이션 필터.
  12. 제11항에 있어서,
    상기 지연 유닛들 중 다른 한 유닛은 PIPE 신호가 두 개의 소정의 레벨들 중 다른 레벨에 도달할 때마다 상기 두 개의 피드백 경로들 중 다른 경로를 통해서 상기 피가수 입력 포트들 중의 다른 하나에 선택적으로 접속되는 것을 특징으로 하는 데시메이션 필터.
  13. 제9항에 있어서,
    1비트 변조기를 각각 포함하는 개별적인 시그마-델타 변조기들(sigma-delta modulators)이 상기 양자화된 전기 신호들 각각의 스트림을 상기 신호-스트림 멀티플렉서에 공급하는 것을 특징으로 하는 데시메이션 필터.
  14. 제2항에 있어서,
    상기 누산기에 접속되어 상기 누산기 내의 오버플로 상태를 검출하기 위한 오버플로 검출기를 더 포함하는 것을 특징으로 하는 데시메이션 필터.
  15. 제2항에 있어서,
    N=12이고 S=8인 것을 특징으로 하는 데시메이션 필터.
  16. 선택가능한 데시메이션 비율을 갖는 데시메이션 필터로서, 외부로부터 구해진 적어도 하나의 양자화된 전기 신호들의 스트림 - 상기 전기 신호들은 소정의 레이트를 가짐 - 을 필터링하는 데시메이션 필터에 있어서,
    외부로부터 구해진 데시메이션 비율 선택 신호들의 세트에 응답하여 복수의 출력 포트들 각각에 사전에 정규화된 개별적인 계수 신호를 제공하는 계수 발생기로서,
    소정의 카운터 클럭 신호에 응답하여 N개의 카운터 출력 포트들 각각에 개별적인 카운터 출력 신호를 제공하도록 되어 있는 N-비트 카운터,
    상기 N-비트 카운터에 접속되어 각각의 카운터 출력 신호들을 수신하고, 인버터 제어 신호에 응답하여 각각의 수신된 카운터 출력 신호를 선택적으로 반전 또는 비반전하는 인버터 회로 및
    상기 인버터 회로로부터 각각의 출력 신호를 수신하도록 접속되고, 상기 구해진 데시메이션 비율 선택 신호들의 세트에 응답하여 N+S-1개의 정규화기 출력 포트들 각각에 개별적인 정규화된 계수 신호들을 제공하는 정규화기 회로
    를 포함하는 계수 발생기,
    상기 계수 발생기에 접속되어 상기 계수 발생기에서 발생된 각각의 정규화된 계수 신호들을 수신하는 누산기로서, 상기 적어도 하나의 양자화된 전기 신호들의 스트림을 수신하도록 접속되어, 수신된 각각의 정규화된 계수 신호들로 마스킹하여 복수의 누산기 출력 신호들을 생성하는 누산기 및
    상기 누산기에 접속되어 상기 누산기 내의 오버플로 상태(overflow condition)를 검출하기 위한 오버플로 검출기
    를 포함하며,
    여기서, N은 2N이 상기 데시메이션 필터의 데시메이션 비율의 상한을 구성하도록 선택된 정수이고, S는 상기 데시메이션 필터에 의해 제공된 선택가능한 데시메이션 비율들의 개수에 해당하는 정수로서 2N-(S-1)이 상기 데시메이션 필터의 데시메이션 비율의 하한을 구성하도록 선택되며, 상기 N+S-1개의 정규화기 출력 포트들은 상기 계수 발생기의 상기 복수의 출력 포트들을 포함하는 것을 특징으로 하는 데시메이션 필터.
  17. 제16항에 있어서,
    상기 정규화기 회로는 상기 인버터 회로에 제각기 접속되어 인버터 출력 신호들의 각각의 세트를 수신하는 복수의 멀티플렉서를 포함하며,
    상기 멀티플렉서들 각각은 외부로부터 구해진 데시메이션 비율 선택 신호들의 세트의 소정의 조합에 응답하여 N+S-1개의 정규화기 출력 포트들 각각에 공급될 정규화된 계수 신호들 각각을 생성하는 것을 특징으로 하는 데시메이션 필터.
  18. 제17항에 있어서,
    상기 복수의 멀티플렉서들은 정규화된 계수 신호들을 생성하기 위해 외부로 부터 구해진 데시메이션 비율 선택 신호들의 세트에 응답하여 상기 인버터 출력 신호들 각각을 사전에 시프트하고 영충전하도록 상호 접속되는 것을 특징으로 하는데시메이션 필터.
  19. 제18항에 있어서,
    상기 복수의 멀티플렉서들은 정규화된 계수 신호들을 비동기적으로 생성하기 위한 회로를 포함하는 것을 특징으로 하는 데시메이션 필터.
  20. 제18항에 있어서,
    N=12이고 S=8인 것을 특징으로 하는 데시메이션 필터.
  21. 제20항에 있어서,
    양자화된 전기 신호들 각각의 스트림은 1비트 시그마-델타 변조기 각각으로부터의 단일 비트 신호 스트림을 포함하는 것을 특징으로 하는 데시메이션 필터.
  22. 선택가능한 데시메이션 비율을 갖는 데시메이션 필터로서, 외부로부터 구해진 적어도 하나의 양자화된 전기 신호들의 스트림 - 상기 전기 신호들은 소정의 레이트를 가짐 - 을 필터링하는 데시메이션 필터에 있어서,
    이진 전기 신호들의 단일 비트 스트림을 제공하는 적어도 하나의 시그마-델타 변조기를 포함한 단일 모놀리식 전자 집적 회로 칩(single monolithic electronic integrated circuit chip)을 포함하고,
    상기 칩은,
    외부로부터 구해진 데시메이션 비율 선택 신호들의 세트에 응답하여 복수의 출력 포트들 각각에 사전에 정규화된 개별적인 계수 신호를 제공하는 계수 발생기 로서, N+S-1개의 정규화기 출력 포트들 각각에 정규화된 개별적인 계수 신호를 제공하는 정규화기 회로를 포함하는 계수 발생기,
    상기 계수 발생기에 접속되어 상기 계수 발생기에서 발생된 각각의 정규화된 계수 신호들을 수신하는 누산기로서, 상기 적어도 하나의 양자화된 전기 신호들의 스트림을 수신하도록 접속되어, 수신된 각각의 정규화된 계수 신호들로 마스킹하여, 복수개의 누산기 출력 신호들을 생성하는 누산기 및
    상기 누산기에 접속되어 상기 누산기 내의 오버플로 상태를 검출하기 위한 오버플로 검출기
    를 더 포함하며,
    여기서, N은 2N이 상기 데시메이션 필터의 데시메이션 비율의 상한을 구성하도록 선택된 정수이고, S는 상기 데시메이션 필터에 의해 제공된 선택가능한 데시메이션 비율들의 개수에 해당하는 정수로서 2N-(S-1)이 상기 데시메이션 필터의 데시메이션 비율의 하한을 구성하도록 선택되며, 상기 N+S-1개의 정규화기 출력 포트들은 상기 개수 발생기의 상기 복수의 출력 포트들을 포함하는 것을 특징으로 하는 데시메이션 필터.
  23. 외부로부터 구해진 이진 신호들의 적어도 하나의 스트림을 데시메이션 필터링하는 방법에 있어서,
    외부로부터 구해진 데시메이션 비율 선택 신호들의 세트에 응답하여 정규화된 계수 신호들의 소정의 시퀀스를 생성하는 단계,
    상기 적어도 하나의 외부로부터 구해진 이진 신호들의 스트림을 수신하는 단계,
    상기 정규화된 계수 신호들의 소정의 시퀀스로 상기 수신된 외부로부터 구해진 이진 신호들의 스트림을 마스킹하는 단계 및
    필터링된 신호를 제공하기 위해 상기 마스킹된 신호를 누산하는 단계를 포함하는 것을 특징으로 하는 데시메이션 필터링 방법.
  24. 제23항에 있어서,
    정규화된 계수 신호들의 소정의 시퀀스를 생성하는 상기 단계는,
    소정의 선택된 정수인 N개의 카운터 신호를 생성하여 2N이 데시메이션 비율의 상한을 구성하도록 하는 단계 및
    발생된 상기 N개의 카운터 신호들을 각각 사전에 시프트하고 영충전하여 N+S-1개의 정규화된 신호들을 발생하는 단계
    를 포함하며,
    여기서, S는 상기 데시메이션 필터에 의해 제공된 선택가능한 데시메이션 비율들의 개수에 해당하는 정수로서, 2N-(S-1)이 데시메이션 비율의 하한을 구성하도록선택된 N보다 작은 소정의 정수인 것을 특징으로 하는 방법.
  25. 제24항에 있어서,
    상기 누산하는 단계 중에 오버플로 상태를 검출하여 보정하는 단계들을 더 포함하는 깃을 특징으로 하는 방법.
  26. 제25항에 있어서,
    상기 외부로부터 구해진 이진 신호들의 적어도 하나의 스트림은 1비트 시그마-델타 변조기로부터의 단일 비트 단일 신호 스트림을 포함하는 것을 특징으로 하는 방법.
  27. 제16항에 있어서,
    상기 누산기는 2N-비트 누산기를 포함하는 것을 특징으로 하는 데시메이션 필터.
  28. 제27항에 있어서,
    상기 누산기는 복수의 2N개의 스테이지들을 포함하고 상기 스테이지들 각각은 상기 누산기로부터 2N개의 비트들 중의 하나를 생성하도록 되어 있는 것을 특징으로 하는 데시메이션 필터.
  29. 제28항에 있어서,
    상기 2N개의 스테이지들 각각은 다채널 스테이지를 포함하는 것을 특징으로 하는 데시메이션 필터.
  30. 제29항에 있어서,
    상기 각각의 다채널 스테이지는,
    두 개의 입력 포트들을 갖고 있으며, 이들 두 개의 입력 포트들 중 한 입력포트에서는 상기 적어도 하나의 양자화된 신호들 각각의 스트림을 수신하고, 상기 두 개의 입력 포트들 중 다른 입력 포트에서는 부가적인 양자와된 신호들 각각의 스트림을 수신하도록 접속된 신호 스트림 멀티플렉서,
    두 개의 입력 포트들을 갖고 있으며, 이들 두 개의 입력 포트들 중 한 입력 포트에서 상기 신호 스트림 멀티플렉서로부터 출력 신호를 수신하도록 접속되어 있고, 상기 정규화기 회로에 의해 공급되어 상기 두 개의 입력 포트들 중 다른 입력 포트에서 수신된 각각의 정규화된 계수 신호를 상기 양자화된 신호들 각각의 스트림과 마스킹하여 출력 포트에 마스킹된 신호를 공급하는 "AND" 게이트,
    각각의 누적 마스킹된 출력 신호를 공급하기 위하여, 두 개의 피가수 입력 포트들과 한 개의 합 출력 포트를 갖고 있으며, 상기 두 개의 피가수 입력 포트들 중 하나에서 상기 게이트로부터 마스킹된 신호를 수신하도록 접속되어 있고, 캐리-인 신호를 수신하기 위한 캐리-인 입력 포트와, 상기 2N개의 스테이지들 중의 연이은 한 스테이지에 접속되어 캐리-아웃 신호를 상기 2N개의 스테이지들 중의 마지막스테이지를 제외한 상기 연이은 한 스테이지로 전달하기 위한 캐리-아웃 출력 포트 - 상기 캐리-아웃 출력 포트는 상기 마지막 스테이지에서 상기 오버플로 검출기에 결합됨 - 를 갖고 있는 가산기,
    상기 가산기로부터 누적 마스킹된 출력 신호들에 각각 지연을 부여하는 지연 수단,
    PIPE 신호에 응답하여 두 개의 개별적인 피드백 경로들 내에서 상기 지연 유닛들 중 선정된 유닛들을 상기 두 개의 피가수 입력 포트들 중 다른 하나에 선택적으로 접속하는 2 대 1(two-to-one) 멀티플렉서 및
    상기 지연 유닛들 중 선정된 유닛들에 각각 접속되어 래치 클럭 신호에 응답하여 각각의 필터링된 출력 신호를 제공하기는 한 쌍의 래칭 유닛
    을 포함하는 것을 특징으로 하는 데시메이션 필터.
  31. 제30항에 있어서,
    상기 지연 유닛의 세트가 네 개의 각각의 직렬로 접속된 지연 유닛을 포함하는 것을 특징으로 하는 데시메이션 필터.
  32. 제31항에 있어서,
    상기 지연 유닛들 중 제1 유닛은 상기 가산기로부터 누적 출력 신호를 직접 수신하도록 접속되어 있고, 상기 지연 유닛들 중 제4 유닛은 PIPE 신호가 두 개의 소정의 레벨들 중 한 레벨에 도달할 때마다 두 개의 피드백 경로들 중 한 경로를통해서 상기 피가수 입력 포트들 중의 다른 하나에 선택적으로 접속되는 것을 특징으로 하는 데시메이션 필터.
  33. 제32항에 있어서,
    상기 지연 유닛들 중 제3 유닛은 PIPE 신호가 두 개의 소정의 레벨들 중 다른 레벨에 도달할 때마다 상기 두 개의 피드백 경로들 중 다른 경로를 통해서 상기 피가수 입력 포트들 중의 다른 하나에 선택적으로 접속되는 것을 특징으로 하는 데시메이션 필터.
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