CN100550649C - 多线型平行处理三角积分模拟/数字转换器 - Google Patents

Abstract

模拟输入信号的数字化是对模拟信号取样以产生代表连续振幅的第一序列模拟取样，并去交错第一序列以形成二个或二个以上的第二序列。利用平行处理三角积分调制器处理第二序列以产生二个或二个以上的第三序列数字数据元素。再交错第三序列以产生第四序列数字数据元素。最后，再滤波及删减第四序列以产生代表模拟输入信号连续振幅的第五序列数字数据元素。

Description

多线型平行处理三角积分模拟/数字转换器

技术领域

本发明涉及一种模拟/数字转换器，且特别涉及一种三角积分(Sigma-delta)模拟/数字转换器。

背景技术

三角积分ADC是使用便宜且较低分辨率的ADC来数字化具有较高分辨率的模拟信号。图1是现有三角积分ADC的方块示意图。三角积分ADC1是用以产生代表模拟输入信号V_IN的数字输出序列s_k。ADC1包括取样保持(S/H)电路2、三角积分调制器3以及删减器(Decimator)4。S/H电路2是根据时钟信号CLK1对V_IN信号进行取样，以产生模拟离散取样的序列x_n。CLK1信号频率是远大于模拟信号的频宽，因此V_IN实质上会有过取样(Over Sampling)现象。三角积分调制器3是根据CLK1信号的时序，将模拟取样序列x_n转换为数字数据序列y_n。而删减器4则滤波并删减序列y_n以产生数字输出序列s_k。

三角积分调制器3包括模拟加法器5、数字/模拟转换器(DCA)6、滤波器7以及ADC 8。模拟加法器5是以DCA 6的输出来补偿序列x_n，进而对滤波器7提供模拟输入。而滤波器7具有离散转换函数H(z)，用以产生输出模拟序列z_n。ADC 8以低分辨率数字化序列z_n并产生调制器的输出序列y_n，同时输入至分辨率与ADC 8相同的DAC 6。删减器4包括数字滤波器9以及下取样器(Down Sampler)10。数字滤波器9产生输出序列s_n，其中每一个元素(Element)是为序列y_n中多个最接近元素值的加权总和。下取样器10对序列s_n进行下取样，以低于CLK1信号的频率产生输出序列s_k的元素。输出序列s_k则以远高于ADC 8的分辨率来描绘出V_IN的连续振幅。因此，三角积分ADC1得以使用具较低分辨率的ADC 8来产生较高分辨率的输出数据s_k。

ADC 8的量化误差(Quantization Error)会影响ADC 1的分辨率。图2是使用附加噪声e_n来仿真低分辨率ADC的量化误差。三角积分调制器3的输出y_n是输入值x_n与附加噪声e_n的线性组合如下：

$Y\left(z\right)=\frac{H\left(z\right)}{1+H\left(z\right)}X\left(z\right)+\frac{1}{1+H\left(z\right)}E\left(z\right)$

由输入序列x_n所看到此调制器的转换函数为

$G\left(z\right)=\frac{Y\left(z\right)}{X\left(z\right)}{|}_{E\left(z\right)=0}=\frac{H\left(z\right)}{1+H\left(z\right)}$

而由附加噪声e_n所看到此调制器的转换函数为

$F\left(z\right)=\frac{Y\left(z\right)}{X\left(z\right)}{|}_{X\left(z\right)=0}=\frac{1}{1+H\left(z\right)}$

其中，S/H电路2是以取样速率远大于输入信号V_IN频宽来产生输入序列x_n。输入序列x_n是由此离散时间系统中仅相对低频率组件所组成。然而，附加噪声e_n是「白噪声(White Noise)」，均匀分布在整个频率范围。选择H(z)值使得F(z)是为一种在低频可降低噪声而在高频会加强噪声的高通反应量。我们也可以选择H(z)使得输入序列x_n看到馈通(Feed-through)，例如是使用第一阶回路，其中

$H\left(z\right)=\frac{z^{-1}}{1-z^{-1}}$

经推导可得转换函数G(z)以及F(z)如下：

G(z)＝z^-1以及F(z)＝1-z^-1

因此，输入序列x_n仅看到延迟(z^-1)，而附加噪声序列e_n则看到第一阶高通反应量(1-z^-1)。这种对H(z)的「噪声整型(Noise Shaping)」选择降低频内噪声，因而增加频内信号对噪声比(SNR)。这种对H(z)的选择方式增加带外(Out-of-band)噪声。数字滤波器9可使用适当调整的加权系数以产生低通滤波作用，来移除此带外噪声。因此，藉由重新分配量化误差，可移除来自ADC低分辨率并位于取样信号频带外的大部份附加噪声。因此，三角积分调制器3可降低由ADC 8产生的附加噪声对系统分辨率的影响。

图3绘示现有第二阶三角积分ADC的方块图。三角积分ADC 11包括S/H电路12、三角积分调制器13以及删减器14。S/H电路12是利用CLK1信号所控制的取样速率来对模拟信号V_IN进行取样，以产生模拟取样x_n的序列，作为第二阶单线型三角积分调制器13的输入信号。调制器13是依照CLK1信号的时序产生输出数字序列y_n，并经由与图1删减器4相似的删减器14加以滤波及删减，以产生数字输出序列s_k。调制器13包括加法器15以及滤波器((1-z^-1)^-1)16。滤波器16是以DAC 17的输出来补偿x_n并将结果加以滤波产生模拟序列w_n。加法器18则以DAC 17的输出来补偿w_n并经由滤波器(z^-1*(1-z^-1)^-1)19的滤波而产生模拟序列z_n。低分辨率的ADC 20数字化z_n以产生输出数字序列y_n，并输入至DAC 17。图3中现有第二阶三角积分调制器13的递归公式如下：

z_n＝z_n-1+w_n-1-y_n-1

w_n＝w_n-1+x_n-y_n

为了以高分辨率数字化V_IN，必须以较高取样频率来操作三角积分ADC或者是使用较高阶的三角积分ADC。传统上，形成ADC三角积分调制器的组件最大操作频率会限制ADC的最大取样频率，因此必须使用较高阶的ADC来达到较高的分辨率。然而，由于多反馈回路导致不稳定性，使得要设计稳定的高阶三角积分ADC相当困难。实际上，滤波的阶数很少超过5，且保持在4以下较佳。由于滤波的限制以及形成三角积分转换器的组件最大操作频率限制，三角积分ADC很少用来数字化具有大于几百万赫兹频宽的信号。因此，实有必要设计出一种可以数字化高频宽信号的三角积分转换器。

发明内容

有鉴于此，本发明的目的就是在提供一种数字/模拟转换方法或装置。根据本发明，模拟输入信号的数字化是先对模拟信号取样以产生代表连续振幅的第一序列模拟取样，然后去交错(De-interleave)第一序列，以形成一组j(j＞1)个第二序列。各第j个第二序列包括第一序列的第j个取样以及其后各第j取样。

根据本发明的目的，提出一种模拟/数字转换方法，包括取样模拟输入信号，以产生第一序列；去交错第一序列以形成j个第二序列，其中j为大于1的整数；处理j个第二序列，以产生j个第三序列的数字数据元素；交错(Interleave)j个第三序列的数字数据元素，以产生第四序列的数字数据元素；以及删减第四序列，以产生代表模拟输入信号连续振幅的第五序列数字数据元素。

根据本发明的目的，提出一种模拟/数字转换装置，包括第一电路、第二电路以及第三电路。第一电路用以取样模拟信号，以产生代表模拟信号连续振幅的第一序列模拟取样。第二电路用以去交错第一序列以形成j个第二序列，其中j为大于1的整数，用以处理些j个第二序列，以产生j个第三序列的数字数据元素，且交错j个第三序列的数字数据元素，以产生第四序列数字数据元素。第三电路用以数字式滤波及删减第四序列，以产生代表模拟输入信号连续振幅的第五序列数字数据元素。

根据本发明的目的，提出一种三角积分调制器，用以调制输入信号，其包括第一电路、第二电路以及第三电路。第一电路用以去交错输入信号以形成j个第二序列，其中j为大于1的整数。第二电路用以处理j个第二序列，以产生j个第三序列数字数据元素。第三电路用以交错j个第三序列的数字数据元素，以产生第四序列的数字数据元素。

为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。

附图说明

图1是现有三角积分ADC的方块示意图。

图2是使用附加噪声来仿真低分辨率ADC的量化误差示意图。

图3绘示现有第二阶三角积分ADC的方块图。

图4绘示依照本发明一较佳实施例的一种三角积分ADC方块图。

图5绘示图4中三角积分调制器的方块图。

图6绘示根据本发明三线型三角积分ADC的方块图。

图7绘示图6中三线型三角积分调制器的方块图。

图8绘示第二阶双线型三角积分ADC方块图。

图9绘示图8中双线型第二阶平行处理三角积分调制器的方块图。

图10绘示依照本发明较佳实施例的另一种调制器方块图。

附图符号说明

1、11、30、60、90：三角积分ADC

2、12、31、61、91：S/H转换器

3、13：三角积分调制器

4、14、38、68、95：删减器

5、15、40、40A、40B、42、70、71、72、100、101、102、103：加法器

6、17、18、50、52、52A、52B、77、78、79、108、109：DAC

7、16、19：滤波器

8、20、46、48、74、75、76、106、107：ADC

9：数字滤波器

10：下取样器

32、62、92：S/P转换器

34、120：双线型平行处理三角积分调制器

36、66、94：P/S转换器

44、73、104、105：单位延迟电路

64：三线型平行处理三角积分调制器

93：双线型第二阶平行处理三角积分调制器

具体实施方式

说明书详细内容是举本发明最佳模式的一种实施例作说明，然本发明并不限制于下述的实例或其操作方式。

图4绘示依照本发明一较佳实施例的三角积分ADC方块图。三角积分ADC30是用以产生代表模拟输入信号V_IN的时间变化行为的数字输出序列s_k。ADC30包括S/H电路31，根据取样时钟信号CLK1的时钟边缘，并以远高于V_IN频宽的取样速率周期性地对输入信号V_IN进行取样，以产生离散模拟取样序列x_n。串行/平行(Serial/parallel，S/P)转换器32是去交错取样序列x_n(n＝{1，2，...，})，以形成两个模拟取样序列x_2m+1及x_2m，其中x_2m+1是由序列x_n中n为奇数的所有元素组成，而x_2m序列则由序列x_n中n为偶数的所有元素组成。序列x_n的元素是以时钟信号CLK1的取样频率输入至S/P转换器32，而各序列x_2m+1及x_2m的元素是根据时钟信号CLK2的时序，以上述取样频率的一半为取样速率自S/P转换器32输出。

双线型平行处理三角积分调制器34根据CLK2的时序对模拟取样序列x_2m及x_2m+1进行处理，以产生一对数字数据序列y_2m及y_2m+1。平行/串行(Parallel/Serial，P/S)转换器36用以交错(Interleave)序列y_2m及y_2m+1的数字数据元素，以产生数字数据序列y_n，并输入至删减器38。删减器38与图1的删减器4相似，是用以滤波及删减序列y_n，以产生数字输出序列s_k。序列y_2m及y_2m+1的元素是依照时钟信号CLK2的时序，并以一半的CLK1信号取样频率输入至P/S转换器36，而序列y_n是根据时钟信号CLK3，以相同于取样频率的速率自P/S转换器36输出至删减器38。

图1所示的现有三角积分ADC1所能操作的时钟信号CLK1最大频率通常受限于形成三角积分调制器的组件的最大操作频率。然而，在图4的ADC 30中，三角积分调制器34是根据时钟信号CLK2为时序且取样速率仅CLK1取样频率的一半。因此，若图4的三角积分调制器34所使用的组件是具有和图1中三角积分调制器3的组件相同的最大操作频率，三角积分ADC 30便可操作于较高的频率(达到三角积分ADC 1取样频率的二倍)。这也使得当三角积分调制器3及34由具有相似最大操作频率的组件组成时，三角积分ADC 30可达到三角积分ADC 1分辨率的二倍。

图1中现有第一阶(First-order)三角积分调制器所依循的推导公式是为：

z_n＝z_n-1+x_n-1-y_n-1

图4中双线型(Dual-tread)平行处理三角积分调制器34适合使用下列推导公式：

z_2m＝z_2m-1+x_2m-1-y_2m-1

z_2m+1＝z_2m+x_2m-y_2m

图5绘示三角积分调制器34的实施例。调制器34包括加法放大器(Summing Amplifier)40及42、单位延迟(z^-1)电路44、低分辨率(例如：一位)ADC 46及48、以及低分辨率DAC 50及52。加法器40对x_2m+1与加法器42的输出进行加法操作，并以DAC 52的输出来补偿加法操作结果，以产生序列y_2m。加法器42对x_2m与单位延迟电路44进行加法操作，并以DAC 50的输出补偿加法操作结果，以产生序列y_2m+1。

根据本发明，图4的三角积分ADC 30使用了图5所示的双线型多处理(Multi-processing)三角积分调制器，可以操作的取样频率达到图1的现有三角积分ADC 1使用仅单线型(Single-tread)三角积分调制器的取样频率的二倍。由于自延迟电路44、经由ADC 46、DAC对50、加法器42、ADC 48、DAC 52、加法器40，再回到延迟电路44的输入点所形对成回路的临界路径延迟(Critical Path Delay)关系，实际上所能增加的取样频率达不到两倍。然而，当需要进一步增加取样频率时，利用下述的「向前看(Look Ahead)」架构可以缩短临界路径延迟，因此可以较高速度取样使得ADC 30可数字化较高频宽信号及/或以较高分辨率进行数字化。

也可以使用j线型平行处理三角积分调制器来增加三角积分ADC的最大取样频率，其中j是为大于2的整数。例如，图6绘示根据本发明三线型(Triple-tread)三角积分ADC的方块图。ADC 60是用以产生代表模拟输入信号V_IN时间变化行为的数字输出序列s_k。ADC 60包括S/H电路61、S/P转换器62、三线型平行处理三角积分调制器64、P/S转换器66以及删减器68。S/H电路61是用以根据取样时钟信号CLK1的时钟边缘来周期性地取样输入信号V_IN，以产生离散模拟取样序列x_n。S/P转换器62对取样序列x_n进行去交错动作以形成三个模拟取样序列x_3m+2、x_3m+1以及x_3m。序列x_3m包括序列x_n的第一模拟取样以及其后每第三个模拟取样。序列x_3m+1包括序列x_n的第二模拟取样以及其后每第三个模拟取样。而序列x_3m+2包括序列x_n的第三模拟取样以及其后每第三个模拟取样。

序列x_n的元素是根据时钟信号CLK1的时序并以一取样频率输入S/P转换器62，而各序列x_3m+2、x_3m+1及x_3m是根据时钟信号CLK2的时序并以此取样频率的三分之一为取样速率自S/P转换器62输出。

三线型平行处理三角积分调制器64，以CLK2为时序处理序列x_3m+2、x_3m+1及x_3m，以产生一组三个数字数据序列y3m、y3m+1及y3m+2。P/S转换器66对序列y_3m、y_3m+1及y_3m+2的元素进行插入操作，以产生数字序列y_n并输入至删减器68。删减器68与图1的删减器4相似，用以滤波及删减y_n以产生数字输出序列s_k。

序列y_3m、y_3m+1及y_3m+2的元素以时钟信号CLK2为时序并以三分之一CLK1信号取样频率输入P/S转换器66，而序列y_n的元素以时钟信号CLK3为时序并以相同于取样频率的速率自P/S转换器66输入至删减器68。

因此，当图6的三角积分调制器64使用的组件具有相同于图1三角积分调制器3的组件最大操作频率时，图6的三角积分ADC 60可操作的最大取样频率可达到图1三角积分ADC 1最大取样频率的三倍大。这也使得当三角积分调制器3及64由具有相似最大操作频率的组件组成时，三角积分ADC 60可以三倍于三角积分ADC 1取样频率数字化输入信号V_IN，可以较高速率作取样使得ADC 60可数字化较高频宽信号及/或以较高分辨率进行数字化。

图6中第一阶三线型平行处理三角积分调制器64是依照下列的推导公式：

z_3m＝z_3m-1+x_3m-1-y_3m-1

z_3m+1＝z_3m+x_3m-y_3m

z_3m+2＝z_3m+1+x_3m+1-y_3m+1

图7绘示图6中三线型三角积分调制器64的实施例。三角积分调制器64包括三个加法放大器70-72、单位延迟电路73、三个低分辨率ADC 74-76以及三个低分辨率DAC 77-79。加法器70以DAC 79的输出来补偿x_3m+2及z_3m+2的和，且电路73以一单位延迟来延迟此补偿结果以产生z_3m。ADC 74数字化z_3m以产生y_3m。加法器71以DAC 77的输出来补偿x_3m与z_3m的和，且ADC 75数字化z_3m以产生y_3m+1。加法器72以DAC 78的输出补偿x_3m+1及z_3m+1的和，且ADC 76数字化z_3m+2以产生y_3m+2。

根据本发明的三角积分ADC可使用第i阶j线型平行处理三角积分调制器来操作，其中，i为大于0的整数且j为大于1的整数。例如，图8绘示第二阶(Second-order)双线型(i＝2且j＝2)三角积分ADC方块图。三角积分ADC 90是用以产生代表模拟输入信号V_IN时间变化行为的数字输出序列s_k。ADC90包括S/H电路91、S/P转换器92、双线型第二阶平行处理三角积分调制器93、P/S转换器94以及删减器95。S/H电路91是用以根据取样时钟信号CLK1的时钟边缘并以远大于V_IN频宽的取样速率周期性地取样输入信号V_IN，以产生离散模拟取样序列x_n。S/P转换器92将取样序列x_n分成二个模拟取样序列x_2m+1及x_2m。序列x_n根据时钟信号CLK1的时序并以时钟信号CLK1的取样频率输入至S/P转换器92，而各序列x_2m+1及x_2m的元素是依照时钟信号CLK2的时序并以二分之一取样频率的速率自S/P转换器92输出。

双线型第二阶(j＝2且i＝2)平行处理三角积分调制器93根据CLK2的时序处理序列x_2m及x_2m+1，以产生一对数字数据序列y_2m及y_2m+1。P/S转换器94对序列y_2m及y_2m+1的元素进行插入操作，以产生数字序列y_n输入至删减器95。删减器95例如是与图1的删减器4相似，用以滤波及删减y_n以产生代表V_IN时间变化行为的数字输出序列s_k。序列y_2m及y_2m+1的元素是依照时钟信号CLK2的时序并以一半的CLK1信号取样频率输入至P/S转换器94，而序列y_n的元素是依照时钟信号CLK3的时序并以相同于取样频率的速率自P/S转换器94输出至删减器95。

图3中现有第二阶三角积分调制器13所依循的推导公式为：

z_n＝z_n-1+w_n-1-y_n-1

w_n＝w_n-1+x_n-y_n

图9中双线型第二阶平行处理三角积分调制器93是依循下列的推导公式：

z_2m＝z_2m-1+w_2m-1-y_2m-1

w_2m＝w_2m-1+x_2m-y_2m

z_2m+1＝z_2m+w_2m-y_2m

w_2m+1＝w_2m+x_2m+1-y_2m+1

调制器93包括四个加法器100-103、二个单位延迟电路104及105、二个低分辨率ADC 106及107，以及二个低分辨率DAC 108及109。加法器100以DAC 109的输出来补偿x_2m+1及w_2m的和，以产生模拟序列w_2m+1。加法器101以DAC 109的输出来补偿w_2m+1及加法103输出z_2m+1的和，且延迟电路104延迟加法器101的输出以产生z_2m。ADC 106数字化模拟序列z_2m以产生输出序列y_2m并输入至DAC 108。延迟电路105延迟w_2m+1，且加法器102将延迟结果与x_2m相法，并以DAC 108的输出来补偿其加法结果，以产生模拟序列w_2m。加法器103以DAC 108的输出来补偿w_2m与z_2m的和，以产生模拟序列z_2m+1。ADC 107数字化z_2m+1以产生输出序列y_2m+1并输入至DAC 109。

图3所示的现有三角积分ADC 11所能操作的时钟信号CLK1最大频率通常受限于形成三角积分调制器的组件的最大操作频率。然而，在图8的第二阶三角积分ADC 90中，三角积分调制器93是以时钟信号CLK2为时序且取样速率仅CLK1取样频率的一半。因此，若三角积分调制器93所使用的组件是具有和图3中三角积分调制器13的组件相同的最大操作频率，三角积分ADC90便可操作于比三角积分ADC 11还要高的最大取样频率。可以较高速率取样使得ADC 90可数字化较高频宽输入信号及/或以较高分辨率进行数字化。

图9绘示图8中双线型(j＝2)第二阶(i＝2)平行处理三角积分调制器93的方块图。当然本发明也可适用于具有其它j及i值的三角积分调制器。因此，只要提供具有单一输入x_n、单一输出y_n及i个内部数据序列的第i阶j线型三角积分调制器所依循的推导公式，任何熟习此技艺者皆可以建构出一个第i阶j线型三角积分调制器。

熟习此技艺者会知道如何产生一组描述第i阶j线型三角积分调制器i个内部序列的i个方程式。例如，如上所述，在第一阶(i＝1)系统中，z_n是唯一内部数据序列，而在第二阶(i＝2)系统中，z_n及w_n是内部数据序列。为了特征化第i阶j线型三角积分调制器，首先写下第i阶单线型三角积分调制器中每一个数据序列的方程式。为了特征化第i阶j线型三角积分调制器，于是提供规范i个内部数据序列中每一个序列的j个推导方程式。然后由给定的第i阶单线型三角积分调制器的i个方程式，藉由将n分别以j*m、j*m+1、j*m+2、...及j*m+(j-1)取代而将每个方程式转换成一组j个方程式。因此，可得到一组i*j个方程式，用以提供熟习此技艺者建构一个第i阶j线型三角积分调制器。

本发明上述的实施例包括使用第一阶及第二阶、双线型及三线型的平行处理三角积分转换器的ADC。然而，熟现有此技艺者必能将本发明的原理适当地推广以提供使用三线型以上并连接第二阶以上滤波器的平行处理三角积分转换器的ADC。

如上所述，三角积分调制器的临界路径延迟会限制操作频率，但是使用「向前看」架构可降低临界路径延迟，因而增加三角积分调制器的最大操作频率。

图10绘示另一种调制器方块图。调制器120是图5中使用向前看架构降低临界路径延迟的调制器34的修饰结构。调制器120接收来自图4中S/P转换器32的去交错序列x_2m+1及x_2m，并提供序列x_2m+1输入至加法器40A及40B，同时提供序列x_2m输入至加法器42。DAC 52A转换硬导线(Hard-wired)数字“1”以提供另一模拟信号于加法器40A的转换输入端。另一DAC 52B转换硬导线数字“0”以提供一模拟信号至加法器40B的转换输入端。加法器42的输出则用以驱动加法器40A及40B的另一输入端。多路复用器122选择加法器40A及40B的输出端其中之一作为单位延迟电路44的输入端。延迟电路44的输出z_2m是输入至加法器42及ADC 46。加法器42的输出提供ADC 48的输入z_2m+1。ADC 46及48产生调制器的去交错输出序列y_2m及y_2m+1，并由图4的P/S转换器36进行插入操作，以产生输出序列y_n。ADC 48的输出用以控制多路复用器122。

比较图10及图5，可看出图10中DAC 52A及52B的输出描绘图5中DAC52的输出并对应ADC 48的输出。因此，当ADC 48的输出处于稳定状态时，此输出可选择加法器40A及40B其中一个正确的输出。由于DAC 52与图5的加法器40只能等到ADC 48输出稳定后才能进一步处理ADC 48的输出，这些延迟时间便增加了调制器34的临界路径延迟。由于DAC 52A及52B与图10的加法器40A及40B是与ADC 48同步操作，因此其延迟时间是不会增加调制器的临界路径延迟，除非这些延迟时间已超过ADC 48的延迟时间。虽然多路复用器122会稍微增加调制器120的临界路径延迟，然调制器120的整个临界路径延迟将远小于调制器34，且调制器120可以操作于更高的频率。

综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (8)

1.一种模拟/数字转换方法，包括：

取样一模拟输入信号，以产生一第一序列；

去交错该第一序列以形成多个第二序列；

依据多个相位相同的时钟信号，处理所述多个第二序列，以产生与所述多个第二序列相对应的多个第三序列的数字数据元素；

交错所述多个第三序列的所述数字数据元素，以产生一第四序列的数字数据元素；

以及

删减该第四序列，以产生代表该模拟输入信号连续振幅的一第五序列的数字数据元素；

其中，该去交错包括使用向前看架构以降低至少一内部路径延迟的平行处理三角积分调制步骤，该删减该第四序列步骤还包括数字滤波该第四序列。

2.如权利要求1所述的方法，其中，该第一序列具有一第一频率，该第三序列具有一第二频率，且该第一频率是大于该第二频率。

3.如权利要求1所述的方法，其中，第j个第二序列包括第一序列的第j个模拟取样以及之后的各个第j模拟取样，其中，j为大于1的整数。

4.一种模拟/数字转换装置，包括：

一第一电路，用以取样该模拟信号，以产生代表该模拟信号连续振幅的一第一序列的模拟取样；

一第二电路，用以去交错该第一序列以形成多个第二序列，用以处理所述多个第二序列，以产生与所述多个第二序列相对应的多个第三序列的数字数据元素，且交错所述多个第三序列的数字数据元素，以产生一第四序列的数字数据元素；以及

一第三电路，用以数字式滤波及删减该第四序列，以产生代表该模拟输入信号连续振幅的一第五序列的数字数据元素；

其中，该第二电路包括一平行处理三角积分调制器，该三角积分调制器使用向前看架构以降低至少一内部路径延迟。

5.如权利要求4所述的装置，其中，该第一序列具有一第一频率，该第三序列具有一第二频率，且该第一频率是高于该第二频率。

6.一种三角积分调制器，用以调制一输入信号，该调制器包括：

一第一电路，用以去交错该输入信号以形成多个第二序列；

一第二电路，用以依据多个相位相同的时钟信号，处理所述多个第二序列，以产生与所述多个第二序列相对应的多个第三序列的数字数据元素；以及

一第三电路，用以交错所述多个第三序列的数字数据元素，以产生一第四序列的数字数据元素；

其中，该第二电路包括一平行处理三角积分调制器，该三角积分调制器使用向前看架构以降低至少一内部路径延迟。

7.如权利要求6所述的三角积分调制器，其中，该第二电路包括一三角积分调制器。

8.如权利要求6所述的三角积分调制器，其中，该输入信号具有一第一频率，该第三序列具有一第二频率，且该第一频率是高于该第二频率。

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