JP2001177411A - デジタル−アナログ変換器 - Google Patents

Abstract

(57)【要約】 【課題】 部品の動作速度を上げることなく歪みの少な
い出力波形を得ることができるデジタル−アナログ変換
器を提供すること。 【解決手段】 Ｄ／Ａ変換器は、４つのＤ型フリップフ
ロップ１０−１〜１０−４、４つの乗算器１２−１〜１
２−４、３つの加算器１４−１〜１４−３、Ｄ／Ａ変換
器１６、２つの積分回路１８−１、１８−２を含んで構
成されている。入力データが４つのＤ型フリップフロッ
プに順に入力され、保持される。各乗算器は、１対１に
対応するＤ型フリップフロップの保持データに対して、
１クロック周期の前半と後半で別々の乗数を用いた乗算
処理を行い、それぞれの乗算結果が３つの加算器で加算
される。さらに、この加算値に対応した階段状のアナロ
グ電圧をＤ／Ａ変換器１６によって発生した後、２つの
積分回路１８−１、１８−２によって２回の積分処理を
行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、離散的なデジタル
データを連続的なアナログ信号に変換するデジタル−ア
ナログ変換器に関する。なお、本明細書においては、関
数の値が局所的な領域で０以外の有限の値を有し、それ
以外の領域で０となる場合を「有限台」と称して説明を
行うものとする。

【０００２】

【従来の技術】最近のデジタルオーディオ装置、例えば
ＣＤ（コンパクトディスク）プレーヤ等においては、離
散的な音楽データ（デジタルデータ）から連続的なアナ
ログの音声信号を得るためにオーバーサンプリング技術
を適用したＤ／Ａ（デジタル−アナログ）変換器が用い
られている。このようなＤ／Ａ変換器は、入力されるデ
ジタルデータの間を補間して擬似的にサンプリング周波
数を上げるために一般にはデジタルフィルタが用いられ
ており、各補間値をサンプルホールド回路によって保持
して階段状の信号波形を生成した後にこれをローパスフ
ィルタに通すことによって滑らかなアナログの音声信号
を出力している。

【０００３】ところで、離散的なデジタルデータの間を
補間する方法としては、ＷＯ９９／３８０９０に開示さ
れたデータ補間方式が知られている。このデータ補間方
式では、全域で１回だけ微分可能であって、補間位置を
挟んで前後２個ずつ、合計４個の標本点のみを考慮すれ
ばよい標本化関数が用いられている。この標本化関数
は、標本化周波数をｆとしたときにｓｉｎ（πｆｔ）／
（πｆｔ）で定義されるｓｉｎｃ関数と異なり、有限台
の値を有しているため、４個という少ないデジタルデー
タを用いて補間演算を行っても打ち切り誤差が生じない
という利点がある。

【０００４】一般には、上述した標本化関数の波形デー
タをＦＩＲ（finite impulse response ）フィルタのタ
ップ係数に設定したデジタルフィルタを用いることによ
り、オーバーサンプリングを行っている。

【０００５】

【発明が解決しようとする課題】ところで、上述したデ
ジタルフィルタによって離散的なデジタルデータ間の補
間演算を行うオーバーサンプリング技術を用いると、減
衰特性がなだらかなローパスフィルタを用いることがで
きるため、ローパスフィルタによる位相特性を直線位相
特性に近づけることができるとともに標本化折返し雑音
を低減することが可能になる。このような効果はオーバ
ーサンプリングの周波数を上げれば上げるほど顕著にな
るが、サンプリング周波数を上げるとそれだけデジタル
フィルタやサンプルホールド回路の処理速度も高速化さ
れるため、高速化に適した高価な部品を使用する必要が
あり、部品コストの上昇を招く。また、画像データのよ
うに本来のサンプリング周波数自体が高い場合（例えば
数ＭＨｚ）には、これをオーバーサンプリングするには
数十ＭＨｚから数百ＭＨｚで動作可能な部品を用いてデ
ジタルフィルタやサンプルホールド回路を構成する必要
があり、その実現が容易ではなかった。

【０００６】また、オーバーサンプリング技術を用いた
場合であっても、最終的には階段状の信号波形をローパ
スフィルタに通して滑らかなアナログ信号を生成してい
るため、ローパスフィルタを用いている限り厳密な意味
での直線位相特性を持たせることができず、出力波形の
歪みが生じていた。

【０００７】本発明は、このような点に鑑みて創作され
たものであり、その目的は、部品の動作速度を上げるこ
となく歪みの少ない出力波形を得ることができるデジタ
ル−アナログ変換器を提供することにある。

【０００８】

【課題を解決するための手段】上述した課題を解決する
ために、本発明のデジタル−アナログ変換器は、所定間
隔で入力される複数のデジタルデータのそれぞれを複数
のデータ保持手段によって保持し、それぞれに保持され
たデジタルデータに対して、データ保持期間の前半と後
半とで別々の乗数を用いた乗算処理を複数の乗算手段に
よって行う。そして、各乗算結果を加算手段によって足
し合わせて得られるデジタルデータに対応する階段状の
アナログ電圧を階段電圧波形発生手段によって生成した
後、複数の積分手段によって複数回のアナログ積分を行
うことにより、順に入力される各デジタルデータに対応
する電圧値の間を滑らかにつなぐ連続したアナログ信号
を発生する。このように、順に入力される複数のデジタ
ルデータのそれぞれに対応する各乗算結果を加算し、そ
の後この加算結果をアナログ電圧に変換して積分するこ
とにより連続的に変化するアナログ信号が得られるた
め、最終的なアナログ信号を得るためにローパスフィル
タを用いる必要がなく、扱う信号の周波数によって位相
特性が異なるために群遅延特性が悪化するといったこと
がなく、歪みの少ない出力波形を得ることができる。ま
た、オーバーサンプリングを行っていた従来の手法に比
べると、部品の動作速度を上げる必要がないため、高価
な部品を使用する必要がなく、部品コストの低減が可能
になる。

【０００９】また、上述した複数の乗算手段による乗算
処理に用いられる各乗数は、区分多項式によって構成さ
れた所定の標本化関数について、これらの区分多項式の
それぞれを複数回微分することにより得られる階段関数
の各値に対応していることが望ましい。すなわち、反対
にこのような階段関数を複数回積分することにより、所
定の標本化関数に対応した波形を得ることができるた
め、標本化関数による畳み込み演算を、階段関数を合成
することによって等価的に実現することが可能になる。
したがって、処理内容を単純化することができ、デジタ
ルデータをアナログ信号に変換するために必要な処理量
の低減が可能になる。

【００１０】また、上述した階段関数は、正領域と負領
域の面積が等しく設定されていることが望ましい。これ
により、積分処理手段による積分結果が発散することを
防止することができる。

【００１１】また、上述した標本化関数は、全域が１回
だけ微分可能であって有限台の値を有することが望まし
い。全域が１回だけ微分可能であれば充分に自然現象を
近似できると考えられ、しかも微分回数を少なく設定す
ることにより、積分処理手段によりアナログ積分を行う
回数を少なくすることができるため、構成の簡略化が可
能になる。

【００１２】また、上述した階段関数は、等間隔に配置
された５つのデジタルデータに対応した所定範囲におい
て、−１、＋３、＋５、−７、−７、＋５、＋３、−１
の重み付けがなされた同じ幅の８つの区分領域からなっ
ており、この８つの重み付け係数の２つずつを複数の乗
算手段のそれぞれにおける乗数として設定することが望
ましい。整数で表された単純な重み付け係数を各乗算手
段の乗数として用いることができるため、乗算処理の簡
略化が可能になる。

【００１３】特に、複数の乗算手段のそれぞれにおいて
行われる乗算処理は、ビットシフトによる２のべき乗倍
の演算結果にデジタルデータ自身を加算することによっ
て実現することが望ましい。乗算処理をビットシフト処
理と加算処理に置き換えることができるため、処理内容
を簡素化することによる構成の簡略化、処理の高速化が
可能になる。

【００１４】また、アナログ積分が行われる回数は２回
であり、積分処理手段から電圧レベルが二次関数的に変
化するアナログ信号を出力することが望ましい。離散的
なデジタルデータに対応する電圧値の間を二次関数的に
変化するアナログ信号によって補間することにより、不
要な高周波成分等を含まない良好な出力波形を得ること
ができる。

【００１５】

【発明の実施の形態】以下、本発明を適用した一実施形
態のＤ／Ａ変換器について、図面を参照しながら詳細に
説明する。図１は、本実施形態のＤ／Ａ変換器における
補間演算に用いられる標本化関数の説明図である。この
標本化関数Ｈ（ｔ）は、ＷＯ９９／３８０９０に開示さ
れたものであり、以下の式で表される。

【００１６】 （−ｔ² −４ｔ−４）／４ ；−２≦ｔ＜−３／２ （３ｔ² ＋８ｔ＋５）／４ ；−３／２≦ｔ＜−１ （５ｔ² ＋１２ｔ＋７）／４ ；−１≦ｔ＜−１／２ （−７ｔ² ＋４）／４ ；−１／２≦ｔ＜０ （−７ｔ² ＋４）／４ ；０≦ｔ＜１／２ （５ｔ² −１２ｔ＋７）／４ ；１／２≦ｔ＜１ （３ｔ² −８ｔ＋５）／４ ；１≦ｔ＜３／２ （−ｔ² ＋４ｔ−４）／４ ；３／２≦ｔ≦２ …（１） ここで、ｔ＝０、±１、±２が標本位置を示している。
図１に示される標本化関数Ｈ（ｔ）は、全域において１
回だけ微分可能であって、しかも標本位置ｔ＝±２にお
いて０に収束する有限台の関数であり、この標本化関数
Ｈ（ｔ）を用いて各標本値に基づく重ね合わせを行うこ
とにより、標本値間を１回だけ微分可能な関数を用いて
補間することができる。

【００１７】図２は、標本値とその間の補間値との関係
を示す図である。図２に示すように、４つの標本位置を
ｔ１、ｔ２、ｔ３、ｔ４とし、それぞれの間隔を１とす
る。標本位置ｔ２とｔ３の間の補間位置ｔ０に対応する
補間値ｙは、 ｙ＝Ｙ（ｔ１）・Ｈ（１＋ａ）＋Ｙ（ｔ２）・Ｈ（ａ） ＋Ｙ（ｔ３）・Ｈ（１−ａ）＋Ｙ（ｔ４）・Ｈ（２−ａ） …（２） となる。ここで、Ｙ（ｔ）は標本位置ｔにおける各標本
値を示している。また、１＋ａ、ａ、１−ａ、２−ａの
それぞれは、補間位置ｔ０と各標本位置ｔ１〜ｔ４間で
の距離である。

【００１８】ところで、上述したように、原理的には各
標本値に対応させて標本化関数Ｈ（ｔ）の値を計算して
畳み込み演算を行うことにより、各標本値の間の補間値
を求めることができるが、図１に示した標本化関数は全
域で１回だけ微分可能な二次の区分多項式であり、この
特徴を利用して、等価的な他の処理手順によって補間値
を求めることができる。

【００１９】図３は、図１に示した標本化関数を１回微
分した波形を示す図である。図１に示した標本化関数Ｈ
（ｔ）は、全域で１回微分可能な二次の区分多項式であ
るため、これを１回微分することにより、図３に示すよ
うな連続的な折れ線状の波形からなる折れ線関数を得る
ことができる。

【００２０】また、図４は図３に示した折れ線関数をさ
らに微分した波形を示す図である。但し、折れ線波形に
は複数の角点が含まれており、全域で微分することはで
きないため、隣接する２つの角点に挟まれた直線部分に
ついて微分を行うものとする。図３に示す折れ線波形を
微分することにより、図４に示すような階段状の波形か
らなる階段関数を得ることができる。

【００２１】このように、上述した標本化関数Ｈ（ｔ）
は、全域を１回微分して折れ線関数が得られ、この折れ
線関数の各直線部分をさらに微分することにより階段関
数が得られる。したがって、反対に図４に示した階段関
数を発生させ、これを２回積分することにより、図１に
示した標本化関数Ｈ（ｔ）を得ることができる。

【００２２】なお、図４に示した階段関数は正領域と負
領域とが等しい面積を有しており、これらを合計した値
が０となる特徴を有している。換言すれば、このような
特徴を有する階段関数を複数回積分することにより、図
１に示したような全域における微分可能性が保証された
有限台の標本化関数を得ることができる。

【００２３】ところで、（２）式に示した畳み込み演算
による補間値の算出では、標本化関数Ｈ（ｔ）の値に各
標本値を乗算したが、図４に示した階段関数を２回積分
して標本化関数Ｈ（ｔ）を求める場合には、この積分処
理によって得られた標本化関数の値に各標本値を乗算す
る場合の他に、等価的には、積分処理前の階段関数を発
生させる際に、各標本値が乗算された階段関数を発生さ
せ、この階段関数を用いて畳み込み演算を行った結果に
対して２回の積分処理を行って補間値を求めることがで
きる。本実施形態のＤ／Ａ変換器は、このようにして補
間値を求めており、次にその詳細を説明する。

【００２４】図５は、本実施形態のＤ／Ａ変換器の構成
を示す図である。同図に示すＤ／Ａ変換器は、４つのＤ
型フリップフロップ（Ｄ−ＦＦ）１０−１、１０−２、
１０−３、１０−４、４つの乗算器１２−１、１２−
２、１２−３、１２−４、３つの加算器（ＡＤＤ）１４
−１、１４−２、１４−３、Ｄ／Ａ変換器１６、２つの
積分回路１８−１、１８−２を含んで構成されている。

【００２５】縦続接続された４段のＤ型フリップフロッ
プ１０−１〜１０−４は、クロック信号ＣＬＫに同期し
たデータの保持動作を行っており、初段のＤ型フリップ
フロップ１０−１に入力されるデジタルデータを順番に
取り込んでその値を保持する。例えば、データＤ₁ 、Ｄ
₂ 、Ｄ₃ 、Ｄ₄ 、…が順番に初段のＤ型フリップフロッ
プ１０−１に入力された場合を考えると、初段のＤ型フ
リップフロップ１０−１に４番目の入力データＤ₄ が保
持されるタイミングで、２段目、３段目、４段目のＤ型
フリップフロップ１０−２、１０−３、１０−４のそれ
ぞれには、３番目、２番目、１番目の入力データＤ₃ 、
Ｄ₂ 、Ｄ₁ がそれぞれ保持される。

【００２６】また、４つの乗算器１２−１〜１２−４の
それぞれは、２種類の乗数を有しており、クロック信号
ＣＬＫの各周期の前半と後半で別々の乗算処理を行う。
例えば、乗算器１２−１は、クロック信号ＣＬＫの各周
期の前半部分において乗数「−１」の乗算処理を行い、
後半部分において乗数「＋３」の乗算処理を行う。乗算
器１２−２は、クロック信号ＣＬＫの各周期の前半部分
において乗数「＋５」の乗算処理を行い、後半部分にお
いて乗数「−７」の乗算処理を行う。乗算器１２−３
は、クロック信号ＣＬＫの各周期の前半部分において乗
数「−７」の乗算処理を行い、後半部分において乗数
「＋５」の乗算処理を行う。乗算器１２−４は、クロッ
ク信号ＣＬＫの各周期の前半部分において乗数「＋３」
の乗算処理を行い、後半部分において乗数「−１」の乗
算処理を行う。

【００２７】ところで、図４に示した階段関数の各値
は、上述した（１）式の各区分多項式を２回微分するこ
とにより得ることができ、以下のようになる。

【００２８】−１ ；−２≦ｔ＜−３／２ ＋３ ；−３／２≦ｔ＜−１ ＋５ ；−１≦ｔ＜−１／２ −７ ；−１／２≦０ −７ ；０≦ｔ＜１／２ ＋５ ；１／２≦ｔ＜１ ＋３ ；１≦ｔ＜３／２ −１ ；３／２≦ｔ≦２ 標本位置ｔが−２から−１までの区間に着目すると、階
段関数の値は、前半部分が「−１」、後半部分が「＋
３」であり、これらの値が乗算器１２−１の乗数に対応
している。同様に、標本位置ｔが−１から０までの区間
に着目すると、階段関数の値は、前半部分が「＋５」、
後半部分が「−７」であり、これらの値が乗算器１２−
２の乗数に対応している。標本位置ｔが０から＋１まで
の区間に着目すると、階段関数の値は、前半部分が「−
７」、後半部分が「＋５」であり、これらの値が乗算器
１２−３の乗数に対応している。標本位置ｔが＋１から
＋２までの区間に着目すると、階段関数の値は、前半部
分が「＋３」、後半部分が「−１」であり、これらの値
が乗算器１２−４の乗数に対応している。

【００２９】３つの加算器１４−１〜１４−３のそれぞ
れは、上述した４つの乗算器１２−１〜１２−４の各乗
算結果を足し合わせるためのものである。加算器１４−
１は、２つの乗算器１２−１と１２−２の各乗算結果を
加算する。また、加算器１４−２は、乗算器１２−３の
乗算結果と加算器１４−１の加算結果とを加算する。さ
らに、加算器１４−３は、乗算器１２−４の乗算結果と
加算器１４−２の加算結果とを加算する。これら３つの
加算器１４−１〜１４−３を用いることにより、４つの
乗算器１２−１〜１２−４の各乗算結果が足し合わされ
るが、上述したように各乗算器１２−１〜１２−４では
クロック信号ＣＬＫの各周期の前半部分と後半部分とで
異なる乗数を用いた乗算処理が行われるため、これらの
乗算結果が足し合わされた加算器１４−３の出力値も、
クロック信号ＣＬＫの各周期の前半部分と後半部分とで
異なる値を有する階段状のデジタルデータとなる。

【００３０】なお、本実施形態では３つの加算器１４−
１〜１４−３を用いて４つの乗算器１２−１〜１２−４
による４つの乗算結果を加算しているが、入力端子数が
３以上の加算器を用いることにより、加算器の使用個数
を減らすようにしてもよい。

【００３１】Ｄ／Ａ変換器１６は、加算器１４−３から
出力される階段状のデジタルデータに対応するアナログ
電圧を発生する。このＤ／Ａ変換器１６は、入力される
デジタルデータの値に比例した一定のアナログ電圧を発
生するため、クロック信号ＣＬＫの各周期の前半部分と
後半部分とで電圧値が異なる階段状の出力電圧が得られ
る。

【００３２】縦続接続された２つの積分回路１８−１、
１８−２は、Ｄ／Ａ変換器１６の出力端に現れる階段状
の出力電圧に対して２回の積分処理を行う。前段の積分
回路１８−１からは直線状（一次関数的）に変化する出
力電圧が得られ、後段の積分回路１８−２からは二次関
数的に変化する出力電圧が得られる。このようにして、
複数のデジタルデータが一定間隔で初段のＤ型フリップ
フロップ１０−１に入力されると、後段の積分回路１８
−２からは、各デジタルデータに対応する電圧値の間を
１回だけ微分可能な滑らかな曲線で結んだ連続的なアナ
ログ信号が得られる。

【００３３】図６は、積分回路の具体的な構成の一例を
示す図である。同図では、積分回路１８−１の具体的な
構成の一例が示されているが、積分回路１８−２も同様
の構成により実現することができる。図６に示す積分回
路１８−１は、演算増幅器１８１、キャパシタ１８２、
抵抗１８３を含んで構成された一般的なアナログ積分回
路であり、抵抗１８３の一方端に印加される電圧に対し
て所定の積分動作が行われる。

【００３４】上述したＤ型フリップフロップ１０−１〜
１０−４が複数のデータ保持手段に、乗算器１２−１〜
１２−４が複数の乗算手段に、加算器１４−１〜１４−
３が加算手段に、Ｄ／Ａ変換器１６が階段電圧波形発生
手段に、積分回路１８−１および１８−２が積分処理手
段にそれぞれ対応している。

【００３５】図７は、本実施形態のＤ／Ａ変換器の動作
タイミングを示す図である。図７（Ａ）に示すクロック
信号ＣＬＫの各周期の立ち上がりに同期して、初段のＤ
型フリップフロップ１０−１にデータＤ₁ 、Ｄ₂ 、Ｄ
₃ 、Ｄ₄ 、…が順に入力される。図７（Ｂ）〜（Ｅ）は
Ｄ型フリップフロップ１０−１〜１０−４のそれぞれに
おけるデータの保持内容を示している。以下の説明で
は、例えば初段のＤ型フリップフロップ１０−１に４番
目の入力データＤ₄ が保持される１クロック分のタイミ
ングに着目するものとする。

【００３６】初段のＤ型フリップフロップ１０−１に４
番目の入力データＤ₄ が保持されるタイミングでは、２
段目のＤ型フリップフロップ１０−２に３番目の入力デ
ータＤ₃ が、３段目のＤ型フリップフロップ１０−３に
２番目の入力データＤ₂ が、４段目のＤ型フリップフロ
ップ１０−４に最初の入力データＤ₁ がそれぞれ保持さ
れる。

【００３７】また、乗算器１２−１は、初段のＤ型フリ
ップフロップ１０−１に保持されているデータＤ₄ が入
力されており、１クロック周期の前半部分においてこの
入力データＤ₄ を−１倍した乗算結果「−Ｄ₄ 」を、後
半部分においてこの入力データＤ₄ を＋３倍した乗算結
果「＋３Ｄ₄ 」をそれぞれ出力する（図７（Ｆ））。同
様に、乗算器１２−２は、２段目のＤ型フリップフロッ
プ１０−２に保持されているデータＤ₃ が入力されてお
り、１クロック周期の前半部分においてこの入力データ
Ｄ₃ を＋５倍した乗算結果「＋５Ｄ₃ 」を、後半部分に
おいてこの入力データＤ₃ を−７倍した乗算結果「−７
Ｄ₃ 」をそれぞれ出力する（図７（Ｇ））。乗算器１２
−３は、３段目のＤ型フリップフロップ１０−３に保持
されているデータＤ₂ が入力されており、１クロック周
期の前半部分においてこの入力データＤ₂ を−７倍した
乗算結果「−７Ｄ₂ 」を、後半部分においてこの入力デ
ータＤ₂ を＋５倍した乗算結果「＋５Ｄ₂ 」をそれぞれ
出力する（図７（Ｈ））。乗算器１２−４は、４段目の
Ｄ型フリップフロップ１０−４に保持されているデータ
Ｄ₁ が入力されており、１クロック周期の前半部分にお
いてこの入力データＤ₁ を＋３倍した乗算結果「＋３Ｄ
₁ 」を、後半部分においてこの入力データＤ ₁ を−１倍
した乗算結果「−Ｄ₁ 」をそれぞれ出力する（図７
（Ｉ））。

【００３８】３つの加算器１４−１〜１４−３は、この
ようにして４つの乗算器１２−１〜１２−４のそれぞれ
において行われた４つの乗算結果を足し合わせる。した
がって、１クロック周期の前半部分においては、加算器
１４−３からは、４つの乗算器１２−１〜１２−４のそ
れぞれにおいて１クロック周期の前半部分で行われる各
乗算結果を足し合わせた加算結果（−Ｄ₄ ＋５Ｄ₃ −７
Ｄ₂ ＋３Ｄ₁ ）が出力される。また、１クロック周期の
後半部分においては、加算器１４−３からは、４つの乗
算器１２−１〜１２−４のそれぞれにおいて１クロック
周期の後半部分で行われる各乗算結果を足し合わせた加
算結果（３Ｄ₄ −７Ｄ₃ ＋５Ｄ₂ −Ｄ₁）が出力され
る。

【００３９】このようにして加算器１４−３から順に階
段状の加算結果が出力されると、Ｄ／Ａ変換器１６は、
この加算結果（デジタルデータ）に基づいてアナログ電
圧を発生する。このＤ／Ａ変換器１６では、入力される
デジタルデータの値に比例した一定のアナログ電圧が発
生されるため、入力されるデジタルデータに対応して階
段状に電圧レベルが変化する出力波形が得られる（図７
（Ｊ））。

【００４０】Ｄ／Ａ変換器１６から階段状の電圧レベル
を有する波形が出力されると、前段の積分回路１８−１
は、この波形を積分して折れ線状の波形を出力し（図７
（Ｋ））、後段の積分回路１８−２は、この折れ線状の
波形をさらに積分して、デジタルデータＤ₂ とＤ₃ のそ
れぞれに対応した電圧値の間を１回だけ微分可能な滑ら
かな曲線で結ぶ出力電圧を発生する（図７（Ｌ））。

【００４１】このように、本実施形態のＤ／Ａ変換器
は、入力されるデジタルデータを縦続接続された４つの
Ｄ型フリップフロップ１０−１〜１０−４に順に保持
し、それぞれに１対１に対応する４つの乗算器１２−１
〜１２−４のそれぞれにおいて、データの保持期間であ
る１クロック周期の前半部分と後半部分において異なる
乗算処理を行った後に、加算器１４−１〜１４−３によ
って各乗算結果を加算している。そして、Ｄ／Ａ変換器
１６によってこの加算結果に対応したアナログ電圧を発
生させ、さらにその後に２段の積分回路１８−１、１８
−２によって２回の積分処理を行うことにより、入力さ
れた各デジタルデータに対応した電圧値の間を滑らかに
つなぐ連続したアナログ信号を発生することができる。

【００４２】特に、入力される４つのデジタルデータの
それぞれに対応させて、１クロック周期の前半部分と後
半部分とで異なる値を有する２つの乗算結果を得た後に
これらを加算し、この加算結果に対応するアナログ電圧
を発生させた後に２回の積分処理を行うことにより連続
的なアナログ信号が得られるため、従来のようにサンプ
ルホールド回路やローパスフィルタが不要であって直線
位相特性が悪化することもなく、出力波形の歪みを低減
して、良好な群遅延特性を実現することができる。

【００４３】また、従来のようにオーバーサンプリング
処理を行っていないため、入力されるデジタルデータの
時間間隔に応じて決まる所定の動作速度を確保するだけ
でよく、高速な信号処理を行う必要もないため、高価な
部品を用いる必要もない。例えば、従来のＤ／Ａ変換器
では、サンプリング周波数の１０２４倍の擬似的な周波
数を得るためにオーバーサンプリング処理を行う場合を
考えると、各部品の動作速度もこの擬似的な周波数と同
じにする必要があったが、本実施形態のＤ／Ａ変換器で
は、サンプリング周波数の２倍の周波数で各乗算器や各
加算器を動作させる必要があるだけであり、各部品の動
作速度を大幅に下げることができる。

【００４４】次に、本実施形態のＤ／Ａ変換器の各部品
の詳細な構成例について説明する。図８〜図１１は、４
つの乗算器１２−１〜１２−４のそれぞれの構成を示す
図である。

【００４５】乗算器１２−１は、図８に示すように、乗
数値が固定の２つの乗算器１２１ａ、１２１ｂとセレク
タ１２１ｃによって構成されている。一方の乗算器１２
１ａは乗数「−１」の乗算処理を行い、他方の乗算器１
２１ｂは乗数「＋３」の乗算処理を行う。セレクタ１２
１ｃは、２つの乗算器１２１ａ、１２１ｂのそれぞれの
乗算結果が入力されており、制御端子Ｓに入力されるク
ロック信号ＣＬＫがハイレベルのとき、すなわち１クロ
ック周期の前半部分において、一方の乗算器１２１ａに
よる−１倍の乗算結果を出力し、反対に制御端子Ｓに入
力されるクロック信号ＣＬＫがローレベルのとき、すな
わち１クロック周期の後半部分において、他方の乗算器
１２１ｂによる＋３倍の乗算結果を出力する。

【００４６】同様に、乗算器１２−２は、図９に示すよ
うに、乗数値が固定の２つの乗算器１２２ａ、１２２ｂ
とセレクタ１２２ｃによって構成されている。一方の乗
算器１２２ａは乗数「＋５」の乗算処理を行い、他方の
乗算器１２２ｂは乗数「−７」の乗算処理を行う。セレ
クタ１２２ｃは、２つの乗算器１２２ａ、１２２ｂのそ
れぞれの乗算結果が入力されており、制御端子Ｓに入力
されるクロック信号ＣＬＫがハイレベルのとき（１クロ
ック周期の前半部分）に、一方の乗算器１２２ａによる
＋５倍の乗算結果を出力し、反対に制御端子Ｓに入力さ
れるクロック信号ＣＬＫがローレベルのとき（１クロッ
ク周期の後半部分）に、他方の乗算器１２２ｂによる−
７倍の乗算結果を出力する。

【００４７】乗算器１２−３は、図１０に示すように、
乗数値が固定の２つの乗算器１２３ａ、１２３ｂとセレ
クタ１２３ｃによって構成されている。一方の乗算器１
２３ａは乗数「−７」の乗算処理を行い、他方の乗算器
１２３ｂは乗数「＋５」の乗算処理を行う。セレクタ１
２３ｃは、２つの乗算器１２３ａ、１２３ｂのそれぞれ
の乗算結果が入力されており、制御端子Ｓに入力される
クロック信号ＣＬＫがハイレベルのとき（１クロック周
期の前半部分）に、一方の乗算器１２３ａによる−７倍
の乗算結果を出力し、反対に制御端子Ｓに入力されるク
ロック信号ＣＬＫがローレベルのとき（１クロック周期
の後半部分）に、他方の乗算器１２３ｂによる＋５倍の
乗算結果を出力する。

【００４８】乗算器１２−４は、図１１に示すように、
乗数値が固定の２つの乗算器１２４ａ、１２４ｂとセレ
クタ１２４ｃによって構成されている。一方の乗算器１
２４ａは乗数「＋３」の乗算処理を行い、他方の乗算器
１２４ｂは乗数「−１」の乗算処理を行う。セレクタ１
２４ｃは、２つの乗算器１２４ａ、１２４ｂのそれぞれ
の乗算結果が入力されており、制御端子Ｓに入力される
クロック信号ＣＬＫがハイレベルのとき（１クロック周
期の前半部分）に、一方の乗算器１２４ａによる＋３倍
の乗算結果を出力し、反対に制御端子Ｓに入力されるク
ロック信号ＣＬＫがローレベルのとき（１クロック周期
の後半部分）に、他方の乗算器１２４ｂによる−１倍の
乗算結果を出力する。

【００４９】このようにして、それぞれの乗算器におい
て、１クロック周期の前半部分と後半部分において異な
る乗数を用いた乗算処理が実現される。

【００５０】ところで、上述した４つの乗算器１２−１
〜１２−４には、４種類の乗算値−１、＋３、＋５、−
７が用いられている。各乗算値から１を減じると、−
２、＋２、＋４、−８となって、２のべき乗の数になる
ことから、これらの数を乗数とする乗算処理を単純なビ
ットシフトで実現することができる。本実施形態の各乗
算器の乗数がこのような特殊な値を有することに着目し
て、各乗算器の構成を簡略化することができる。

【００５１】図１２〜図１５は、簡略化した４つの乗算
器１２−１〜１２−４の構成を示す図である。

【００５２】乗算器１２−１は、図１２に示すように、
反転出力端子を有するトライステートバッファ１２１ｄ
と、非反転出力端子を有するトライステートバッファ１
２１ｅと、２つの入力端子およびキャリー端子Ｃを有す
る加算器（ＡＤＤ）１２１ｆとを含んで構成されてい
る。

【００５３】一方のトライステートバッファ１２１ｄ
は、制御端子に入力されるクロック信号ＣＬＫがハイレ
ベルのとき（１クロック周期の前半部分）に、入力デー
タを１ビット分上位ビット側にシフトするとともに、そ
のシフトしたデータの各ビットを反転して出力すること
により、結果的に−２倍の乗算処理を行う。実際には各
ビットを反転した後に１を加えて補数を求めることによ
り、−２倍の乗算処理を行うことができるが、この１を
加える処理は、後段の加算器１２１ｆにおいて行ってい
る。

【００５４】また、他方のトライステートバッファ１２
１ｅは、制御端子に反転入力されるクロック信号がロー
レベルのとき（１クロック周期の後半部分）に、入力デ
ータを１ビット分上位ビット側にシフトして出力するこ
とにより、２倍の乗算処理を行う。

【００５５】加算器１２１ｆは、２つのトライステート
バッファ１２１ｄ、１２１ｅのいずれかから出力される
乗算結果に、乗算前の入力データ（Ｄ型フリップフロッ
プ１０−１から出力されたデータ）を加算するととも
に、キャリー端子Ｃに入力されるクロック信号ＣＬＫが
ハイレベルにあるとき（１クロック周期の前半部分）に
はキャリーに相当する１をさらに加算する。上述したよ
うに、このキャリーに相当する１の加算は、トライステ
ートバッファ１２１ｄを用いて補数を求めるために行わ
れるものである。

【００５６】上述した構成を有する乗算器１２−１にお
いて、１クロック周期の前半部分には、一方のトライス
テートバッファ１２１ｄのみの動作が有効になるため、
加算器１２１ｆは、入力データＤを−２倍した乗算結果
（−２Ｄ）に入力データＤそのものを足し合わせた結果
（−２Ｄ＋Ｄ＝−Ｄ）を出力する。また、１クロック周
期の後半部分には、他方のトライステートバッファ１２
１ｅのみの動作が有効になるため、加算器１２１ｆは、
入力データＤを＋２倍した乗算結果（＋２Ｄ）に入力デ
ータＤそのものを足し合わせた結果（＋２Ｄ＋Ｄ＝＋３
Ｄ）を出力する。

【００５７】このように、ビットシフトによる２のべき
乗の乗算処理と加算処理とを組み合わせて−１倍と＋３
倍の乗算処理を行うことにより、乗算器１２−１をトラ
イステートバッファと加算器のみによって構成すること
ができ、構成の簡略化が可能となる。特に、２つのトラ
イステートバッファの各出力を選択的に使用しているた
め、これらの各出力端子をワイヤードオア接続すること
ができ、さらに構成の簡略化が可能になる。

【００５８】また、乗算器１２−２は、図１３に示すよ
うに、非反転出力端子を有するトライステートバッファ
１２２ｄと、反転出力端子を有するトライステートバッ
ファ１２２ｅと、２つの入力端子およびキャリー端子Ｃ
を有する加算器（ＡＤＤ）１２２ｆとを含んで構成され
ている。

【００５９】一方のトライステートバッファ１２２ｄ
は、制御端子に入力されるクロック信号ＣＬＫがハイレ
ベルのとき（１クロック周期の前半部分）に、入力デー
タを２ビット分上位ビット側にシフトして出力すること
により、＋４倍の乗算処理を行う。

【００６０】また、他方のトライステートバッファ１２
２ｅは、制御端子に反転入力されるクロック信号がロー
レベルのとき（１クロック周期の後半部分）に、入力デ
ータを３ビット分上位ビット側にシフトして出力すると
ともに、そのシフトしたデータの各ビットを反転して出
力することにより、結果的に−８倍の乗算処理を行う。
実際には各ビットを反転した後に１を加えて補数を求め
ることにより、−８倍の乗算処理を行うことができる
が、この１を加える処理は、後段の加算器１２２ｆにお
いて行っている。

【００６１】加算器１２２ｆは、２つのトライステート
バッファ１２２ｄ、１２２ｅのいずれかから出力される
乗算結果に、乗算前の入力データを加算するとともに、
キャリー端子Ｃに反転入力されるクロック信号ＣＬＫが
ローレベルにあるとき（１クロック周期の後半部分）に
はキャリーに相当する１をさらに加算する。上述したよ
うに、このキャリーに相当する１の加算は、トライステ
ートバッファ１２２ｅを用いて補数を求めるために行わ
れるものである。

【００６２】上述した構成を有する乗算器１２−２にお
いて、１クロック周期の前半部分には、一方のトライス
テートバッファ１２２ｄのみの動作が有効になるため、
加算器１２２ｆは、入力データＤを＋４倍した乗算結果
（＋４Ｄ）に入力データＤそのものを足し合わせた結果
（＋４Ｄ＋Ｄ＝＋５Ｄ）を出力する。また、１クロック
周期の後半部分には、他方のトライステートバッファ１
２２ｅのみの動作が有効になるため、加算器１２２ｆ
は、入力データＤを−８倍した乗算結果（−８Ｄ）に入
力データＤそのものを足し合わせた結果（−８Ｄ＋Ｄ＝
−７Ｄ）を出力する。

【００６３】このように、ビットシフトによる２のべき
乗の乗算処理と加算処理とを組み合わせて＋５倍と−７
倍の乗算処理を行うことにより、乗算器１２−２をトラ
イステートバッファと加算器のみによって構成すること
ができ、構成の簡略化が可能となる。

【００６４】また、乗算器１２−３は、図１４に示すよ
うに、反転出力端子を有するトライステートバッファ１
２３ｄと、非反転出力端子を有するトライステートバッ
ファ１２３ｅと、２つの入力端子およびキャリー端子Ｃ
を有する加算器（ＡＤＤ）１２３ｆとを含んで構成され
ている。

【００６５】一方のトライステートバッファ１２３ｄ
は、制御端子に反転入力されるクロック信号がハイレベ
ルのとき（１クロック周期の前半部分）に、入力データ
を３ビット分上位ビット側にシフトして出力するととも
に、そのシフトしたデータの各ビットを反転して出力す
ることにより、結果的に−８倍の乗算処理を行う。実際
には各ビットを反転した後に１を加えて補数を求めるこ
とにより、−８倍の乗算処理を行うことができるが、こ
の１を加える処理は、後段の加算器１２３ｆにおいて行
っている。

【００６６】また、他方のトライステートバッファ１２
３ｅは、制御端子に反転入力されるクロック信号ＣＬＫ
がローレベルのとき（１クロック周期の後半部分）に、
入力データを２ビット分上位ビット側にシフトして出力
することにより、＋４倍の乗算処理を行う。

【００６７】加算器１２３ｆは、２つのトライステート
バッファ１２３ｄ、１２３ｅのいずれかから出力される
乗算結果に、乗算前の入力データを加算するとともに、
キャリー端子Ｃに入力されるクロック信号ＣＬＫがハイ
レベルにあるとき（１クロック周期の前半部分）にはキ
ャリーに相当する１をさらに加算する。上述したよう
に、このキャリーに相当する１の加算は、トライステー
トバッファ１２３ｆを用いて補数を求めるために行われ
るものである。

【００６８】上述した構成を有する乗算器１２−３にお
いて、１クロック周期の前半部分には、一方のトライス
テートバッファ１２３ｄのみの動作が有効になるため、
加算器１２３ｆは、入力データＤを−８倍した乗算結果
（−８Ｄ）に入力データＤそのものを足し合わせた結果
（−８Ｄ＋Ｄ＝−７Ｄ）を出力する。また、１クロック
周期の後半部分には、他方のトライステートバッファ１
２３ｅのみの動作が有効になるため、加算器１２３ｆ
は、入力データＤを＋４倍した乗算結果（＋４Ｄ）に入
力データＤそのものを足し合わせた結果（＋４Ｄ＋Ｄ＝
＋５Ｄ）を出力する。

【００６９】このように、ビットシフトによる２のべき
乗の乗算処理と加算処理とを組み合わせて−７倍と＋５
倍の乗算処理を行うことにより、乗算器１２−３をトラ
イステートバッファと加算器のみによって構成すること
ができ、構成の簡略化が可能となる。

【００７０】また、乗算器１２−４は、図１５に示すよ
うに、非反転出力端子を有するトライステートバッファ
１２４ｄと、反転出力端子を有するトライステートバッ
ファ１２４ｅと、２つの入力端子およびキャリー端子Ｃ
を有する加算器（ＡＤＤ）１２４ｆとを含んで構成され
ている。

【００７１】一方のトライステートバッファ１２４ｄ
は、制御端子に入力されるクロック信号がハイレベルの
とき（１クロック周期の前半部分）に、入力データを１
ビット分上位ビット側にシフトして出力することによ
り、２倍の乗算処理を行う。

【００７２】また、他方のトライステートバッファ１２
４ｅは、制御端子に反転入力されるクロック信号ＣＬＫ
がローレベルのとき（１クロック周期の後半部分）に、
入力データを１ビット分上位ビット側にシフトするとと
もに、そのシフトしたデータの各ビットを反転して出力
することにより、結果的に−２倍の乗算処理を行う。実
際には各ビットを反転した後に１を加えて補数を求める
ことにより、−２倍の乗算処理を行うことができるが、
この１を加える処理は、後段の加算器１２４ｆにおいて
行っている。

【００７３】加算器１２４ｆは、２つのトライステート
バッファ１２４ｄ、１２４ｅのいずれかから出力される
乗算結果に、乗算前の入力データを加算するとともに、
キャリー端子Ｃに反転入力されるクロック信号ＣＬＫが
ローレベルにあるとき（１クロック周期の後半部分）に
はキャリーに相当する１をさらに加算する。上述したよ
うに、このキャリーに相当する１の加算は、トライステ
ートバッファ１２４ｅを用いて補数を求めるために行わ
れるものである。

【００７４】上述した構成を有する乗算器１２−４にお
いて、１クロック周期の前半部分には、一方のトライス
テートバッファ１２４ｄのみの動作が有効になるため、
加算器１２４ｆは、入力データＤを＋２倍した乗算結果
（＋２Ｄ）に入力データＤそのものを足し合わせた結果
（＋２Ｄ＋Ｄ＝＋３Ｄ）を出力する。また、１クロック
周期の後半部分には、他方のトライステートバッファ１
２４ｅのみの動作が有効になるため、加算器１２４ｆ
は、入力データＤを−２倍した乗算結果（−２Ｄ）に入
力データＤそのものを足し合わせた結果（−２Ｄ＋Ｄ＝
−Ｄ）を出力する。

【００７５】このように、ビットシフトによる２のべき
乗の乗算処理と加算処理とを組み合わせて＋３倍と−１
倍の乗算処理を行うことにより、乗算器１２−４をトラ
イステートバッファと加算器のみによって構成すること
ができ、構成の簡略化が可能となる。

【００７６】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。例えば、上述した実施形態では、標本化
関数を全域で１回だけ微分可能な有限台の関数とした
が、微分可能回数を２回以上に設定してもよい。この場
合には、微分可能回数に一致させた数の積分回路を備え
るようにすればよい。

【００７７】また、図１に示すように、本実施形態の標
本化関数は、ｔ＝±２で０に収束するようにしたが、ｔ
＝±３以上で０に収束するようにしてもよい。例えば、
ｔ＝±３で０に収束するようにした場合には、図５に示
したＤ／Ａ変換器に含まれるＤ型フリップフロップや乗
算器のそれぞれの数を６とし、６個のデジタルデータを
対象に補間処理を行ってこれらのデジタルデータをなめ
らかにつなぐアナログ電圧を発生すればよい。

【００７８】また、必ずしも有限台の標本化関数を用い
て補間処理を行う場合に限らず、−∞〜＋∞の範囲にお
いて所定の値を有する有限回微分可能な標本化関数を用
い、有限の標本位置に対応する複数個のデジタルデータ
のみを補間処理の対象とするようにしてもよい。例え
ば、このような標本化関数が二次の区分多項式で定義さ
れているものとすると、各区分多項式を２回微分するこ
とにより所定の階段関数波形を得ることができるため、
この階段関数波形を用いて電圧の合成を行った結果に対
して２回の積分処理を行うことにより、デジタルデータ
に対応した電圧をなめらかにつなぐアナログ信号を得る
ことができる。

【００７９】

【発明の効果】上述したように、本発明によれば、順に
入力される複数のデジタルデータのそれぞれに対応する
各乗算結果を加算し、その後この加算結果をアナログ電
圧に変換して積分することにより連続的に変化するアナ
ログ信号が得られるため、最終的なアナログ信号を得る
ためにローパスフィルタを用いる必要がなく、扱う信号
の周波数によって位相特性が異なるために群遅延特性が
悪化するといったことがなく、歪みの少ない出力波形を
得ることができる。また、オーバーサンプリングを行っ
ていた従来の手法に比べると、部品の動作速度を上げる
必要がないため、高価な部品を使用する必要がなく、部
品コストの低減が可能になる。

【図面の簡単な説明】

【図１】本実施形態のＤ／Ａ変換器における補間演算に
用いられる標本化関数の説明図である。

【図２】標本値とその間の補間値との関係を示す図であ
る。

【図３】図１に示した標本化関数を１回微分した波形を
示す図である。

【図４】図３に示した折れ線関数をさらに微分した波形
を示す図である。

【図５】本実施形態のＤ／Ａ変換器の構成を示す図であ
る。

【図６】積分回路の具体的な構成の一例を示す図であ
る。

【図７】本実施形態のＤ／Ａ変換器の動作タイミングを
示す図である。

【図８】乗算器の詳細な構成を示す図である。

【図９】乗算器の詳細な構成を示す図である。

【図１０】乗算器の詳細な構成を示す図である。

【図１１】乗算器の詳細な構成を示す図である。

【図１２】乗算器の詳細な構成を示す図である。

【図１３】乗算器の詳細な構成を示す図である。

【図１４】乗算器の詳細な構成を示す図である。

【図１５】乗算器の詳細な構成を示す図である。

【符号の説明】

１０−１、１０−２、１０−３、１０−４ Ｄ型フリッ
プフロップ（Ｄ−ＦＦ） １２−１、１２−２、１２−３、１２−４ 乗算器 １４−１、１４−２、１４−３ 加算器（ＡＤＤ） １６ Ｄ／Ａ（デジタル−アナログ）変換器 １８−１、１８−２ 積分回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 所定間隔で入力される複数のデジタルデ
   ータのそれぞれを保持する複数のデータ保持手段と、 前記複数のデータ保持手段のそれぞれに保持された前記
   デジタルデータが入力されており、データ保持期間の前
   半と後半とで別々の乗数を用いた乗算処理を行う複数の
   乗算手段と、 前記複数の乗算手段の各乗算結果を足し合わせる処理を
   行う加算手段と、前記加算手段によって得られたデジタ
   ルデータに対応する階段状のアナログ電圧を生成する階
   段電圧波形発生手段と、 前記階段電圧波形発生手段によって生成されたアナログ
   電圧に対して、複数回のアナログ積分を行う積分処理手
   段と、 を備えることを特徴とするデジタル−アナログ変換器。
2. 【請求項２】 請求項１において、 前記複数の乗算手段による乗算処理に用いられる各乗数
   は、区分多項式によって構成された所定の標本化関数に
   ついて、前記区分多項式のそれぞれを複数回微分するこ
   とにより得られる階段関数の各値に対応していることを
   特徴とするデジタル−アナログ変換器。
3. 【請求項３】 請求項２において、 前記階段関数は、正領域と負領域の面積が等しく設定さ
   れていることを特徴とするデジタル−アナログ変換器。
4. 【請求項４】 請求項３において、 前記標本化関数は、全域が１回だけ微分可能であって有
   限台の値を有することを特徴とするデジタル−アナログ
   変換器。
5. 【請求項５】 請求項２または３において、 前記階段関数は、等間隔に配置された５つの前記デジタ
   ルデータに対応した所定範囲において、−１、＋３、＋
   ５、−７、−７、＋５、＋３、−１の重み付けがなされ
   た同じ幅の８つの区分領域からなっており、この８つの
   重み付け係数の２つずつを前記複数の乗算手段のそれぞ
   れにおける乗数として設定することを特徴とするデジタ
   ル−アナログ変換器。
6. 【請求項６】 請求項５において、 前記複数の乗算手段のそれぞれにおいて行われる乗算処
   理は、ビットシフトによる２のべき乗倍の演算結果に前
   記デジタルデータ自身を加算することによって実現され
   ることを特徴とするデジタル−アナログ変換器。
7. 【請求項７】 請求項１〜６のいずれかにおいて、 前記アナログ積分が行われる回数は２回であり、前記積
   分処理手段から電圧レベルが二次関数的に変化するアナ
   ログ信号を出力することを特徴とするデジタル−アナロ
   グ変換器。