JP3134403B2 - デジタル／アナログ変換器 - Google Patents
デジタル／アナログ変換器Info
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- JP3134403B2 JP3134403B2 JP03258434A JP25843491A JP3134403B2 JP 3134403 B2 JP3134403 B2 JP 3134403B2 JP 03258434 A JP03258434 A JP 03258434A JP 25843491 A JP25843491 A JP 25843491A JP 3134403 B2 JP3134403 B2 JP 3134403B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
Description
【０００１】
【産業上の利用分野】この発明は、デジタルオーディオ
機器において、デジタル信号処理回路の後段に接続され
るデジタル／アナログ変換器に関する。
機器において、デジタル信号処理回路の後段に接続され
るデジタル／アナログ変換器に関する。
【０００２】
【従来の技術】一般に、この種のデジタル／アナログ変
換器は、デジタル信号処理回路の各サンプリング点の出
力デジタル値をラザー抵抗型のデジタル／アナログ変換
回路によってアナログ値（アナログ階段波）に変換し、
このアナログ値をＬＰＦ（ローパスフィルタ）に通して
高周波成分を除去させる構成をとっている。
換器は、デジタル信号処理回路の各サンプリング点の出
力デジタル値をラザー抵抗型のデジタル／アナログ変換
回路によってアナログ値（アナログ階段波）に変換し、
このアナログ値をＬＰＦ（ローパスフィルタ）に通して
高周波成分を除去させる構成をとっている。
【０００３】そして、オーバサンプリング等の技術を導
入してＬＰＦの負担軽減を図り、ＬＰＦによる聴覚上の
音質低下を抑制するようにしていた。
入してＬＰＦの負担軽減を図り、ＬＰＦによる聴覚上の
音質低下を抑制するようにしていた。
【０００４】
【発明が解決しようとする課題】しかし、従来のデジタ
ル／アナログ変換器では、出力波形が図３（Ａ）の実線
で示すように階段波であることから、ＬＰＦ（ローパス
フィルタ）は必要不可欠であり、ＬＰＦによる位相特性
の劣化、遅延時間の増大等により、聴覚上の音質を十分
に向上させることは困難であった。
ル／アナログ変換器では、出力波形が図３（Ａ）の実線
で示すように階段波であることから、ＬＰＦ（ローパス
フィルタ）は必要不可欠であり、ＬＰＦによる位相特性
の劣化、遅延時間の増大等により、聴覚上の音質を十分
に向上させることは困難であった。
【０００５】この発明は、上記問題点を解決し、ＬＰＦ
の負担を極度に軽減することができ、またはＬＰＦを省
略可能とすることができて、聴覚上の音質を十分に向上
させることができるデジタル／アナログ変換器の提供を
課題とする。
の負担を極度に軽減することができ、またはＬＰＦを省
略可能とすることができて、聴覚上の音質を十分に向上
させることができるデジタル／アナログ変換器の提供を
課題とする。
【０００６】
【課題を解決するための手段】上記課題を解決すべく、
【０００７】（Ａ）、本発明に係わる一のデジタル／ア
ナログ変換器は、デジタル信号の各サンプリング点に対
応する出力デジタル値を第１アナログ出力値として出力
させ、かつ、１サンプリング周期だけ遅延させた第２ア
ナログ出力値として出力させる２値デジタル／アナログ
変換回路と、前記第１アナログ出力値及び前記第２アナ
ログ出力値をそれぞれ第１アナログ入力値及び第２アナ
ログ入力値とし、該第１アナログ入力値と該第２アナロ
グ入力値との差分値を演算する差分演算部と該差分演算
部の差分値を積分する積分部と該積分部の出力値を前記
第２アナログ入力値に加算する加算部とからなり該積分
部の出力値をアナログ出力値として出力させる演算処理
回路から、なることを特徴とする。
ナログ変換器は、デジタル信号の各サンプリング点に対
応する出力デジタル値を第１アナログ出力値として出力
させ、かつ、１サンプリング周期だけ遅延させた第２ア
ナログ出力値として出力させる２値デジタル／アナログ
変換回路と、前記第１アナログ出力値及び前記第２アナ
ログ出力値をそれぞれ第１アナログ入力値及び第２アナ
ログ入力値とし、該第１アナログ入力値と該第２アナロ
グ入力値との差分値を演算する差分演算部と該差分演算
部の差分値を積分する積分部と該積分部の出力値を前記
第２アナログ入力値に加算する加算部とからなり該積分
部の出力値をアナログ出力値として出力させる演算処理
回路から、なることを特徴とする。
【０００８】（Ｂ）、また、本発明に係わる他のデジタ
ル／アナログ変換器は、前記（Ａ）の２値デジタル／ア
ナログ変換回路が、デジタル信号の各サンプリング点に
対応する出力デジタル値をアナログ出力値に変換する第
１デジタル／アナログ変換回路と、前記出力デジタル値
を１サンプリング周期だけ遅延させる遅延回路と、該遅
延回路のデジタル値をアナログ値に変換する第２デジタ
ル／アナログ変換回路からなることを特徴とする。
ル／アナログ変換器は、前記（Ａ）の２値デジタル／ア
ナログ変換回路が、デジタル信号の各サンプリング点に
対応する出力デジタル値をアナログ出力値に変換する第
１デジタル／アナログ変換回路と、前記出力デジタル値
を１サンプリング周期だけ遅延させる遅延回路と、該遅
延回路のデジタル値をアナログ値に変換する第２デジタ
ル／アナログ変換回路からなることを特徴とする。
【０００９】（Ｃ）、また、本発明に係わる他のデジタ
ル／アナログ変換器は、前記（Ａ）の２値デジタル／ア
ナログ変換回路が、デジタル信号の各サンプリング点に
対応する出力デジタル値をアナログ出力値に変換するデ
ジタル／アナログ変換回路と、該アナログ値を１サンプ
リング周期だけ遅延させる遅延回路からなることを特徴
とする。
ル／アナログ変換器は、前記（Ａ）の２値デジタル／ア
ナログ変換回路が、デジタル信号の各サンプリング点に
対応する出力デジタル値をアナログ出力値に変換するデ
ジタル／アナログ変換回路と、該アナログ値を１サンプ
リング周期だけ遅延させる遅延回路からなることを特徴
とする。
【００１０】（Ｄ）、また、本発明に係わる演算処理回
路が、デジタル信号に対応した第１アナログ入力を第１
抵抗を介して演算増幅回路の一方の入力側に接続し、前
記デジタル信号に対応し、かつ１サンプリング周期だけ
遅延させた第２アナログ入力を第２抵抗を介して前記演
算増幅回路の他方の入力側に接続し、前記演算増幅回路
の一方の入力側と前記演算増幅回路の出力側とを第３抵
抗で接続し、前記演算増幅回路の出力側と接地間に第４
抵抗と第１コンデンサからなる直列回路を接続し、前記
演算増幅回路の他方の入力側と接地間に第５抵抗を接続
し、前記直列回路の第４抵抗と第１コンデンサとの接続
点と前記演算増幅回路の他方の入力側間にバッファ回路
と第６抵抗からなる直列回路を接続してなることを特徴
とする。
路が、デジタル信号に対応した第１アナログ入力を第１
抵抗を介して演算増幅回路の一方の入力側に接続し、前
記デジタル信号に対応し、かつ１サンプリング周期だけ
遅延させた第２アナログ入力を第２抵抗を介して前記演
算増幅回路の他方の入力側に接続し、前記演算増幅回路
の一方の入力側と前記演算増幅回路の出力側とを第３抵
抗で接続し、前記演算増幅回路の出力側と接地間に第４
抵抗と第１コンデンサからなる直列回路を接続し、前記
演算増幅回路の他方の入力側と接地間に第５抵抗を接続
し、前記直列回路の第４抵抗と第１コンデンサとの接続
点と前記演算増幅回路の他方の入力側間にバッファ回路
と第６抵抗からなる直列回路を接続してなることを特徴
とする。
【００１１】（Ｅ）、また、本発明に係わる他の演算処
理回路が、デジタル信号に対応した第１アナログ入力を
第１抵抗を介して演算増幅回路の一方の入力側に接続
し、前記デジタル信号に対応し、かつ１サンプリング周
期だけ遅延させた第２アナログ入力を第２抵抗と第２コ
ンデンサを介して前記演算増幅回路の他方の入力側に接
続し、前記演算増幅回路の一方の入力側と前記演算増幅
回路の出力側とを第３抵抗で接続し、前記演算増幅回路
の出力側と接地間に第４抵抗と第１コンデンサからなる
直列回路を接続し、前記演算増幅回路の他方の入力側と
接地間に第５抵抗を接続し、前記直列回路の第４抵抗と
第１コンデンサとの接続点と第２抵抗と第２コンデンサ
との接続点間にバッファ回路と第６抵抗からなる直列回
路を接続してなることを特徴とする。
理回路が、デジタル信号に対応した第１アナログ入力を
第１抵抗を介して演算増幅回路の一方の入力側に接続
し、前記デジタル信号に対応し、かつ１サンプリング周
期だけ遅延させた第２アナログ入力を第２抵抗と第２コ
ンデンサを介して前記演算増幅回路の他方の入力側に接
続し、前記演算増幅回路の一方の入力側と前記演算増幅
回路の出力側とを第３抵抗で接続し、前記演算増幅回路
の出力側と接地間に第４抵抗と第１コンデンサからなる
直列回路を接続し、前記演算増幅回路の他方の入力側と
接地間に第５抵抗を接続し、前記直列回路の第４抵抗と
第１コンデンサとの接続点と第２抵抗と第２コンデンサ
との接続点間にバッファ回路と第６抵抗からなる直列回
路を接続してなることを特徴とする。
【００１２】（Ｆ）、また、本発明に係わる他のデジタ
ル／アナログ変換器は、Ｎ個（Ｎは２以上の整数）の演
算処理回路を有し、第１演算処理回路に、デジタル信号
に対応したアナログ値と１サンプリング周期だけ遅延さ
せた前記デジタル信号に対応したアナログ値を入力し、
第２、第３、・・・・、第Ｎ演算処理回路に、１／Ｎ、
２／Ｎ、・・・・、（Ｎ−１）／Ｎ サンプリング周期
だけ遅延させた前記デジタル信号に対応したアナログ値
と１／Ｎ＋１、２／Ｎ＋１、・・・・、（Ｎ−１）／Ｎ
＋１ サンプリング周期だけ遅延させた前記デジタル信
号に対応したアナログ値を入力し、前記第１、第２、第
３、・・・・、第Ｎ演算処理回路の出力側に、すべての
演算処理回路の出力値を加算または平均化する加算平均
化回路を接続してなることを特徴とする。
ル／アナログ変換器は、Ｎ個（Ｎは２以上の整数）の演
算処理回路を有し、第１演算処理回路に、デジタル信号
に対応したアナログ値と１サンプリング周期だけ遅延さ
せた前記デジタル信号に対応したアナログ値を入力し、
第２、第３、・・・・、第Ｎ演算処理回路に、１／Ｎ、
２／Ｎ、・・・・、（Ｎ−１）／Ｎ サンプリング周期
だけ遅延させた前記デジタル信号に対応したアナログ値
と１／Ｎ＋１、２／Ｎ＋１、・・・・、（Ｎ−１）／Ｎ
＋１ サンプリング周期だけ遅延させた前記デジタル信
号に対応したアナログ値を入力し、前記第１、第２、第
３、・・・・、第Ｎ演算処理回路の出力側に、すべての
演算処理回路の出力値を加算または平均化する加算平均
化回路を接続してなることを特徴とする。
【００１３】
【発明の作用・効果】本発明に係わるデジタル／アナロ
グ変換器によると、デジタル／アナログ変換器の出力波
形は、隣合うサンプリング点のサンプリング値間を直線
で結んで形成される波形成分が連続したものとなる。換
言すると、出力波形は滑らかなアナログ波形となること
から、高周波成分が重畳されないアナログ出力波形を得
ることができる。このため、後段のＬＰＦの負担軽減が
図れ、聴覚上の音質の向上を図ることができ、ＬＰＦの
省略も可能となる。
グ変換器によると、デジタル／アナログ変換器の出力波
形は、隣合うサンプリング点のサンプリング値間を直線
で結んで形成される波形成分が連続したものとなる。換
言すると、出力波形は滑らかなアナログ波形となること
から、高周波成分が重畳されないアナログ出力波形を得
ることができる。このため、後段のＬＰＦの負担軽減が
図れ、聴覚上の音質の向上を図ることができ、ＬＰＦの
省略も可能となる。
【００１４】また、本発明に係わる他のデジタル／アナ
ログ変換器によると、平均化する加算平均回路の出力波
形は、隣合うサンプリング点のサンプリング値間がさら
に分割されて直線で結んで形成される波形成分が連続し
たものとなるため、上記一のデジタル／アナログ変換器
と比べ、さらに滑らかなアナログ出力波形を得ることが
できる。このため、後段のＬＰＦの負担軽減がより一層
図れ、聴覚上の音質のより一層向上を図ることができ、
ＬＰＦの省略も可能となる。
ログ変換器によると、平均化する加算平均回路の出力波
形は、隣合うサンプリング点のサンプリング値間がさら
に分割されて直線で結んで形成される波形成分が連続し
たものとなるため、上記一のデジタル／アナログ変換器
と比べ、さらに滑らかなアナログ出力波形を得ることが
できる。このため、後段のＬＰＦの負担軽減がより一層
図れ、聴覚上の音質のより一層向上を図ることができ、
ＬＰＦの省略も可能となる。
【００１５】
【実施例】以下、この発明の実施例を図面に基づいて説
明する。
明する。
【００１６】第１実施例 （図１、図３） この実施例は本発明に係わる一のデジタル／アナログ変
換器に関するものである。
換器に関するものである。
【００１７】この実施例のデジタル／アナログ変換器
は、２値デジタル／アナログ変換回路ＤＡと演算処理回
路ＣＡからなっている。
は、２値デジタル／アナログ変換回路ＤＡと演算処理回
路ＣＡからなっている。
【００１８】そして、２値デジタル／アナログ変換回路
ＤＡは、つぎの構成からなっている。第１デジタル／ア
ナログ変換回路ＤＡＣ１は、デジタル信号処理回路（図
示せず）の各サンプリング点に対応する出力デジタル値
をアナログ値に変換するラダー抵抗型のデジタル／アナ
ログ変換回路である。
ＤＡは、つぎの構成からなっている。第１デジタル／ア
ナログ変換回路ＤＡＣ１は、デジタル信号処理回路（図
示せず）の各サンプリング点に対応する出力デジタル値
をアナログ値に変換するラダー抵抗型のデジタル／アナ
ログ変換回路である。
【００１９】遅延回路ＳＲは、シフトレジスタ等で構成
されるデジタル遅延回路で、デジタル信号処理回路の出
力デジタル値を１サンプリング周期だけ遅延させる回路
である。
されるデジタル遅延回路で、デジタル信号処理回路の出
力デジタル値を１サンプリング周期だけ遅延させる回路
である。
【００２０】第２デジタル／アナログ変換回路ＤＡＣ２
は、遅延回路ＳＲの出力デジタル値をアナログ値に変換
するラダー抵抗型のデジタル／アナログ変換回路であ
る。以上の構成から２値デジタル／アナログ変換回路Ｄ
Ａは、構成されている。
は、遅延回路ＳＲの出力デジタル値をアナログ値に変換
するラダー抵抗型のデジタル／アナログ変換回路であ
る。以上の構成から２値デジタル／アナログ変換回路Ｄ
Ａは、構成されている。
【００２１】つぎに演算処理回路ＣＡは、つぎの構成か
らなっている。第１デジタル／アナログ変換回路ＤＡＣ
１の出力側は、抵抗Ｒ１を介して演算増幅回路ＯＰ１の
負極入力側に接続されている。第２デジタル／アナログ
変換回路ＤＡＣ２の出力側は、抵抗Ｒ３を介して演算増
幅回路ＯＰ１の正極入力側に接続されている。演算増幅
回路ＯＰ１の負極入力側は、抵抗Ｒ２を介して演算増幅
回路ＯＰ１の出力側に接続されている。演算増幅回路Ｏ
Ｐ１の出力側は、抵抗Ｒ６を介してコンデンサＣに接続
され、コンデンサＣの他端は、接地されている。この抵
抗Ｒ６とコンデンサＣとで、積分回路を構成している。
抵抗Ｒ６とコンデンサＣとの接続点つまり、デジタル／
アナログ変換器の出力点は、バッファ回路ＯＰ２（増幅
率＝１）及び抵抗Ｒ５を介して演算増幅回路ＯＰ１の正
極入力側に帰還されるように接続されている。演算増幅
回路ＯＰ１の正極入力側はまた抵抗Ｒ４を介して接地さ
れている。以上の構成から演算処理回路ＣＡは、構成さ
れている。
らなっている。第１デジタル／アナログ変換回路ＤＡＣ
１の出力側は、抵抗Ｒ１を介して演算増幅回路ＯＰ１の
負極入力側に接続されている。第２デジタル／アナログ
変換回路ＤＡＣ２の出力側は、抵抗Ｒ３を介して演算増
幅回路ＯＰ１の正極入力側に接続されている。演算増幅
回路ＯＰ１の負極入力側は、抵抗Ｒ２を介して演算増幅
回路ＯＰ１の出力側に接続されている。演算増幅回路Ｏ
Ｐ１の出力側は、抵抗Ｒ６を介してコンデンサＣに接続
され、コンデンサＣの他端は、接地されている。この抵
抗Ｒ６とコンデンサＣとで、積分回路を構成している。
抵抗Ｒ６とコンデンサＣとの接続点つまり、デジタル／
アナログ変換器の出力点は、バッファ回路ＯＰ２（増幅
率＝１）及び抵抗Ｒ５を介して演算増幅回路ＯＰ１の正
極入力側に帰還されるように接続されている。演算増幅
回路ＯＰ１の正極入力側はまた抵抗Ｒ４を介して接地さ
れている。以上の構成から演算処理回路ＣＡは、構成さ
れている。
【００２２】デジタル信号処理回路からのデジタル信号
は、第１デジタル／アナログ変換回路ＤＡＣ１に入力さ
れ、アナログ電圧Ｖａを発生させる。また、更にデジタ
ル信号は、遅延回路ＳＲにより１サンプリング周期だけ
遅延されて第２デジタル／アナログ変換回路ＤＡＣ２に
も入力され、アナログ電圧Ｖｂを発生させる。アナログ
電圧Ｖａは、抵抗Ｒ１を介して演算増幅回路ＯＰ１の負
極入力側に入力され、一方、アナログ電圧Ｖｂは、抵抗
Ｒ３を介して演算増幅回路ＯＰ１の正極入力側に入力さ
れて、演算増幅回路ＯＰ１の出力側に出力電圧Ｖｄを発
生させ、抵抗Ｒ６とコンデンサＣとの接続点つまり、デ
ジタル／アナログ変換器の出力側には、出力電圧Ｖｃを
発生させる。
は、第１デジタル／アナログ変換回路ＤＡＣ１に入力さ
れ、アナログ電圧Ｖａを発生させる。また、更にデジタ
ル信号は、遅延回路ＳＲにより１サンプリング周期だけ
遅延されて第２デジタル／アナログ変換回路ＤＡＣ２に
も入力され、アナログ電圧Ｖｂを発生させる。アナログ
電圧Ｖａは、抵抗Ｒ１を介して演算増幅回路ＯＰ１の負
極入力側に入力され、一方、アナログ電圧Ｖｂは、抵抗
Ｒ３を介して演算増幅回路ＯＰ１の正極入力側に入力さ
れて、演算増幅回路ＯＰ１の出力側に出力電圧Ｖｄを発
生させ、抵抗Ｒ６とコンデンサＣとの接続点つまり、デ
ジタル／アナログ変換器の出力側には、出力電圧Ｖｃを
発生させる。
【００２３】以上の回路構成によって出力端子に発生す
る出力電圧Ｖｃは、図３（Ｂ）の矢印で示される直線的
な積分ベクトルとなる。尚、図３（Ｂ）に於いて、Ｖａ
（実線で表されている波形）及びＶｂ（点線で表されて
いる波形）の階段波形は図１のアナログ電圧Ｖａ、Ｖｂ
にそれぞれ対応する。
る出力電圧Ｖｃは、図３（Ｂ）の矢印で示される直線的
な積分ベクトルとなる。尚、図３（Ｂ）に於いて、Ｖａ
（実線で表されている波形）及びＶｂ（点線で表されて
いる波形）の階段波形は図１のアナログ電圧Ｖａ、Ｖｂ
にそれぞれ対応する。
【００２４】つぎに図１に基づいて回路の動作を説明す
る。今、簡略化のため、抵抗Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４＝
Ｒ５＝Ｒとし、各々のノードに於ける電圧変化は以下の
通りとなる。演算増幅回路ＯＰ１の正極入力側電圧をＶ
ｉとすると、 Ｖｉ＝（Ｖｂ＋Ｖｃ）／Ｋ１ −−−−− 式 演算増幅回路ＯＰ１の出力電圧Ｖｄは、 Ｖｄ＝Ｋ２×（Ｖｂ＋Ｖｃ）−Ｖａ −−−−− 式 ただし、Ｋ１＝３、 Ｋ２＝２／３ 尚、Ｋ１、Ｋ２の値は抵抗値Ｒ１〜Ｒ５の値を変化させ
ることで変更することが可能である。
る。今、簡略化のため、抵抗Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４＝
Ｒ５＝Ｒとし、各々のノードに於ける電圧変化は以下の
通りとなる。演算増幅回路ＯＰ１の正極入力側電圧をＶ
ｉとすると、 Ｖｉ＝（Ｖｂ＋Ｖｃ）／Ｋ１ −−−−− 式 演算増幅回路ＯＰ１の出力電圧Ｖｄは、 Ｖｄ＝Ｋ２×（Ｖｂ＋Ｖｃ）−Ｖａ −−−−− 式 ただし、Ｋ１＝３、 Ｋ２＝２／３ 尚、Ｋ１、Ｋ２の値は抵抗値Ｒ１〜Ｒ５の値を変化させ
ることで変更することが可能である。
【００２５】そして、出力電圧Ｖｃは、Ｖｄと１サンプ
リング前のＶｃ（＝Ｖｃ０とする）の差をＶｃ０に対し
て、抵抗Ｒ６とコンデンサＣで積分したものであるか
ら、 Ｖｃ＝（Ｖｄ−Ｖｃ０）×（１−ＥＸＰ（−ｔ／τ））＋Ｖｃ０ −− 式 但し、τ＝Ｃ×Ｒ６
リング前のＶｃ（＝Ｖｃ０とする）の差をＶｃ０に対し
て、抵抗Ｒ６とコンデンサＣで積分したものであるか
ら、 Ｖｃ＝（Ｖｄ−Ｖｃ０）×（１−ＥＸＰ（−ｔ／τ））＋Ｖｃ０ −− 式 但し、τ＝Ｃ×Ｒ６
【００２６】今、ｔ＝０に於けるＶｂ、Ｖｃの初期値を
０と仮定すれば、式より、Ｖｄ＝−Ｖａ となり、Ｖ
ｄには、Ｖａの反転した電圧が発生する。そして、０＜
ｔ＜ｔｓ（ｔｓはサンプリング時間間隔）の期間では、
Ｖｃは式に従って積分が実行される。しかし、ここで
注目すべきは、Ｖｃを決定づけるＶｄが式より明かな
ようにＶｃの関数であり、Ｖｃの変化に伴いＶｄも同方
向に変化し、抵抗Ｒ６に流れる電流が制御され、積分電
圧は直線的に推移していくことになる。そして、時定数
τをｔ＝ｔｓでＶｃ＝−Ｖｂになるように設定すること
で、Ｖｃの積分ベクトルは、Ｖａに追従して変化するこ
とになる。また、Ｖａ＝Ｖｂの直流値に於いても、式
より明かなようにＶｃ＝−Ｖｂのため、Ｖｄ＝−Ｖａ
一定となり、結果として Ｖｃ＝−Ｖａ が保持され、
直流成分も難なく再生可能でなる。尚、Ｖｃは、Ｖａ、
Ｖｂに対し、反転電圧となるため、図示していないが、
デジタル部叉は後段のアナログ部にて反転機能が必要で
あることは、云うまでもない。
０と仮定すれば、式より、Ｖｄ＝−Ｖａ となり、Ｖ
ｄには、Ｖａの反転した電圧が発生する。そして、０＜
ｔ＜ｔｓ（ｔｓはサンプリング時間間隔）の期間では、
Ｖｃは式に従って積分が実行される。しかし、ここで
注目すべきは、Ｖｃを決定づけるＶｄが式より明かな
ようにＶｃの関数であり、Ｖｃの変化に伴いＶｄも同方
向に変化し、抵抗Ｒ６に流れる電流が制御され、積分電
圧は直線的に推移していくことになる。そして、時定数
τをｔ＝ｔｓでＶｃ＝−Ｖｂになるように設定すること
で、Ｖｃの積分ベクトルは、Ｖａに追従して変化するこ
とになる。また、Ｖａ＝Ｖｂの直流値に於いても、式
より明かなようにＶｃ＝−Ｖｂのため、Ｖｄ＝−Ｖａ
一定となり、結果として Ｖｃ＝−Ｖａ が保持され、
直流成分も難なく再生可能でなる。尚、Ｖｃは、Ｖａ、
Ｖｂに対し、反転電圧となるため、図示していないが、
デジタル部叉は後段のアナログ部にて反転機能が必要で
あることは、云うまでもない。
【００２７】以上、本発明によれば、小さなＣＲ時定数
により、効率的な積分が実施可能であり、積分部分にデ
ジタルのノイズが発生しにくいため、非常に滑らかなア
ナログ波形を再生することが可能となり、後段のＬＰＦ
（図示せず）を完全に除去することも可能である。さら
に、信号周波数の変化に伴う位相の変化も原理上発生せ
ず、デジタル入力からアナログ出力までのデジタル／ア
ナログ変換時間も最小となる。このため、聴感上の品質
を極限にまで向上させることが可能となる。
により、効率的な積分が実施可能であり、積分部分にデ
ジタルのノイズが発生しにくいため、非常に滑らかなア
ナログ波形を再生することが可能となり、後段のＬＰＦ
（図示せず）を完全に除去することも可能である。さら
に、信号周波数の変化に伴う位相の変化も原理上発生せ
ず、デジタル入力からアナログ出力までのデジタル／ア
ナログ変換時間も最小となる。このため、聴感上の品質
を極限にまで向上させることが可能となる。
【００２８】第２実施例 （図２） この実施例は本発明に係わる他のデジタル／アナログ変
換器に関するものである。
換器に関するものである。
【００２９】図１に於いて説明したアナログ電圧Ｖａ、
Ｖｂの発生を１個のデジタル／アナログ変換回路で実現
する方式を示す２値デジタル／アナログ変換回路ＤＡで
ある。
Ｖｂの発生を１個のデジタル／アナログ変換回路で実現
する方式を示す２値デジタル／アナログ変換回路ＤＡで
ある。
【００３０】デジタル／アナログ変換回路ＤＡＣは、図
１と同様のデジタル信号処理回路（図示せず）の各サン
プリング点に対応する出力デジタル値をアナログ値に変
換するラダー抵抗型のデジタル／アナログ変換回路であ
る。サンプルホールド回路ＳＨは、図１のデジタル遅延
回路と異なり、デジタル／アナログ変換回路ＤＡＣのア
ナログ出力値を１サンプリング周期だけ遅延させるアナ
ログ遅延回路である。デジタル信号処理回路からのデジ
タル信号は、デジタル／アナログ変換回路ＤＡＣに入力
され、アナログ電圧Ｖａを発生させる。また、アナログ
電圧Ｖａ信号は、サンプルホールド回路ＳＨにより１サ
ンプリング周期だけ遅延されて、アナログ電圧Ｖｂを発
生させる。
１と同様のデジタル信号処理回路（図示せず）の各サン
プリング点に対応する出力デジタル値をアナログ値に変
換するラダー抵抗型のデジタル／アナログ変換回路であ
る。サンプルホールド回路ＳＨは、図１のデジタル遅延
回路と異なり、デジタル／アナログ変換回路ＤＡＣのア
ナログ出力値を１サンプリング周期だけ遅延させるアナ
ログ遅延回路である。デジタル信号処理回路からのデジ
タル信号は、デジタル／アナログ変換回路ＤＡＣに入力
され、アナログ電圧Ｖａを発生させる。また、アナログ
電圧Ｖａ信号は、サンプルホールド回路ＳＨにより１サ
ンプリング周期だけ遅延されて、アナログ電圧Ｖｂを発
生させる。
【００３１】アナログ電圧Ｖａ、Ｖｂより、積分ベクト
ルＶｃがデジタル／アナログ変換器の出力側に発生する
動作は、図１と同じであるため、説明を省略する。ま
た、図１と同じものは、同符号で表されている。
ルＶｃがデジタル／アナログ変換器の出力側に発生する
動作は、図１と同じであるため、説明を省略する。ま
た、図１と同じものは、同符号で表されている。
【００３２】第３実施例 （図４） この実施例は本発明に係わる他のデジタル／アナログ変
換器に関するものである。
換器に関するものである。
【００３３】本発明のデジタル／アナログ変換器の基本
は、２値のアナログデ―タより、その差分を積分し積み
重ねるものである。このため、定常状態では、２値のア
ナログデ―タの差分がゼロになり、積分も実行されずに
定常値を保持することが前提である。しかしながら、ア
ナログ出力Ｖａ、アナログ出力Ｖｂの定常時の差分が十
分小さい場合には、問題はないが、アナログ出力Ｖａ、
アナログ出力Ｖｂの定常時の差分が無視できない場合、
この差分が積分対象となり、ノイズの発生を促す。
は、２値のアナログデ―タより、その差分を積分し積み
重ねるものである。このため、定常状態では、２値のア
ナログデ―タの差分がゼロになり、積分も実行されずに
定常値を保持することが前提である。しかしながら、ア
ナログ出力Ｖａ、アナログ出力Ｖｂの定常時の差分が十
分小さい場合には、問題はないが、アナログ出力Ｖａ、
アナログ出力Ｖｂの定常時の差分が無視できない場合、
この差分が積分対象となり、ノイズの発生を促す。
【００３４】これを更に改善するのがこの実施例であ
る。この演算処理回路ＣＡは、図４に示すように、デジ
タル／アナログ変換回路（図示せず）によりデジタル値
をアナログ値に変換されたアナログ出力Ｖａを、抵抗Ｒ
１を介して演算増幅回路ＯＰ１の負極入力側に入力す
る。遅延回路（図示せず）によって、アナログ出力Ｖａ
より１サンプリング周期だけ遅延させられたアナログ出
力Ｖｂを、抵抗Ｒ３及びコンデンサＣ１を介して演算増
幅回路ＯＰ１の正極入力側に入力する。演算増幅回路Ｏ
Ｐ１の正極入力側は、抵抗Ｒ４を介して接地する。演算
増幅回路ＯＰ１の負極入力側を、抵抗Ｒ２を介して演算
増幅回路ＯＰ１の出力側に接続する。演算増幅回路ＯＰ
１の出力側は、抵抗Ｒ６とコンデンサＣの直列回路を介
して接地する。また、抵抗Ｒ６とコンデンサＣの接続点
つまり、デジタル／アナログ変換器の出力側は、演算増
幅回路ＯＰ１の正極入力側に帰還されるようにバッファ
回路ＯＰ２と抵抗Ｒ５を介して抵抗Ｒ３とコンデンサＣ
１の接続点に接続する。このようにして、演算処理回路
ＣＡは、構成されている。
る。この演算処理回路ＣＡは、図４に示すように、デジ
タル／アナログ変換回路（図示せず）によりデジタル値
をアナログ値に変換されたアナログ出力Ｖａを、抵抗Ｒ
１を介して演算増幅回路ＯＰ１の負極入力側に入力す
る。遅延回路（図示せず）によって、アナログ出力Ｖａ
より１サンプリング周期だけ遅延させられたアナログ出
力Ｖｂを、抵抗Ｒ３及びコンデンサＣ１を介して演算増
幅回路ＯＰ１の正極入力側に入力する。演算増幅回路Ｏ
Ｐ１の正極入力側は、抵抗Ｒ４を介して接地する。演算
増幅回路ＯＰ１の負極入力側を、抵抗Ｒ２を介して演算
増幅回路ＯＰ１の出力側に接続する。演算増幅回路ＯＰ
１の出力側は、抵抗Ｒ６とコンデンサＣの直列回路を介
して接地する。また、抵抗Ｒ６とコンデンサＣの接続点
つまり、デジタル／アナログ変換器の出力側は、演算増
幅回路ＯＰ１の正極入力側に帰還されるようにバッファ
回路ＯＰ２と抵抗Ｒ５を介して抵抗Ｒ３とコンデンサＣ
１の接続点に接続する。このようにして、演算処理回路
ＣＡは、構成されている。
【００３５】ここで、特に注目しなければいけない点
は、Ｖｂ、Ｖｃの影響を定常時には、カットするようコ
ンデンサＣ１が付加されている点である。これにより、
Ｖａ≠Ｖｂのベクトル発生は、図１、図２と同様に実施
され、Ｖａ≒Ｖｂの定常時には演算増幅回路ＯＰ１は、
単なるＶａの反転アンプとして動作し、ノイズの発生を
抑止させることができる。
は、Ｖｂ、Ｖｃの影響を定常時には、カットするようコ
ンデンサＣ１が付加されている点である。これにより、
Ｖａ≠Ｖｂのベクトル発生は、図１、図２と同様に実施
され、Ｖａ≒Ｖｂの定常時には演算増幅回路ＯＰ１は、
単なるＶａの反転アンプとして動作し、ノイズの発生を
抑止させることができる。
【００３６】第４、第５実施例 （図５、図６、図
７） この実施例は本発明に係わる他のデジタル／アナログ変
換器に関するものである。
７） この実施例は本発明に係わる他のデジタル／アナログ変
換器に関するものである。
【００３７】図５は、図１の構成を複数個、図６では、
図２の構成を複数個、それぞれ組み合わせて構成するよ
うにした実施例である。尚、簡略化のため、図５、図６
に於いては、図１または図２の回路構成要素を２組とし
た例である。
図２の構成を複数個、それぞれ組み合わせて構成するよ
うにした実施例である。尚、簡略化のため、図５、図６
に於いては、図１または図２の回路構成要素を２組とし
た例である。
【００３８】第４実施例の図５に於いて、図示のよう
に、第１の２値デジタル／アナログ変換回路ＤＡ１に第
１演算処理回路ＣＡ１を接続し、デジタル信号処理回路
（図示せず。）の出力デジタル値の位相を１／２サンプ
リング周期だけ遅延させるデジタル遅延回路である遅延
回路ＳＲに第２の２値デジタル／アナログ変換回路ＤＡ
２を介して第２演算処理回路ＣＡ２を接続し、第１演算
処理回路ＣＡ１と第２演算処理回路ＣＡ２の後段に第１
演算処理回路ＣＡ１と第２演算処理回路ＣＡ２の出力値
を加算して平均化する加算平均回路ＡＤを接続して構成
される。
に、第１の２値デジタル／アナログ変換回路ＤＡ１に第
１演算処理回路ＣＡ１を接続し、デジタル信号処理回路
（図示せず。）の出力デジタル値の位相を１／２サンプ
リング周期だけ遅延させるデジタル遅延回路である遅延
回路ＳＲに第２の２値デジタル／アナログ変換回路ＤＡ
２を介して第２演算処理回路ＣＡ２を接続し、第１演算
処理回路ＣＡ１と第２演算処理回路ＣＡ２の後段に第１
演算処理回路ＣＡ１と第２演算処理回路ＣＡ２の出力値
を加算して平均化する加算平均回路ＡＤを接続して構成
される。
【００３９】そして、第１演算処理回路ＣＡ１の出力波
形が図７（Ａ）図示実線で示すようなものであると、第
２演算処理回路ＣＡ２の出力波形が図７（Ｂ）図示実線
で示すように１／２サンプリング周期だけ遅延された出
力波形となり、加算平均回路ＡＤの出力波形は両出力波
形を平均化した図７（Ｃ）に示すような、図７（Ａ）図
示の出力波形をより一層滑らかにしたような波形とな
る。従って、後段のＬＰＦ（図示せず。）の負担軽減が
一層図れ、聴覚上の音質の一層の向上を図ることがで
き、ＬＰＦの省略も可能になる。
形が図７（Ａ）図示実線で示すようなものであると、第
２演算処理回路ＣＡ２の出力波形が図７（Ｂ）図示実線
で示すように１／２サンプリング周期だけ遅延された出
力波形となり、加算平均回路ＡＤの出力波形は両出力波
形を平均化した図７（Ｃ）に示すような、図７（Ａ）図
示の出力波形をより一層滑らかにしたような波形とな
る。従って、後段のＬＰＦ（図示せず。）の負担軽減が
一層図れ、聴覚上の音質の一層の向上を図ることがで
き、ＬＰＦの省略も可能になる。
【００４０】なお、加算平均回路ＡＤは後段の増幅回路
（図示せず。）の省略を意図して、第１、第２演算処理
回路の各出力値を単に加算する回路であってもよい。
（図示せず。）の省略を意図して、第１、第２演算処理
回路の各出力値を単に加算する回路であってもよい。
【００４１】第５実施例の図６に於いて、図示のよう
に、デジタル／アナログ変換回路ＤＡＣにデジタル／ア
ナログ変換回路ＤＡＣのアナログ出力値を１／２サンプ
リング周期だけ遅延させる第１、第２、第３サンプルホ
ールド回路ＳＨ１、ＳＨ２、ＳＨ３を直列接続する。第
１演算処理回路ＣＡ１には、デジタル／アナログ変換回
路ＤＡＣと第２サンプルホールド回路ＳＨ２を接続し、
第２演算処理回路ＣＡ２には、第１サンプルホールド回
路ＳＨ１と第３サンプルホールド回路ＳＨ３を接続し、
第１演算処理回路ＣＡ１と第２演算処理回路ＣＡ２の後
段に第１演算処理回路ＣＡ１と第２演算処理回路ＣＡ２
の出力値を加算して平均化する加算平均回路ＡＤを接続
して構成される。
に、デジタル／アナログ変換回路ＤＡＣにデジタル／ア
ナログ変換回路ＤＡＣのアナログ出力値を１／２サンプ
リング周期だけ遅延させる第１、第２、第３サンプルホ
ールド回路ＳＨ１、ＳＨ２、ＳＨ３を直列接続する。第
１演算処理回路ＣＡ１には、デジタル／アナログ変換回
路ＤＡＣと第２サンプルホールド回路ＳＨ２を接続し、
第２演算処理回路ＣＡ２には、第１サンプルホールド回
路ＳＨ１と第３サンプルホールド回路ＳＨ３を接続し、
第１演算処理回路ＣＡ１と第２演算処理回路ＣＡ２の後
段に第１演算処理回路ＣＡ１と第２演算処理回路ＣＡ２
の出力値を加算して平均化する加算平均回路ＡＤを接続
して構成される。
【００４２】このように構成すれば、図５で説明したと
同じ図７の出力波形が得られる。
同じ図７の出力波形が得られる。
【００４３】なお、図５及び図６では、演算処理回路を
２個用いた構成で説明したが、演算処理回路をＮ個（Ｎ
は２以上の整数）用い、第１演算処理回路を除き他の第
２、第３、・・・・、第Ｎ演算処理回路に、１／Ｎサン
プリング周期づつ遅延させたアナログ値を入力すれば、
演算処理回路の出力波形が１／Ｎサンプリング周期づつ
遅延された出力波形となり、加算平均回路の出力波形は
Ｎ個の出力波形を平均化した波形になり、出力波形を更
により一層滑らかにしたような波形となる。従って、後
段のＬＰＦ（図示せず。）の負担軽減が更により一層図
れ、聴覚上の音質の更により一層の向上を図ることがで
きる。
２個用いた構成で説明したが、演算処理回路をＮ個（Ｎ
は２以上の整数）用い、第１演算処理回路を除き他の第
２、第３、・・・・、第Ｎ演算処理回路に、１／Ｎサン
プリング周期づつ遅延させたアナログ値を入力すれば、
演算処理回路の出力波形が１／Ｎサンプリング周期づつ
遅延された出力波形となり、加算平均回路の出力波形は
Ｎ個の出力波形を平均化した波形になり、出力波形を更
により一層滑らかにしたような波形となる。従って、後
段のＬＰＦ（図示せず。）の負担軽減が更により一層図
れ、聴覚上の音質の更により一層の向上を図ることがで
きる。
【００４４】なお、図５、６での第１、第２演算処理回
路ＣＡ１、ＣＡ２の内部構成を第１実施例と同じもので
描いたがこれに限られるものでなく、例えば、第３実施
例でもよい。
路ＣＡ１、ＣＡ２の内部構成を第１実施例と同じもので
描いたがこれに限られるものでなく、例えば、第３実施
例でもよい。
【図１】第１実施例に係わるデジタル／アナログ変換器
の構成図
の構成図
【図２】第２実施例に係わるデジタル／アナログ変換器
の構成図
の構成図
【図３】第１、第２実施例に係わるデジタル／アナログ
変換器の動作を説明するための波形図
変換器の動作を説明するための波形図
【図４】第３実施例に係わる演算処理回路の構成図
【図５】第４実施例に係わるデジタル／アナログ変換器
の構成図
の構成図
【図６】第５実施例に係わるデジタル／アナログ変換器
の構成図
の構成図
【図７】第４、第５実施例に係わるデジタル／アナログ
変換器の動作を説明するための波形図
変換器の動作を説明するための波形図
ＡＤ 加算平均回路 ＣＡ 演算処理回路 ＣＡ１ 第１演算処理回路 ＣＡ２ 第２演算処理回路 ＤＡ ２値デジタル／アナログ変換回路 ＤＡ１ 第１の２値デジタル／アナログ変換回路 ＤＡ２ 第２の２値デジタル／アナログ変換回路 ＤＡＣ デジタル／アナログ変換回路 ＤＡＣ１ 第１デジタル／アナログ変換回路 ＤＡＣ２ 第２デジタル／アナログ変換回路 ＯＰ１ 演算増幅回路 ＯＰ２ バッファ回路 ＳＨ サンプルホールド回路 ＳＨ１ 第１サンプルホールド回路 ＳＨ２ 第２サンプルホールド回路 ＳＨ３ 第３サンプルホールド回路 ＳＲ 遅延回路
Claims (6)
- 【請求項１】デジタル信号の各サンプリング点に対応す
る出力デジタル値を第１アナログ出力値として出力さ
せ、かつ、１サンプリング周期だけ遅延させた第２アナ
ログ出力値として出力させる２値デジタル／アナログ変
換回路と、 前記第１アナログ出力値及び前記第２アナログ出力値を
それぞれ第１アナログ入力値及び第２アナログ入力値と
し、該第１アナログ入力値と後記加算部の出力値との差
分値を演算する差分演算部と該差分演算部の差分値を積
分する積分部と該積分部の出力値と前記第２アナログ入
力値とを加算する加算部とからなり該積分部の出力値を
アナログ出力値として出力させる演算処理回路から、 なることを特徴とするデジタル／アナログ変換器。 - 【請求項２】 前記請求項１の２値デジタル／アナログ
変換回路が、 デジタル信号の各サンプリング点に対応する出力デジタ
ル値をアナログ値に変換する第１デジタル／アナログ変
換回路と、 前記出力デジタル値を１サンプリング周期だけ遅延させ
る遅延回路と、該遅延回路のデジタル値をアナログ値に
変換する第２デジタル／アナログ変換回路から、 なる
ことを特徴とするデジタル／アナログ変換器。 - 【請求項３】 前記請求項１の２値デジタル／アナログ
変換回路が、 デジタル信号の各サンプリング点に対応する出力デジタ
ル値をアナログ値に変換するデジタル／アナログ変換回
路と、 該アナログ値を１サンプリング周期だけ遅延させる遅延
回路から、 なることを特徴とするデジタル／アナログ変換器。 - 【請求項４】 演算処理回路が、 デジタル信号に対応した第１アナログ入力を第１抵抗を
介して演算増幅回路の一方の入力側に接続し、 前記デジタル信号に対応し、かつ１サンプリング周期だ
け遅延させた第２アナログ入力を第２抵抗を介して前記
演算増幅回路の他方の入力側に接続し、 前記演算増幅回路の一方の入力側と前記演算増幅回路の
出力側とを第３抵抗で接続し、 前記演算増幅回路の出力側と接地間に第４抵抗と第１コ
ンデンサからなる直列回路を接続し、 前記演算増幅回路の他方の入力側と接地間に第５抵抗を
接続し、 前記直列回路の第４抵抗と第１コンデンサとの接続点と
前記演算増幅回路の他方の入力側間にバッファ回路と第
６抵抗からなる直列回路を接続してなることを特徴とす
る演算処理回路。 - 【請求項５】 演算処理回路が、 デジタル信号に対応した第１アナログ入力を第１抵抗を
介して演算増幅回路の一方の入力側に接続し、 前記デジタル信号に対応し、かつ１サンプリング周期だ
け遅延させた第２アナログ入力を第２抵抗と第２コンデ
ンサを介して前記演算増幅回路の他方の入力側に接続
し、 前記演算増幅回路の一方の入力側と前記演算増幅回路の
出力側とを第３抵抗で接続し、 前記演算増幅回路の出力側と接地間に第４抵抗と第１コ
ンデンサからなる直列回路を接続し、 前記演算増幅回路の他方の入力側と接地間に第５抵抗を
接続し、 前記直列回路の第４抵抗と第１コンデンサとの接続点と
第２抵抗と第２コンデンサとの接続点間にバッファ回路
と第６抵抗からなる直列回路を接続してなることを特徴
とする演算処理回路。 - 【請求項６】第１アナログ入力値と後記加算部の出力値
との差分値を演算する差分演算部と該差分演算部の差分
値を積分する積分部と該積分部の出力値と第２アナログ
入力値とを加算する加算部とからなり該積分部の出力値
をアナログ出力値として出力させる演算処理回路をＮ個
有し、 第１演算処理回路に、該第１アナログ入力値としてデジ
タル信号に対応したアナログ値と、該第２アナログ入力
値として１サンプリング周期だけ遅延させた前記デジタ
ル信号に対応したアナログ値とを入力し、 第２、第３、・・・・、第Ｎ演算処理回路に、該第１ア
ナログ入力値として１／Ｎ、２／Ｎ、・・・・、（Ｎ−
１）／Ｎサンプリング周期だけ遅延させた前記デジタル
信号に対応したアナログ値と、該第２アナログ入力値と
して１／Ｎ＋１、２／Ｎ＋１、・・・・、（Ｎ−１）／
Ｎ＋１サンプリング周期だけ遅延させた前記デジタル信
号に対応したアナログ値とを入力し、 前記第１、第２、第３、・・・・、第Ｎ演算処理回路の
出力側に、すべての演算処理回路の出力値を加算または
平均化する加算平均化回路を接続してなることを特徴と
するデジタル／アナログ変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03258434A JP3134403B2 (ja) | 1991-09-09 | 1991-09-09 | デジタル／アナログ変換器 |
| US07/942,236 US5307064A (en) | 1991-09-09 | 1992-09-09 | Digital-to-analog converter capable of reducing load of low-pass filter |
| DE4230192A DE4230192C2 (de) | 1991-09-09 | 1992-09-09 | Digital-Analog-Wandlereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03258434A JP3134403B2 (ja) | 1991-09-09 | 1991-09-09 | デジタル／アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629853A JPH0629853A (ja) | 1994-02-04 |
| JP3134403B2 true JP3134403B2 (ja) | 2001-02-13 |
Family
ID=17320157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03258434A Expired - Lifetime JP3134403B2 (ja) | 1991-09-09 | 1991-09-09 | デジタル／アナログ変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5307064A (ja) |
| JP (1) | JP3134403B2 (ja) |
| DE (1) | DE4230192C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6697002B2 (en) | 2002-01-17 | 2004-02-24 | Onkyo Corporation | Low-pass filter |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457457A (en) * | 1993-12-07 | 1995-10-10 | Nippon Columbia Co., Ltd. | Digital to analog conversion device which decreases low level high frequency noise |
| US6222474B1 (en) * | 1999-08-31 | 2001-04-24 | Texas Instruments Incorporated | Resistor string digital-to-analog converter with boosted control based on differential input between successively received input words |
| JP2001177411A (ja) * | 1999-12-17 | 2001-06-29 | Sakai Yasue | デジタル−アナログ変換器 |
| US7280060B1 (en) | 2000-05-23 | 2007-10-09 | Marvell International Ltd. | Communication driver |
| US7312739B1 (en) | 2000-05-23 | 2007-12-25 | Marvell International Ltd. | Communication driver |
| USRE41831E1 (en) | 2000-05-23 | 2010-10-19 | Marvell International Ltd. | Class B driver |
| US7433665B1 (en) | 2000-07-31 | 2008-10-07 | Marvell International Ltd. | Apparatus and method for converting single-ended signals to a differential signal, and transceiver employing same |
| US7194037B1 (en) | 2000-05-23 | 2007-03-20 | Marvell International Ltd. | Active replica transformer hybrid |
| US6775529B1 (en) | 2000-07-31 | 2004-08-10 | Marvell International Ltd. | Active resistive summer for a transformer hybrid |
| US7113121B1 (en) | 2000-05-23 | 2006-09-26 | Marvell International Ltd. | Communication driver |
| US6462688B1 (en) | 2000-12-18 | 2002-10-08 | Marvell International, Ltd. | Direct drive programmable high speed power digital-to-analog converter |
| US7095348B1 (en) | 2000-05-23 | 2006-08-22 | Marvell International Ltd. | Communication driver |
| US7606547B1 (en) | 2000-07-31 | 2009-10-20 | Marvell International Ltd. | Active resistance summer for a transformer hybrid |
| RU2210858C2 (ru) * | 2001-10-08 | 2003-08-20 | Дунаев Игорь Борисович | Способ помехоустойчивой передачи информации |
| US7088274B2 (en) * | 2002-04-09 | 2006-08-08 | Texas Instruments Incorporated | Difference amplifier for digital-to-analog converter |
| JP3978744B2 (ja) * | 2002-07-25 | 2007-09-19 | パイオニア株式会社 | デジタルアナログ変換器 |
| US7312662B1 (en) | 2005-08-09 | 2007-12-25 | Marvell International Ltd. | Cascode gain boosting system and method for a transmitter |
| US7577892B1 (en) | 2005-08-25 | 2009-08-18 | Marvell International Ltd | High speed iterative decoder |
| US8914249B2 (en) * | 2008-06-30 | 2014-12-16 | Hioki Denki Kabushiki Kaisha | Resistance measuring apparatus |
| DE102010043842A1 (de) * | 2010-11-12 | 2012-05-16 | Endress + Hauser Wetzer Gmbh + Co Kg | Delta-Sigma-D/A-Wandler |
| JP2020085679A (ja) * | 2018-11-27 | 2020-06-04 | 日本電産株式会社 | 信号処理装置、モータおよびファンモータ |
| CN113158941B (zh) * | 2021-04-29 | 2022-08-16 | 浙江陀曼云计算有限公司 | 基于时序功率数据的机床加工波形的匹配方法及系统 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8813162D0 (en) * | 1988-06-03 | 1988-07-06 | British Telecomm | Digital-to-analogue conversion |
-
1991
- 1991-09-09 JP JP03258434A patent/JP3134403B2/ja not_active Expired - Lifetime
-
1992
- 1992-09-09 DE DE4230192A patent/DE4230192C2/de not_active Expired - Fee Related
- 1992-09-09 US US07/942,236 patent/US5307064A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6697002B2 (en) | 2002-01-17 | 2004-02-24 | Onkyo Corporation | Low-pass filter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0629853A (ja) | 1994-02-04 |
| DE4230192A1 (de) | 1993-03-11 |
| DE4230192C2 (de) | 1999-09-02 |
| US5307064A (en) | 1994-04-26 |
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