JPS61242119A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
- Publication number
- JPS61242119A JPS61242119A JP8340185A JP8340185A JPS61242119A JP S61242119 A JPS61242119 A JP S61242119A JP 8340185 A JP8340185 A JP 8340185A JP 8340185 A JP8340185 A JP 8340185A JP S61242119 A JPS61242119 A JP S61242119A
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- JP
- Japan
- Prior art keywords
- circuit
- input
- digital
- signals
- analog
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤ／Ａ変換装置に関し、特に二極性ディジタル
信号をアナログ信号に変換するＤ／Ａ変換装置に関する
。
信号をアナログ信号に変換するＤ／Ａ変換装置に関する
。
従来のＤ／Ａ変換装置では、二極性ディジタル信号をア
ナログ変換する際、アナログ値の零値付近でオフセット
を無くすることができなかった。
ナログ変換する際、アナログ値の零値付近でオフセット
を無くすることができなかった。
の零値付近のオフセットがノイズになるという欠点があ
る。また最近Ｄ／Ａ変換の高精度化の要求が多くならて
来たが、従来のＤ／Ａ変換装置ではこねに対応すること
がかなり困難であるという欠点もある。
る。また最近Ｄ／Ａ変換の高精度化の要求が多くならて
来たが、従来のＤ／Ａ変換装置ではこねに対応すること
がかなり困難であるという欠点もある。
本発明のＤ／Ａ変換装置は、ディジタル信号を入力する
ディジタル遅延回路および入力反転回路と、前記ディジ
タル遅延回路および入力反転回路の出力をそ１ぞれ入力
するｇｌおよび第２の゛Ｄ／Ａ変換回路と、該第１．第
２のＤ／Ａ変換回路の出力をそわぞｔ１第１．第２の入
力とする第１の加算回路と、前記第１のＤ／Ａ変換回路
の出力および前記第１の加算回路の出力をそれぞれ漿１
および第２の入力とする第２の加算回路とを備えている
。
ディジタル遅延回路および入力反転回路と、前記ディジ
タル遅延回路および入力反転回路の出力をそ１ぞれ入力
するｇｌおよび第２の゛Ｄ／Ａ変換回路と、該第１．第
２のＤ／Ａ変換回路の出力をそわぞｔ１第１．第２の入
力とする第１の加算回路と、前記第１のＤ／Ａ変換回路
の出力および前記第１の加算回路の出力をそれぞれ漿１
および第２の入力とする第２の加算回路とを備えている
。
次に、本発明について図面を参照して説明する。
第１図は本発明のＤ／Ａ変倹装置の一実施例を示すブロ
ック図、第２図は第１図における入出力特性を示す図で
ある。
ック図、第２図は第１図における入出力特性を示す図で
ある。
第１図において、Ｄ／Ａ変換装置はディジタル遅延回路
１と、入力反転回路２と、Ｄ／Ａ変換回路３．４（Ｄ／
Ａ変換回路４を基準側とする）と、２段の加算回路５．
６とを備える。ディジタル遅延回路１と入力反転回路２
にはディジタル信号Ｄ Ｉ ＋〜Ｄｎが入力される。デ
ィジタル遅延回路１はタイミングのずれから生ずるグリ
ッチを防ぐため、入力反転回路２による遅延時間に相当
する時間遅延させてディジタル信号Ｂ１．〜Ｂｎ をＤ
／Ａ変換回路３に出力する。また、入力反転回路２は入
力のディジタル信号Ｄｌ、〜Ｄ、を反転させディジタル
信号Ｃ１，〜Ｃｎ をＤ／Ａ変換回路４に出力する。Ｄ
／Ａ変換回路３はディジタル信号Ｂ１．〜Ｂｎをアナロ
グ変換してアナログ信号Ａ１を加算回路５の中端子およ
び加算回路６の一端子へ入力する。また、Ｄ／Ａ変換回
路４はディジタル信号Ｃ工、〜Ｃｎをアナログ変換して
アナログ信号Ａ２を加算回路５の一端子へ入力する。こ
こでアナログ信号Ａ１とＡ２ は符号が逆で絶対値が等
しいことは明らかである。
１と、入力反転回路２と、Ｄ／Ａ変換回路３．４（Ｄ／
Ａ変換回路４を基準側とする）と、２段の加算回路５．
６とを備える。ディジタル遅延回路１と入力反転回路２
にはディジタル信号Ｄ Ｉ ＋〜Ｄｎが入力される。デ
ィジタル遅延回路１はタイミングのずれから生ずるグリ
ッチを防ぐため、入力反転回路２による遅延時間に相当
する時間遅延させてディジタル信号Ｂ１．〜Ｂｎ をＤ
／Ａ変換回路３に出力する。また、入力反転回路２は入
力のディジタル信号Ｄｌ、〜Ｄ、を反転させディジタル
信号Ｃ１，〜Ｃｎ をＤ／Ａ変換回路４に出力する。Ｄ
／Ａ変換回路３はディジタル信号Ｂ１．〜Ｂｎをアナロ
グ変換してアナログ信号Ａ１を加算回路５の中端子およ
び加算回路６の一端子へ入力する。また、Ｄ／Ａ変換回
路４はディジタル信号Ｃ工、〜Ｃｎをアナログ変換して
アナログ信号Ａ２を加算回路５の一端子へ入力する。こ
こでアナログ信号Ａ１とＡ２ は符号が逆で絶対値が等
しいことは明らかである。
なお加算回路５．６はいずれもアナログ加算器であり、
中端子への入力信号が、基準となる一端子への入力信号
より小さいときは減算器として働き差値を出力する。例
えば中端子への入力信号が１３、ＯＶで一端子への入力
信号が１５．ＯＶのときは差値−２，Ｏｖが出力される
。
中端子への入力信号が、基準となる一端子への入力信号
より小さいときは減算器として働き差値を出力する。例
えば中端子への入力信号が１３、ＯＶで一端子への入力
信号が１５．ＯＶのときは差値−２，Ｏｖが出力される
。
次に、本実権例の入出力特性について説明する。
＠２図において、横軸にＤ／人変換回路３，４（第１図
に図示）への入力ディジタル信号（以下ＶｔＮ）を、ま
た縦軸にその出力値（以下ＶＯＵＴ）をとり１％性αｌ
ｅ’ｌ’およびα２はそわぞれＤ／Ａ変換回路３の誤差
を含まないとき、誤差を含んだときの入出力特性および
Ｄ／Ａ変換回路４の入出力特性を示す。例えばＶＩＮと
してディジタル信号Ｄｌ、〜Ｄｎ（０００１）が入力さ
れると、前述したことからディジタル信号Ｂ１．〜Ｂ、
は（０００１）、ディジタル信号Ｃ１，〜Ｃ１は（１１
１０） となる。ここで特性αｌ、α２の零クロス点
ＰのＶｆＮが〔０１１１〕 であるものとする。前述し
たように、アナログ信号Ａ１９人２のｖｏυ！は符号が
逆で絶対値が等しいので、加算回路５の出力信号（前述
の差値）は零である。
に図示）への入力ディジタル信号（以下ＶｔＮ）を、ま
た縦軸にその出力値（以下ＶＯＵＴ）をとり１％性αｌ
ｅ’ｌ’およびα２はそわぞれＤ／Ａ変換回路３の誤差
を含まないとき、誤差を含んだときの入出力特性および
Ｄ／Ａ変換回路４の入出力特性を示す。例えばＶＩＮと
してディジタル信号Ｄｌ、〜Ｄｎ（０００１）が入力さ
れると、前述したことからディジタル信号Ｂ１．〜Ｂ、
は（０００１）、ディジタル信号Ｃ１，〜Ｃ１は（１１
１０） となる。ここで特性αｌ、α２の零クロス点
ＰのＶｆＮが〔０１１１〕 であるものとする。前述し
たように、アナログ信号Ａ１９人２のｖｏυ！は符号が
逆で絶対値が等しいので、加算回路５の出力信号（前述
の差値）は零である。
特性＾Ｘが温度や内部回路オフセットにより特性α１′
に変わると、７００丁に課電ΔＶが生じ、アナログ零値
付近でも当然誤差ΔＶに近い誤差が生じてこわが加算回
路５で検出されて加算回路６へ入力される。加算回路６
ではアナログ信号Ａ１と加算されるので前記誤差は無く
なる。すなわち。
に変わると、７００丁に課電ΔＶが生じ、アナログ零値
付近でも当然誤差ΔＶに近い誤差が生じてこわが加算回
路５で検出されて加算回路６へ入力される。加算回路６
ではアナログ信号Ａ１と加算されるので前記誤差は無く
なる。すなわち。
アナログ信号Ａｌは出力値が−ｖ１＋ΔＶであり、基準
となるアナログ信号Ａ２は出力値がＶ！であるので、加
算回路５の出力値は（Ｖ１＋ΔＶ） ＋■！＝ΔＶとな
り、加算回路６の出方値、っまクアナログ出力値は（−
ｖｌ＋ΔＶ）−Δｖ＝−Ｖ１となる。こめ誤差ΔＶが無
くなることはアナログ零値の前記零りロス点Ｐ付近では
有効になる。
となるアナログ信号Ａ２は出力値がＶ！であるので、加
算回路５の出力値は（Ｖ１＋ΔＶ） ＋■！＝ΔＶとな
り、加算回路６の出方値、っまクアナログ出力値は（−
ｖｌ＋ΔＶ）−Δｖ＝−Ｖ１となる。こめ誤差ΔＶが無
くなることはアナログ零値の前記零りロス点Ｐ付近では
有効になる。
以上説明したように本発明は、入力した二極性ディジタ
ル信号からそれを変換したアナログ信号と基準となるア
ナログ信号を得１両者を２度加算することにより、アナ
ログ零値のオフセットを無くするので、精度の高いＤ／
Ａ変換を行うことができる効果がある。
ル信号からそれを変換したアナログ信号と基準となるア
ナログ信号を得１両者を２度加算することにより、アナ
ログ零値のオフセットを無くするので、精度の高いＤ／
Ａ変換を行うことができる効果がある。
第１図は本発明のＤ／Ａ変摸変量装置実施例を示すブロ
ック図、第２図は第１図における入出力特性を示す図で
ある。 １・・・・・・ディジタル遅延回路、２・川・・入力反
転回路、３，４・・・・・・Ｄ／Ａ変換回路、５．６・
・・・・・加算回路。 ＼ １．、ｌ
ック図、第２図は第１図における入出力特性を示す図で
ある。 １・・・・・・ディジタル遅延回路、２・川・・入力反
転回路、３，４・・・・・・Ｄ／Ａ変換回路、５．６・
・・・・・加算回路。 ＼ １．、ｌ
Claims (1)
- ディジタル信号を入力するディジタル遅延回路および入
力反転回路と、前記ディジタル遅延回路および入力反転
回路の出力をそれぞれ入力する第１および第２のＤ／Ａ
変換回路と、該第１、第２のＤ／Ａ変換回路の出力をそ
れぞれ第１、第２の入力とする第１の加算回路と、前記
第１のＤ／Ａ変換回路の出力および前記第１の加算回路
の出力をそれぞれ第１および第２の入力とする第２の加
算回路とを備えることを特徴とするＤ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8340185A JPS61242119A (ja) | 1985-04-18 | 1985-04-18 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8340185A JPS61242119A (ja) | 1985-04-18 | 1985-04-18 | Ｄ／ａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61242119A true JPS61242119A (ja) | 1986-10-28 |
Family
ID=13801404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8340185A Pending JPS61242119A (ja) | 1985-04-18 | 1985-04-18 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61242119A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647438U (ja) * | 1987-07-03 | 1989-01-17 | ||
| JPH01165228A (ja) * | 1987-12-22 | 1989-06-29 | Nippon Columbia Co Ltd | Ｄａ変換装置 |
| EP0383689A2 (en) * | 1989-02-14 | 1990-08-22 | Sony Corporation | Digital-to-analog converter |
| JPH03188715A (ja) * | 1989-12-19 | 1991-08-16 | Nippon Columbia Co Ltd | 歪除去回路 |
-
1985
- 1985-04-18 JP JP8340185A patent/JPS61242119A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647438U (ja) * | 1987-07-03 | 1989-01-17 | ||
| JPH01165228A (ja) * | 1987-12-22 | 1989-06-29 | Nippon Columbia Co Ltd | Ｄａ変換装置 |
| EP0383689A2 (en) * | 1989-02-14 | 1990-08-22 | Sony Corporation | Digital-to-analog converter |
| JPH03188715A (ja) * | 1989-12-19 | 1991-08-16 | Nippon Columbia Co Ltd | 歪除去回路 |
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