JPH066630Y2 - Ｄ／ａコンバ−タの歪低減回路 - Google Patents
Ｄ／ａコンバ−タの歪低減回路Info
- Publication number
- JPH066630Y2 JPH066630Y2 JP1986134852U JP13485286U JPH066630Y2 JP H066630 Y2 JPH066630 Y2 JP H066630Y2 JP 1986134852 U JP1986134852 U JP 1986134852U JP 13485286 U JP13485286 U JP 13485286U JP H066630 Y2 JPH066630 Y2 JP H066630Y2
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- JP
- Japan
- Prior art keywords
- converter
- output
- circuit
- bit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】 （イ）産業上の利用分野 この考案は、Ｄ／Ａコンバータに係り、特に各データビ
ットに対応する重み付け量の論理値からの誤差の大きい
Ｄ／Ａコンバータにおける重み付け量補正に好適なＤ／
Ａコンバータの歪低減回路に関する。
ットに対応する重み付け量の論理値からの誤差の大きい
Ｄ／Ａコンバータにおける重み付け量補正に好適なＤ／
Ａコンバータの歪低減回路に関する。
（ロ）従来技術 従来のＤ／Ａコンバータの歪低減回路としては、第３図
に示すように構成されたものがある。
に示すように構成されたものがある。
この第３図に示すＤ／Ａコンバータの歪低減回路は、Ｄ
／Ａコンバータ２のデータ入力端１に印加されるパラレ
ル入力データの任意ビットの入力ラインを、２系統お
よびに分け、その一方の系統を、トランジスタQ1に
よりインバートしてスイッチＳの端子ａに接続し、ま
た、他方の系統をスイッチＳの端子ｃに接続してい
る。さらに、入力データの任意ビットに対応する重み付
け量の理想値からの大小に応じてスイッチＳを切り換
え、コモン端子ｂよりその選択された一方を出力し、可
変抵抗器VR1によって最適値に調整してオペアンプ３の
一端においてＤ／Ａコンバータ２のアナログ出力と加算
するように構成されていた。
／Ａコンバータ２のデータ入力端１に印加されるパラレ
ル入力データの任意ビットの入力ラインを、２系統お
よびに分け、その一方の系統を、トランジスタQ1に
よりインバートしてスイッチＳの端子ａに接続し、ま
た、他方の系統をスイッチＳの端子ｃに接続してい
る。さらに、入力データの任意ビットに対応する重み付
け量の理想値からの大小に応じてスイッチＳを切り換
え、コモン端子ｂよりその選択された一方を出力し、可
変抵抗器VR1によって最適値に調整してオペアンプ３の
一端においてＤ／Ａコンバータ２のアナログ出力と加算
するように構成されていた。
（ハ）考案が解決しようとする問題点 しかし、上記した従来のＤ／Ａコンバータの歪低減回路
においては、検出ビットに対応する出力レベル誤差の極
性に応じてスイッチＳを切り換える必要があり、その都
度操作をする煩わしさがあった。また、各ビット入力デ
ータの立ち上がりが、歪補正信号の立ち上がりとなるた
め、実際のアナログ出力と補正信号出力とが同期しない
場合があり、この場合、高域での歪改善効果が少なくな
るという問題点があった。
においては、検出ビットに対応する出力レベル誤差の極
性に応じてスイッチＳを切り換える必要があり、その都
度操作をする煩わしさがあった。また、各ビット入力デ
ータの立ち上がりが、歪補正信号の立ち上がりとなるた
め、実際のアナログ出力と補正信号出力とが同期しない
場合があり、この場合、高域での歪改善効果が少なくな
るという問題点があった。
この考案は上記した点に鑑みてなされたものであり、そ
の目的とするところは、上記した従来例の欠点を解消し
たＤ／Ａコンバータの歪低減回路を提供することにあ
る。
の目的とするところは、上記した従来例の欠点を解消し
たＤ／Ａコンバータの歪低減回路を提供することにあ
る。
（ニ）問題を解決するための手段 この考案に係るＤ／Ａコンバータの歪低減回路は、入力
データより任意のビットの論理値を検出するビット検出
回路と、このビット検出回路の出力をＤ／Ａコンバータ
のデータラッチ信号によりアナログ出力と同期させる同
期回路と、この同期回路より出力された出力電圧値を任
意のレベルＤＣ電圧に変換する加減算回路とを設けて、
加減算回路の出力をＤ／Ａコンバータのアナログ出力に
加算するように構成することによって問題の解決を図っ
ている。
データより任意のビットの論理値を検出するビット検出
回路と、このビット検出回路の出力をＤ／Ａコンバータ
のデータラッチ信号によりアナログ出力と同期させる同
期回路と、この同期回路より出力された出力電圧値を任
意のレベルＤＣ電圧に変換する加減算回路とを設けて、
加減算回路の出力をＤ／Ａコンバータのアナログ出力に
加算するように構成することによって問題の解決を図っ
ている。
（ホ）作用 ビット検出回路は、入力されるビットクロックとラッチ
信号とによって任意のデータビットの論理値を同期回路
に出力する。出力された信号は、ラッチ信号により、Ｄ
／Ａコンバータのアナログ出力と同期する。このことに
より、歪補正信号の出力をＤ／Ａコンバータの出力と同
期させて出力することができる。
信号とによって任意のデータビットの論理値を同期回路
に出力する。出力された信号は、ラッチ信号により、Ｄ
／Ａコンバータのアナログ出力と同期する。このことに
より、歪補正信号の出力をＤ／Ａコンバータの出力と同
期させて出力することができる。
また、補正量調整を、加減算回路の入力レベル差を可変
することにより、検出ビットに対する重み付け量の理想
値からの誤差の極性に応じてスイッチを切り替える必要
なく調整が可能となる。
することにより、検出ビットに対する重み付け量の理想
値からの誤差の極性に応じてスイッチを切り替える必要
なく調整が可能となる。
（ヘ）実施例 この考案に係るＤ／Ａコンバータの歪低減回路の実施例
を第１図および第２図に基づいて説明する。第１図は全
体構成を示すブロック図、第２図は各構成の出力波形を
示す特性図である。
を第１図および第２図に基づいて説明する。第１図は全
体構成を示すブロック図、第２図は各構成の出力波形を
示す特性図である。
図において、シリアルデータ入力端１１に入力されたシ
リアル入力データは、Ｄ／Ａコンバータ２とビット検出
回路４に入力される。ビット検出回路４は、ビットクロ
ック入力端13から入力されるビットクロックと、データ
ラッチ信号入力端12から入力されるラッチ信号とから、
任意のデータビットの論理値を、同期回路５に対して出
力信号ロを出力する。この出力信号ロは、データラッチ
信号入力端12に入力されたラッチ信号により、Ｄ／Ａコ
ンバータ２のアナログ出力信号イと同期して加減算回路
６に対して出力信号ハを出力する。この出力信号ハは、
検出したビットに対応する適正重み付け量からの大小に
応じて、可変抵抗器VR1により調整され、加減算回路６
の出力に適正歪補正電圧△Ｖ（または−△Ｖ）の歪補正
信号ニを出力する。この加減算回路６の歪補正信号ニを
Ｄ／Ａコンバータ２のアナログ出力信号イに加算する。
リアル入力データは、Ｄ／Ａコンバータ２とビット検出
回路４に入力される。ビット検出回路４は、ビットクロ
ック入力端13から入力されるビットクロックと、データ
ラッチ信号入力端12から入力されるラッチ信号とから、
任意のデータビットの論理値を、同期回路５に対して出
力信号ロを出力する。この出力信号ロは、データラッチ
信号入力端12に入力されたラッチ信号により、Ｄ／Ａコ
ンバータ２のアナログ出力信号イと同期して加減算回路
６に対して出力信号ハを出力する。この出力信号ハは、
検出したビットに対応する適正重み付け量からの大小に
応じて、可変抵抗器VR1により調整され、加減算回路６
の出力に適正歪補正電圧△Ｖ（または−△Ｖ）の歪補正
信号ニを出力する。この加減算回路６の歪補正信号ニを
Ｄ／Ａコンバータ２のアナログ出力信号イに加算する。
上記のアナログ出力信号イと歪補正信号ニとの関係を第
２図に示す。第２図［Ａ］は、同期回路５を設けた場合
を示し、第２図［Ｂ］は、同期回路５を設けていない場
合を示している。この第２図において、時間遅れ△ｔ
は、信号周波数に依存しないため、特に、高い周波数の
信号において、時間遅れ△ｔによる歪の改善効果の低下
が顕著となるが、アナログ出力信号イと歪補正信号ニと
の同期を確実に取ることができるため、高域で歪改善効
果を向上させることができる。
２図に示す。第２図［Ａ］は、同期回路５を設けた場合
を示し、第２図［Ｂ］は、同期回路５を設けていない場
合を示している。この第２図において、時間遅れ△ｔ
は、信号周波数に依存しないため、特に、高い周波数の
信号において、時間遅れ△ｔによる歪の改善効果の低下
が顕著となるが、アナログ出力信号イと歪補正信号ニと
の同期を確実に取ることができるため、高域で歪改善効
果を向上させることができる。
（ト）考案の効果 この考案に係るＤ／Ａコンバータの歪低減回路によれ
ば、歪補正信号をＤ／Ａコンバータ出力と同期させて出
力することができるので、高帯域に渡って、適正量の歪
補正を行なうことができる。また、補正量調整を、加減
算回路の入力レベル差を可変することによって行なって
いるため、検出ビットに対する重み付け量の理想値から
の誤差の極性に応じてスイッチを切り替える必要がな
く、調整を容易に行なうことができるという効果が得ら
れる。
ば、歪補正信号をＤ／Ａコンバータ出力と同期させて出
力することができるので、高帯域に渡って、適正量の歪
補正を行なうことができる。また、補正量調整を、加減
算回路の入力レベル差を可変することによって行なって
いるため、検出ビットに対する重み付け量の理想値から
の誤差の極性に応じてスイッチを切り替える必要がな
く、調整を容易に行なうことができるという効果が得ら
れる。
第１図および第２図は、この考案の実施例を示すもの
で、第１図は全体構成を示すブロック図、第２図は各構
成の出力波形を示すもので、第２図［Ａ］は、同期回路
がある場合を示し、第２図［Ｂ］は同期回路が無い場合
を示すものである。 第３図は従来例を示す構成図である。 2：Ｄ／Ａコンバータ、3：オペアンプ、4：ビット検出
回路、5：同期回路、6：加減算回路、VR1：可変抵抗
器、11：シリアルデータ入力端、12：データラッチ信号
入力端、13：ビットクロック入力端
で、第１図は全体構成を示すブロック図、第２図は各構
成の出力波形を示すもので、第２図［Ａ］は、同期回路
がある場合を示し、第２図［Ｂ］は同期回路が無い場合
を示すものである。 第３図は従来例を示す構成図である。 2：Ｄ／Ａコンバータ、3：オペアンプ、4：ビット検出
回路、5：同期回路、6：加減算回路、VR1：可変抵抗
器、11：シリアルデータ入力端、12：データラッチ信号
入力端、13：ビットクロック入力端
Claims (1)
- 【請求項１】Ｄ／Ａコンバータにおいて、入力データよ
り任意のビットの論理値を検出するビット検出回路と、
このビット検出回路の出力を、Ｄ／Ａコンバータのデー
タラッチ信号により、アナログ出力と同期させる同期回
路と、この同期回路より出力された出力電圧値を、任意
のレベルのＤＣ電圧に変換する加減算回路とを設け、前
記加減算回路の出力を、前記Ｄ／Ａコンバータのアナロ
グ出力に加算するように構成されていることを特徴とす
るＤ／Ａコンバータの歪低減回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986134852U JPH066630Y2 (ja) | 1986-09-04 | 1986-09-04 | Ｄ／ａコンバ−タの歪低減回路 |
| US07/090,544 US4808998A (en) | 1986-09-04 | 1987-08-28 | Distortion reduction circuit for a D/A converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986134852U JPH066630Y2 (ja) | 1986-09-04 | 1986-09-04 | Ｄ／ａコンバ−タの歪低減回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6341937U JPS6341937U (ja) | 1988-03-19 |
| JPH066630Y2 true JPH066630Y2 (ja) | 1994-02-16 |
Family
ID=15137976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986134852U Expired - Lifetime JPH066630Y2 (ja) | 1986-09-04 | 1986-09-04 | Ｄ／ａコンバ−タの歪低減回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4808998A (ja) |
| JP (1) | JPH066630Y2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02128522A (ja) * | 1988-11-09 | 1990-05-16 | Nakamichi Corp | デグリッチ回路 |
| US5198814A (en) * | 1990-11-28 | 1993-03-30 | Nec Corporation | Digital-to-analog converter with conversion error compensation |
| US5684481A (en) * | 1994-03-18 | 1997-11-04 | Analog Devices | Rail-to-rail DAC drive circuit |
| USRE38083E1 (en) * | 1994-03-18 | 2003-04-22 | Analog Devices, Inc. | Rail-to-rail DAC drive circuit |
| GB2299228B (en) * | 1995-03-13 | 1998-08-05 | Yamamura Churchill Limited | A digital to analogue converter |
| JP4416254B2 (ja) * | 2000-02-24 | 2010-02-17 | キヤノン株式会社 | 画像形成装置 |
| US6937178B1 (en) | 2003-05-15 | 2005-08-30 | Linear Technology Corporation | Gradient insensitive split-core digital to analog converter |
| US8981982B2 (en) * | 2013-04-05 | 2015-03-17 | Maxlinear, Inc. | Multi-zone data converters |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5232657A (en) * | 1975-09-09 | 1977-03-12 | Fujitsu Ltd | Digital-analog converter |
| JPS5337365A (en) * | 1976-09-18 | 1978-04-06 | Nippon Telegr & Teleph Corp <Ntt> | Correcting method of d/a converting error for d/a converter |
| JPS5953727B2 (ja) * | 1977-04-06 | 1984-12-26 | 株式会社日立製作所 | 補正回路付ｄａ変換器 |
| US4342983A (en) * | 1980-08-11 | 1982-08-03 | Westinghouse Electric Corp. | Dynamically calibrated successive ranging A/D conversion system and D/A converter for use therein |
| US4323885A (en) * | 1980-09-29 | 1982-04-06 | Bell Telephone Laboratories, Incorporated | Noise and crosstalk reduction in mid-riser biased encoders |
| JPS57104320A (en) * | 1980-12-22 | 1982-06-29 | Nec Corp | Digital-analogue converter |
-
1986
- 1986-09-04 JP JP1986134852U patent/JPH066630Y2/ja not_active Expired - Lifetime
-
1987
- 1987-08-28 US US07/090,544 patent/US4808998A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6341937U (ja) | 1988-03-19 |
| US4808998A (en) | 1989-02-28 |
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