JPH0255475A - ディジタル信号処理回路 - Google Patents
ディジタル信号処理回路Info
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- JPH0255475A JPH0255475A JP63207100A JP20710088A JPH0255475A JP H0255475 A JPH0255475 A JP H0255475A JP 63207100 A JP63207100 A JP 63207100A JP 20710088 A JP20710088 A JP 20710088A JP H0255475 A JPH0255475 A JP H0255475A
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- Japan
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- circuit
- signal
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- detection circuit
- clamp
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 28
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
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- 229940028444 muse Drugs 0.000 description 1
- GMVPRGQOIOIIMI-DWKJAMRDSA-N prostaglandin E1 Chemical group CCCCC[C@H](O)\C=C\[C@H]1[C@H](O)CC(=O)[C@@H]1CCCCCCC(O)=O GMVPRGQOIOIIMI-DWKJAMRDSA-N 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
本発明はＴＶ信号において、ディジタル値のレベルが規
定されているＨ Ｄ波形を利用してディジタル信号処理
を行うためのディジタル信号処理回路に関するものであ
る。
定されているＨ Ｄ波形を利用してディジタル信号処理
を行うためのディジタル信号処理回路に関するものであ
る。
「従来の技術」
従来、ＴＶ信号のディジタル信号処理におけるクランプ
回路技術では、第５図に示すように、アナログ回路（１
）の信号をディジタル回路（２）のＡ／Ｄ変換回路（３
）でディジタル信号に変換し、この信号をクランプレベ
ル検出回路（４）に加えてクランプレベルを算出し、算
出したクランプレベルを再度Ｄ／Ａ変換回路（５）でア
ナログ値に戻し、アナログ回路（１）側で水平同期レベ
ルをクランプしていた。
回路技術では、第５図に示すように、アナログ回路（１
）の信号をディジタル回路（２）のＡ／Ｄ変換回路（３
）でディジタル信号に変換し、この信号をクランプレベ
ル検出回路（４）に加えてクランプレベルを算出し、算
出したクランプレベルを再度Ｄ／Ａ変換回路（５）でア
ナログ値に戻し、アナログ回路（１）側で水平同期レベ
ルをクランプしていた。
「発明が解決しようとする課題」
以上のような方法によれば、アナログ側での温度ドリフ
トをＡ／Ｄ変換回路（３）のダイナミックレンジをフル
に使用できるという利点がある。しかし、ディジタル回
路（２）側からアナログ回路（１）側へフィードバック
するため、回路構成上複雑で、かつ細心の注意を要する
とともに、水平同期信号の波形にサンプリングクロック
の位相情報が含まれ、これを用いてＰＬＬ回路を構成す
る場合には、クランプ動作のオン、オフ判定が必要にな
るという問題があった。
トをＡ／Ｄ変換回路（３）のダイナミックレンジをフル
に使用できるという利点がある。しかし、ディジタル回
路（２）側からアナログ回路（１）側へフィードバック
するため、回路構成上複雑で、かつ細心の注意を要する
とともに、水平同期信号の波形にサンプリングクロック
の位相情報が含まれ、これを用いてＰＬＬ回路を構成す
る場合には、クランプ動作のオン、オフ判定が必要にな
るという問題があった。
本発明は１゛■信号のクランプをすべてディジタル信号
処理で実現するような回路を得ることを目的とするもの
である。
処理で実現するような回路を得ることを目的とするもの
である。
「課題を解決するための手段」
本発明は、ＴＶ信号をＡ／Ｄ変換回路でディジタル信号
に変換して処理を行うようにしたものにおいて、前記Ａ
／Ｄ変換回路の出力側に、ＴＶ信号の同期信号を検出す
る同期信号検出回路と、この同期信号検出回路からのゲ
ートパルスで信号の所定位置からクランプレベルを算出
するクランプレベル検出回路と、Ｉ−］ Ｉ）の所定位
置におけるレベルを前記同期信号検出回路からのゲート
パルスによって検出するＨＤレベル検出回路と、前記ク
ランプレベル検出回路とＨＤレベル検出回路とからレベ
ルのずれを演算する演算回路と、この演算回路で得られ
たずれの出力によって前記Ａ／Ｄ変換回路の′ｒ■ＴＶ
信号正する補正回路とを結合してなるものである。
に変換して処理を行うようにしたものにおいて、前記Ａ
／Ｄ変換回路の出力側に、ＴＶ信号の同期信号を検出す
る同期信号検出回路と、この同期信号検出回路からのゲ
ートパルスで信号の所定位置からクランプレベルを算出
するクランプレベル検出回路と、Ｉ−］ Ｉ）の所定位
置におけるレベルを前記同期信号検出回路からのゲート
パルスによって検出するＨＤレベル検出回路と、前記ク
ランプレベル検出回路とＨＤレベル検出回路とからレベ
ルのずれを演算する演算回路と、この演算回路で得られ
たずれの出力によって前記Ａ／Ｄ変換回路の′ｒ■ＴＶ
信号正する補正回路とを結合してなるものである。
「作用」
アナログのＴＶ信号はＡ／Ｄ変換回路でディジタル信号
に変換され、このディジタル信号から同期信号を抽出し
、これに基づきクランプレベルを検出し、さらにＨＤレ
ベルを検出する。前記クランプレベルとＨＤレベルの差
からずれを演算し、このずれをＴＶ信号から差し引いて
補正する。このようにしてＴＶ信号のクランプをすべて
ディジタル信号処理で実現する。なお、Ａ／Ｄ変換変換
入直流レベル変動を考慮した場合、オーバーフローを避
けるため予め久方振幅を下げておくことが必要で、その
ため、Ａ／Ｄ変換用ＩＣのビット数を１ビツト上げるこ
とで対処できる。
に変換され、このディジタル信号から同期信号を抽出し
、これに基づきクランプレベルを検出し、さらにＨＤレ
ベルを検出する。前記クランプレベルとＨＤレベルの差
からずれを演算し、このずれをＴＶ信号から差し引いて
補正する。このようにしてＴＶ信号のクランプをすべて
ディジタル信号処理で実現する。なお、Ａ／Ｄ変換変換
入直流レベル変動を考慮した場合、オーバーフローを避
けるため予め久方振幅を下げておくことが必要で、その
ため、Ａ／Ｄ変換用ＩＣのビット数を１ビツト上げるこ
とで対処できる。
「実施例」
以下、本発明の一実施例を図面について説明する。
第１図において、（１０）はアナログのＴＶ信号入力端
子で、この入力端子（１０）はアンプ（１１）、結合コ
ンデンサ（１２）を介してＡ／Ｄ変換回路（１３）に結
合されている。このＡ／Ｄ変換回路（１３）を構成する
ＩＣは、８ビツトが主流であるが、Ａ’／Ｄ変換入力の
直流レベル変動を考慮した場合、オーバーフローを避け
るため、ｉＣのビット数を上げ、９ビツトまたは１０ビ
ツトを使用する。
子で、この入力端子（１０）はアンプ（１１）、結合コ
ンデンサ（１２）を介してＡ／Ｄ変換回路（１３）に結
合されている。このＡ／Ｄ変換回路（１３）を構成する
ＩＣは、８ビツトが主流であるが、Ａ’／Ｄ変換入力の
直流レベル変動を考慮した場合、オーバーフローを避け
るため、ｉＣのビット数を上げ、９ビツトまたは１０ビ
ツトを使用する。
このＡ／Ｄ変換回路（１３）の出力側には同期信号を検
出する同期信号検出回路（１４）、クランプレベルを検
出するクランプレベル検出回路（１５）、ＨＤレベルを
検出するＨ Ｄレベル検出回路（１６）が結合されてい
る。これらクランプレベル検出回路（１５）とＩ−Ｉ
Ｄレベル検出回路（１６）は前記同期信号検出回路（１
４）からのゲートパルス信号が入力して所定のレベルを
検出する。また、このクランプレベル検出回路（１５）
とＨＤレベル検出回路（１６）には減算口路（１７）と
加算回路（１８）からなり、ずれを検出するための演算
回路（１９）が結合されている。また、この演算回路（
１９）と前記Ａ／Ｄ変換回路（１３）には減算回路（２
０）と加算回路（２１）からなり、ＴＶ信号出力からず
れを除去するための補正回路（２２）が結合されている
。さらに、ビット数を変換するためのビット数変換回路
（２３）を介して出力端子（２４）に結合されている。
出する同期信号検出回路（１４）、クランプレベルを検
出するクランプレベル検出回路（１５）、ＨＤレベルを
検出するＨ Ｄレベル検出回路（１６）が結合されてい
る。これらクランプレベル検出回路（１５）とＩ−Ｉ
Ｄレベル検出回路（１６）は前記同期信号検出回路（１
４）からのゲートパルス信号が入力して所定のレベルを
検出する。また、このクランプレベル検出回路（１５）
とＨＤレベル検出回路（１６）には減算口路（１７）と
加算回路（１８）からなり、ずれを検出するための演算
回路（１９）が結合されている。また、この演算回路（
１９）と前記Ａ／Ｄ変換回路（１３）には減算回路（２
０）と加算回路（２１）からなり、ＴＶ信号出力からず
れを除去するための補正回路（２２）が結合されている
。さらに、ビット数を変換するためのビット数変換回路
（２３）を介して出力端子（２４）に結合されている。
つぎにその作用を説明する。なお、説明の都合上、波形
はアナログで記載した。
はアナログで記載した。
例えば、ＭＵＳＥ信号の場合を考えると、第３図（ａ）
に示すようなＨＤ信号（２５） （２５）を有する。
に示すようなＨＤ信号（２５） （２５）を有する。
このＨＤ信号（２５） （２５）は、波形がＩ−１毎に
反転して出現する。ＨＤレベル検出回路（１６）では第
２図（ａ）のように、このＨＤ信号（２５）の上端また
は下端が、同期信号検出回路（１４）からのゲートパル
ス（Ｐａ）によってレベルを検出する。同時に、クラン
プレベル検出回路（１５）では、同期信号検出回路（Ｉ
４）からのゲートパルス（Ｐａ） （Ｐｂ）によって新
たな基準レベルを算出する。そして、演算回路（１９）
でそのずれを求め、Ａ／Ｄ変換回路（１３）からのＴＶ
信号をこのずれの分だけ補正回路（２２）で補正する。
反転して出現する。ＨＤレベル検出回路（１６）では第
２図（ａ）のように、このＨＤ信号（２５）の上端また
は下端が、同期信号検出回路（１４）からのゲートパル
ス（Ｐａ）によってレベルを検出する。同時に、クラン
プレベル検出回路（１５）では、同期信号検出回路（Ｉ
４）からのゲートパルス（Ｐａ） （Ｐｂ）によって新
たな基準レベルを算出する。そして、演算回路（１９）
でそのずれを求め、Ａ／Ｄ変換回路（１３）からのＴＶ
信号をこのずれの分だけ補正回路（２２）で補正する。
すると、第３図（ｂ）の波形となる。つぎに、ビット数
変換回路（２３）により新たな基準レベルにすると、第
３図（ｃ）のような出力が得られる。
変換回路（２３）により新たな基準レベルにすると、第
３図（ｃ）のような出力が得られる。
前記第３図の実施例では、ＨＤ信号レベル（２５）がＴ
Ｖ信号の中間値である場合を説明したが、第４図のよう
に、ＴＶ信号の最小値である場合も同様である。すなわ
ち、第４図（ａ）のように、ＨＤ信号レベル（２５）を
検出し、これを第４図（ｂ）のように、ＨＤ信号レベル
（２５）を一定レベルとなるようにクランプし、ついで
第４図（Ｃ）のように低ビットのダイナミックレンジに
変換し、さらにビット数変換回路（２３）で第４図（ｄ
）のようにビット変換をする。
Ｖ信号の中間値である場合を説明したが、第４図のよう
に、ＴＶ信号の最小値である場合も同様である。すなわ
ち、第４図（ａ）のように、ＨＤ信号レベル（２５）を
検出し、これを第４図（ｂ）のように、ＨＤ信号レベル
（２５）を一定レベルとなるようにクランプし、ついで
第４図（Ｃ）のように低ビットのダイナミックレンジに
変換し、さらにビット数変換回路（２３）で第４図（ｄ
）のようにビット変換をする。
「発明の効果」
本発明は」二連のように構成したので、クランプ回路は
すべてディジタル側において処理されるので、アナログ
系へのフィードバックに伴う回路上の困難さを考慮する
ことなく回路構成ができる。
すべてディジタル側において処理されるので、アナログ
系へのフィードバックに伴う回路上の困難さを考慮する
ことなく回路構成ができる。
第１図は本発明によるディジタル信号処理回路の一実施
例を示すブロック図、第２図、第３図および第４図は波
形図、第５図は従来回路のブロック図である。 （１０）・・・アナログＴＶ信号入力端子、（１１）・
・・アンプ、（１２）・・・結合コンデンサ、（１３）
・・・Ａ／Ｄ変換回路、（１４）・・・同期信号検出回
路、（１５）・・・クランプレベル検出回路、（１６）
・・・ＨＤレベル検出回路、（１９）・・・演算回路、
（ｚ２）・・・補正回路、（２３）・・・ビット数変換
回路、（２４）・・・出力端子。 出願人 株式会社富士通ゼネラル 第 図 第 図
例を示すブロック図、第２図、第３図および第４図は波
形図、第５図は従来回路のブロック図である。 （１０）・・・アナログＴＶ信号入力端子、（１１）・
・・アンプ、（１２）・・・結合コンデンサ、（１３）
・・・Ａ／Ｄ変換回路、（１４）・・・同期信号検出回
路、（１５）・・・クランプレベル検出回路、（１６）
・・・ＨＤレベル検出回路、（１９）・・・演算回路、
（ｚ２）・・・補正回路、（２３）・・・ビット数変換
回路、（２４）・・・出力端子。 出願人 株式会社富士通ゼネラル 第 図 第 図
Claims (2)
- （１）ＴＶ信号をＡ／Ｄ変換回路でディジタル信号に変
換して処理を行うようにしたものにおいて、前記Ａ／Ｄ
変換回路の出力側に、ＴＶ信号の同期信号を検出する同
期信号検出回路と、この同期信号検出回路からのゲート
パルスで信号の所定位置からクランプレベルを算出する
クランプレベル検出回路と、ＨＤの所定位置におけるレ
ベルを前記同期信号検出回路からのゲートパルスによっ
て検出するＨＤレベル検出回路と、前記クランプレベル
検出回路とＨＤレベル検出回路とからレベルのずれを演
算する演算回路と、この演算回路で得られたずれの出力
によって前記Ａ／Ｄ変換回路のＴＶ信号を補正する補正
回路とを結合してなることを特徴とするディジタル信号
処理回路。 - （２）Ａ／Ｄ変換回路へのＴＶ信号の入力振幅レベルを
下げるためビット数を上げ信号処理後にビット数変換回
路にて下げるようにした請求項（１）記載のディジタル
信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63207100A JPH0255475A (ja) | 1988-08-20 | 1988-08-20 | ディジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63207100A JPH0255475A (ja) | 1988-08-20 | 1988-08-20 | ディジタル信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0255475A true JPH0255475A (ja) | 1990-02-23 |
Family
ID=16534199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63207100A Pending JPH0255475A (ja) | 1988-08-20 | 1988-08-20 | ディジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0255475A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343245A (en) * | 1991-12-05 | 1994-08-30 | Samsung Electronics Co., Ltd. | Digital clamp circuit for clamping based on the level of an optical black period of a picture signal |
-
1988
- 1988-08-20 JP JP63207100A patent/JPH0255475A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343245A (en) * | 1991-12-05 | 1994-08-30 | Samsung Electronics Co., Ltd. | Digital clamp circuit for clamping based on the level of an optical black period of a picture signal |
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