JPH03268588A - ディジタルａｇｃ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＴＶ、ＶＴＲなどに組込まれるディジタルＡＧ
Ｃ回路に関する。

［従来の技術と発明が解決しようとする課題］最近のデ
ィジタル技術の発展に伴ないアナログＡＧＣ回路に代え
てディジタル型のＡＧＣ回路をＴＶＳＶＴＲなどに組込
み、ビデオ信号を正確に所定のレベルにコントロールす
るディジタルＡＧＣ回路が提案され実用化されている。

第７図、第８図、第９図はそれぞれ従来のディジタルＡ
ＧＣ回路を示す。なお同図中ディジタル信号については
白抜きの矢印で示す。第７図を参照して、アナログ画像
信号は、入力端子５１を通してアナログＡＧＣ回路５２
に入力され、このＡＧＣ回路５２により低レベルにされ
た後、クランプ回路５３に与えられる。クランプ回路５
３はＡＧＣ増幅されたアナログ画像信号を一定レベルに
クランプした後、サンプルホールド回路５４に供給する
。サンプルホールド回路５４は一定のサンプリング周期
で画像信号をサンプリングして、Ａ／Ｄ変換器５５に与
える。Ａ／Ｄ変換器５５はサンプルホールドされた信号
を８〜９ビツトのディジタル値に変換する。このＡ／Ｄ
変換された値は他のディジタル処理回路、およびレベル
検出回路５６、ゲイン検出回路５７に与えられる。レベ
ル検出回路５６はディジタル画像信号のペデスタルの値
を検出し、これをＤ／Ａ変換器５８に与える。

Ｄ／Ａ変換器５８はペデスタルの値をアナログ信号に変
換し、ローパスフィルタ（以下、ＬＰＦ）５９を通して
クランプ回路３に与える。クランプ回路５３はペデスタ
ル値を変換したアナログ信号により制御され、ディジタ
ル画像信号のペデスタルレベルをを一定にするように働
く。また、ゲイン検出回路７はディジタル画像信号のシ
ンクレベル（同期信号の先端からペデスタルまてのレベ
ル）や映像信号のレベルを検出し、これをＤ／Ａ変換器
６０に与える。Ｄ／Ａ変換器６０は前記Ｄ／Ａ変換器５
８と同様にしてシンクレベルや映像信号のディジタル値
をアナログ信号に変換してＬＰＦ６１に与える。ＬＰＦ
６１によりノイズ成分等が除去されたアナログ信号によ
りＡＧＣ回路５２の増幅率を制御する。これによりディ
ジタル画像信号のレベルが一定となる。

しかし、上記ディジタルＡＧＣ回路は、アナログＡＧＣ
回路２を使用しており、アナログＡＧＣ回路２の出力を
ディジタル処理している。したがって、アナログ処理に
伴なうＳ／Ｎ比の問題が残存している。また、アナログ
ＡＧＣ回路２を設けることにより、回路全体が複雑化す
るという問題がある。

第８図のディジタルＡＧＣ回路は、第７図に示したアナ
ログＡＧＣ回路を省略したものである。

上記第７図と相違する点はＡ／Ｄ変換器５５からのディ
ジタル映像信号が乗算器６２に入力され、乗算器６２に
おいてゲイン検出回路５７からの値とディジタル画像信
号とを乗算し出力している点である。なおこのゲイン検
出回路５７は第７図のゲイン検出回路５７と同様にシン
クレベル、ビデオ信号のレベルを検出する。そして、乗
算器の出力が一定になるように乗算器をコントロールし
ている。

しかし、このディジタル型ＡＧＣ回路は乗算器６２のペ
デスタルの値が変化する可能性がある。

なぜならクランプ回路５３は乗算器の出力の値とは無関
係に検出されるペデスタルレベルによって制御されるの
で、乗算器６２の出力のペデスタルレベルは変動するこ
とになる。

第９図のディジタルＡＧＣ回路は上記第８図の改良であ
る。同図を参照して、乗算器６２において、Ａ／Ｄ変換
器５５の出力データとゲイン検出回路５７により検出さ
れたビデオ信号などのレベルが乗算され、この乗算され
た値がレベル検出回路５６に与えられる。レベル検出回
路５６は上記乗算値からペデスタルの値を検出する。こ
のペデスタルの値はＤ／Ａ変換器５８に与えられる。Ｄ
／Ａ変換器５８はディジタルデータをアナログ信号に変
換する際、上位８ビツトを変換するため、下ビットより
下の部分を四捨五入する（以下、この処理を丸め処理と
称する）。この四捨五入した値をアナログ信号に変換し
、ＬＰＦ５９を通してクランプ回路５３にクランプレベ
ルとして与える。

この第９図のディジタルＡＧＣ回路であれば、クランプ
回路にはビデオ信号などの利得調整を考慮したクランプ
レベルが与えられるので、乗算器のレベル（ペデスタル
レベル）の値が変化する可能性を防止することができる
。

しかし、Ａ／Ｄ変換器５５の出力データとゲイン検出回
路５７により検出されたビデオ信号などのレベルとが乗
算されるため、レベル検出回路５６に与えられる乗算器
６２の出力ビツト数が多くなり、前述のいわゆる丸め処
理における四捨五入による誤差が生じ、クランプレベル
の変動やゲインの変動が生ずるというおそれがある。

本発明は上記問題に鑑みてなされたものであり、アナロ
グＡＧＣ回路を設けることなく、すべてディジタル処理
することによりＳ／Ｎの悪化を防止するとともに、クラ
ンプレベルの変動やゲインの変動を防止することを可能
とするディジタルＡＧＣ回路を提供することを目的とす
る。

［課題を解決するための手段］ 上記目的を達成するための本発明に係るディジタルＡＧ
Ｃ回路は、アナログ画像信号を一定の直流レベルにシフ
トするためのクランプ手段と、クランプ手段からのアナ
ログ画像信号を一定周期のサンプリングパルスでサンプ
リングしてディジタル化するためのＡ／Ｄ変換手段と、
このＡ／Ｄ変換手段からのディジタルデータより１水平
走査期間における同期信号の先端レベルを検出するため
のシンクチップレベル検出手段と、上記ディジタル信号
よりペデスタルレベルを検出するためのペデスタルレベ
ル検出手段と、上記ディジタル信号よりピークレベルを
検出するだめのピークレベル検出手段と、 上記シンクチップレベル検出手段、ペデスタルレベル検
出手段、およびピークレベル検出手段によりそれぞれ検
出された同期信号の先端レベル、ペデスタルレベル、お
よびピークレベルに基づいて上記Ａ／Ｄ変換手段の出力
レンジを決定するための高レベル、低レベルの値を算出
する演算処理手段と、 前記演算処理手段により算出された高レベル、低レベル
の値をアナログ信号に変換するＤ／Ａ変換手段と、 Ｄ／Ａ変換された高レベル、低レベルの信号に基づいて
Ａ／Ｄ変換手段の出力レンジの最大レベルと最小レベル
、およびクランプ手段のクランプレベルを設定する基準
レベル設定手段とを有することを特徴としている。

［作用］ 以上の構成の本発明によれば、シンクチップレベル検出
回路、ペデスタルレベル検出回路、ピークレベル検出回
路によりＡ／Ｄ変換手段からの１水平走査期間における
ディジタルデータからシンクチップレベル、ペデスタル
レベル、およびピークレベルを検出する。演算処理手段
は、これらの各レベルデータに基づいてＡ／Ｄ変換手段
の出力レンジすなわちの最大値、最小値を設定するため
の高レベルと低レベルとを算出する。すなわち、画像信
号のレベルが従前設定したＡ／Ｄ変換手段の最大レベル
、最小レベルの範囲を越える場合はレンジを拡大し、逆
に画像信号のレベルが従前設定したレンジよりも小さい
場合には、レンジを縮小し、画像信号のレベルかレンジ
内で一定幅になるようにコントロールする。Ｄ／Ａ変換
手段は上記高レベル、低レベルの値をＤ／Ａ変換して、
これを基準レベル設定手段に与える。基準レベル設定手
段は、高レベル、低レベルのアナログ信号に基づいてＡ
／Ｄ変換手段の出力レンジの最大レベルと最小レベルと
を設定し、さらに最小レベルよりも一定レベル上にクラ
ンプレベルを設定し、これらの各レベルをそれぞれクラ
ンプ手段、Ａ／Ｄ変換手段に与える。クランプ手段は上
記クランプレベルにてアナログ画像信号を一定の直流レ
ベルにシフトさせる。またＡ／Ｄ変換手段はクランプ手
段からのアナログ信号を最大レベル、最小レベルの範囲
でディジタルデータに変換する。

［発明の実施例］ 以下、本発明のディジタルＡＧＣ回路を添付図面を参照
して詳細に説明する。

第１図は本発明の一実施例を示すブロック図である。同
図を参照して、入力端子１に入力されたアナログ画像信
号は、クランプ回路２により基準電圧発生回路５からの
クランプレベル電圧Ｖｃにクランプされ、サンプルホー
ルド回路３に入力される。サンプルホールド回路３は水
平同期信号に同期した９１０ｆＨ（ｆＨは水平走査周波
数）もしくは画像信号のバーストに同期した４　ｆ　ｓ
　ｃ（ｆｓ　ｃはカラー副搬送波周波数）のクロックバ
ルスで上記クランプ回路２からのアナログ画像信号をサ
ンプルホールドし、このサンプルホールドした信号をＡ
／Ｄ変換器４に与える。Ａ／Ｄ変換器４はサンプルホー
ルドされたアナログ画像信号をたとえば８〜９ビツトで
ディジタル化する。このディジタル画像信号は他のディ
ジタル信号処理回路および、ペデスタルレベル検出回路
１１、シンクチップレベル検出回路１２、ピークレベル
検出回路１３に与えられる。レベル検出回路１０はこれ
らのレベルに基づいて後述する所定の演算を行ない、高
レベルＴＬ、低レベルＢＬの値を出力する。高レベルＴ
Ｌ、低レベルＢＬの値はそれぞれＤ／Ａ変換器８，９に
与えられ、アナログ信号に変換された後、ＬＰＦ６．７
を通して基準電圧発生回路５に与えられる。基準電圧発
生回路５はアナログ化された高レベルＴＬ、低レベルＢ
Ｌに基づいてＡ／Ｄ変換器の最高値、最低値を決定する
ための基準電圧ｖＡ、ＶＦＳを生成して、Ａ／Ｄ変換器
４に与える。また、この基準電圧発生回路５はクランプ
回路２のクランプレベルｖｃを生成して、クランプ回路
２に与える。クランプ回路２はＶＣに基づいてペデスタ
ルレベルを揃えるようにアナログ画像信号をシフトする
。

第２図は上記ペデスタルレベル検出回路１１、ピークレ
ベル検出回路１３、シンクチップレベル検出回路１２の
詳細を示すブロック図である。第３図は、１水平走査期
間の波形と、シンクチップレベル８丁、画像信号のピー
クレベルＰＫＮペデスタルレベルＰＡを検出するだめの
タイミングチャート図である。

第２図、第３図を参照して、（ａ）はラッチ回路１５に
入力されるリセットパルス、（ｂ）はラッチ回路１９に
入力されるリセットパルス、（Ｃ）はラッチ回路１７に
入力されるラッチパルス、（ｄ）はラッチ回路１８に入
力されるラッチパルス、（ｅ）はコンパレータ１９の出
力パルスを示す。ペデスタルレベル検出回路１１、シン
クチップレベル検出回路１２は加算器１４およびラッチ
回路１５、ラッチ回路１６、ラッチ回路１７からなる。

上記加算器１４はＡ／Ｄ変換器４からのディジタル画像
信号と、ラッチ回路１５からのデータを加算し、この加
算出力をラッチ回路１５に蓄積する。ラッチ回路１５か
らの出力は加算器１４、ラッチ回路１６、およびラッチ
回路１７に与えられる。ラッチ回路１５はリセットパル
ス（ａ）によってリセットされ、続いて入力されるタロ
ツクＣＫ２　（サンプリングパルスと同周期のパルス）
によって加算器１４からの出力を蓄積する。したがって
、ラッチ回路１５はリセットパルス（ａ）によるリセッ
トがかかるまでの順次入力されるディジタルデータを積
分した値を出力する。ラッチ回路１６は、ラッチ回路１
５からの出力をＩＨ（１水平走査期間）の周期で出力さ
れるラッチパルス（ｄ）によりラッチされ、このラッチ
した値をペデスタルデータＰＡとして出力する。ラッチ
回路１７はラッチ回路１５からの出力をＩＨ同周期ラッ
チパルス（Ｃ）によりラッチされ、この値をシンクチッ
プレベルデータＳτとして出力する。

ピークレベル検出回路１３はラッチ回路１８、ラッチ回
路１つ、およびコンパレータ２０からなる最大値ホール
ド回路である。ラッチ回路１８はサンプリングパルスと
同期したタロツクＣＫ３によりディジタル画像信号をラ
ッチする。ラッチ回路１８の出力はラッチ回路１９に与
えられる。コンパレータ２０はディジタル画像信号とラ
ッチ回路１９の出力とを比較し、ディジタル画像信号か
ラッチ回路１９の出力よりも大きければ、このときの値
を蓄積するための指令信号（ｅ）を出力する。

この出力により、ラッチ回路１９はラッチ回路］８の出
力をラッチする。またラッチ回路１９はＩＨ同周期リセ
ットパルス（ｂ）によりリセットされる。上記ラッチ回
路１９はＩＨ期間内で順次蓄積する最大値を更新し、こ
の最大値をピークレベルデータＰ、として出力する。

以上のごとくして検出されたンンクチップレベルデータ
ＳＴ％ペデスタルデータＰ　Ａ　ｓ　ピークレベルデー
タＰＫはレベル発生回路１０に与えられる。

第４図はレベル発生回路１０の詳細を示すブロック図、
同図を参照して、レベル発生回路１０は減算器２１．２
２、演算処理回路２３からなる。

ラッチ回路１６からのペデスタルデータＰＡは演算回路
２３と、減算回路２１に加えられる。う・ソチ回路１７
からのシンクチップレベルデータＳ１は減算器２１．２
２と減算回路２３に与えられる。

ラッチ回路１９からのピークレベルデータＰ、は演算回
路２３と減算器２２に与えられる。減算器２１はペデス
タルデータＰＡからシンクチップレベルデータを減算し
て、シンクレベルデータＳｔを算出し、これを演算回路
２３に与える。減算器２２はピークレベルデータＰ、か
からシンクチ・ツブレベルデータを減算してピーク・ツ
ー・ピークデータＰＰを算出し、これを減算回路２３に
与える。

上記演算回路２３はＣＰＵ、ＲＯＭなどからなっており
、ペデスタルデータＰ＾、シンクレベルデータＳｌ、シ
ンクチップレベルデータＳＴ、ピーク・ツー・ピークデ
ータＰＰ、ピークレベルデータＰにに基づいて１周期ご
とに高レベルＴＬ。

低レベルＢＬを算出する。

第５図は演算増幅回路の処理を示すフローチャート、第
６図はこの処理過程における高・低側レベルの変動を説
明するための図である。

第５図、第６図を参照して、ステップ１においてシンク
チップレベルＳ１と基準値Ｖ、とを比較し、Ｓｌ　＜Ｖ
、であれば、ステップ２において第６図（Ａ）に示すご
とく高レベルＴＬを下げ、低レベルＢＬを上げる。これ
によりＡ／Ｄ変換器４のダイナミックレンジをシンクレ
ベルの変化に応じて縮小し、Ａ／Ｄ変換器４はこの縮小
されたレンジ内でサンプルホールドされた画像信号を８
〜９ビツトのディジタルデータに変換する。また、Ｓ、
＞ｖ、であれば、ステップ３において第６図（Ｂ）に示
すごとく高レベルＴＬを上げ、低レベルＢＬを下げ、Ａ
／Ｄ変換器４のダイナミックレンジを拡大する。

ステップ４においてピーク・ツー・ピークレベルＰＰと
高レベルＴＬ、低レベルＢＬとを比較し、ＰＰ＞ＴＬ−
ＢＬであれば、ステップ５において高レベルＴＬを上げ
、低レベルＢＬを下げることにより、レンジを拡大する
。上記ステップ１から５の手続により、画像信号の変動
に対してダイナミックレンジを変化させ、一定レベルの
データを得ることができる。

ステップ６においてペデスタルレベルＰＡと基準電Ｖ２
とを比較し、ｐ、＞Ｖ２であれば、ステップ７において
第６図（Ｃ）に示すごとく高レベルＴＬを上げ、低レベ
ルＢＬも上げる。これによりＡ／Ｄ変換器４のダイナミ
ックレンジを上側にシフトさせる。このとき、クランプ
回路２は基準値Ｖ２に対応したクランプレベル■。でア
ナログ画像信号をシフトさせるので、このアナログ画像
信号は上記シフトさせたダイナミックレンジ内に含まれ
る。また、上記ステップ６において、逆にＰＡくＶ２で
あれば、ステップ８において高レベルＴＬ、低レベルＢ
Ｌを下げる。これによりＡ／Ｄ変換器４のダイナミック
レンジを下側にシフトさせる。ステップ９において上記
高レベルＴＬ。

低レベルＢＬをそれぞれＤ／Ａ変換器８．９に出力し、
〕水平走査線分の処理を終了し、ステップ１の処理に戻
る。

なお、上記高レベルＴＬ、低レベルＢＬの出力ビツト数
は、Ａ／Ｄ変換器４のビット数より２ないし３ビット多
めにしておいてもよい。これにより、Ａ／Ｄ変換器４の
±１／２ＬＳＢ　（最下位ビット）の誤差によるクラン
プレベル■。、Ａ／Ｄ変換器４の基準電圧ＶＡ、ＶＢを
正確に設定することができる。このように高レベルＴＬ
、低レベルＢＬの出力ビツト数を設定しておくことによ
り、いわゆる丸め処理に伴なう誤差を防止することがで
き、ペデスタルレベルが変動する可能性を防止すること
ができる。

上記レベル発生回路１０により生成された高レベル、低
レベルはＤ／Ａ変換器８．９においてアナログ信号に変
換された後、ＬＰＦ６．７に与えられる。ＬＰＦ６．７
により高調波成分、ノイズ成分を除去された後基準電圧
発生回路５に与えられる。基準電圧発生回路５に与えら
れた高レベルＴＬ、低レベルＢＬのアナログ信号はクラ
ンプレベルＶ。、およびＡ／Ｄ変換器４の最高値、最低
値を設定するための電圧信号Ｖ＾、Ｖもに変換される。

また、上記クランプレベル■。は、基準値■２に対応す
る電圧信号であり、Ａ／Ｄ変換器４に与える電圧信号Ｖ
Ｂから一定レベル上に設定される。クランプ回路２はこ
のクランプレベルＶ。

で入力されるアナログ画像信号をシンクチップレベルを
基底とするＤＣレベルにシフトさせる。上記電圧信号Ｖ
Ａ、Ｖ８を与えられたＡ／Ｄ変換器４はサンプルホール
ド回路３によりサンプリングされたＤＣ電圧をディジタ
ルデータに変換する。

すなわちＡ／Ｄ変換器４はアナログ画像信号のレベル変
動に応答して設定されたＶ＾、Ｖ［Ｉの範囲内でアナロ
グ画像信号をディジタルデータに変換する。これにより
、画像信号のレベルの変動にかかわらず、一定レベルの
ディジタル画像データを得ることができる。

また、ジンクレベルを検出しているため、一定期間周期
信号がない場合に、Ａ／Ｄ変換器４の基準電圧ｖＡとＶ
Ｂとの差すなわちレンジを最大にすることにより入力端
子１からのノイズを抑圧することができる。

［発明の効果コ 以上の本発明であれば、演算処理手段がシンクチップレ
ベル、ペデスタルレベル、ピークレベルに基づいて高低
両レベルの値を算出する。基準レベル設定手段はこの高
低両レベルの値に基づいてＡ／Ｄ変換手段の出力レンジ
、およびクランプ手段のクランプレベルを設定すること
により、Ａ／Ｄ変換手段の出力データを常時一定レベル
のディジタル画像データにすることができる。また、Ａ
／Ｄ変換手段の出力データからペデスタルレベルデータ
を検出し、従来のごとく乗算器の出力データからペデス
タルレベルを検出していないので、ディジタルデータの
ビット数が増加せず、いわゆる丸め処理によるクランプ
レベルの設定誤差を防止することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
ペデスタルレベル検出回路、ンンクレベル検出回路、ピ
ークレベル検出回路の詳細を示すブロック図、第３図は
１走査線分の波形と、シンクチップレベル、ビデオ信号
のピークレベル、ペデスタルレベルを検出するためのタ
イミング図、第４図は演算処理回路の詳細を示すブロッ
ク図、第５図は演算処理回路のフローチャート、第６図
は高レベル、低レベルの設定を説明するための概略波形
図、第７図、第８図、第９図は従来例を示すブロック図
である。 図において４はＡ／Ｄ変換回路、５は基準電圧発生回路
、１０はレベル発生回路、１１はペデスタル検出回路、
１２はシンクチップレベル検出回路、１３はピークレベ
ル検出回路である。 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 アナログ画像信号を一定の直流レベルにシフトするため
   のクランプ手段と、 クランプ手段からのアナログ画像信号を一定周期のサン
   プリングパルスでサンプリングしてディジタル化するた
   めのＡ／Ｄ変換手段と、 このＡ／Ｄ変換手段からのディジタルデータより１水平
   走査期間における同期信号の先端レベルを検出するため
   のシンクチップレベル検出手段と、上記ディジタル信号
   よりペデスタルレベルを検出するためのペデスタルレベ
   ル検出手段と、上記ディジタル信号よりピークレベルを
   検出するためのピークレベル検出手段と、 上記シンクチップレベル検出手段、ペデスタルレベル検
   出手段、およびピークレベル検出手段によりそれぞれ検
   出された同期信号の先端レベル、ペデスタルレベル、お
   よびピークレベルに基づいて上記Ａ／Ｄ変換手段の出力
   レンジを決定するための高レベル、低レベルの値を算出
   する演算処理手段と、 前記演算処理手段により算出された高レベル、低レベル
   の値をアナログ信号に変換するＤ／Ａ変換手段と、 Ｄ／Ａ変換された高レベル、低レベルの信号に基づいて
   Ａ／Ｄ変換手段の出力レンジの最大レベルと最小レベル
   、およびクランプ手段のクランプレベルを設定する基準
   レベル設定手段とを有することを特徴とするディジタル
   ＡＧＣ回路。