JP2000056752A - ディジタル形式信号の標本化中のクロック再生方法 - Google Patents
ディジタル形式信号の標本化中のクロック再生方法Info
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Abstract
(57)【要約】
【課題】 本発明は、ディジタル形式信号の標本化を行
う場合に、標本化クロックの周波数パラメータ及び位相
パラメータの再生を自動的に行うことができる処理を提
供することを目的とする。 【解決手段】 与えられた周波数を整数倍する位相同期
ループ又はＰＬＬ（５）によって標本化クロック発生さ
れる。処理は、アナログランプを用いた標本化クロック
に関するコンピュータ形式の信号のエッジ位置の測定よ
りなる。ランプは、第１の位置に依存する値を得るため
に前記信号の立ち上がりエッジによりトリガされる。処
理装置（４）により、標本化クロックの位相補正が行わ
れ、そして標本化クロックの周波数補正が行われる。本
発明は、コンピュータオリジンの又は、テレビジョンの
信号の表示に特に適用する。
う場合に、標本化クロックの周波数パラメータ及び位相
パラメータの再生を自動的に行うことができる処理を提
供することを目的とする。 【解決手段】 与えられた周波数を整数倍する位相同期
ループ又はＰＬＬ（５）によって標本化クロック発生さ
れる。処理は、アナログランプを用いた標本化クロック
に関するコンピュータ形式の信号のエッジ位置の測定よ
りなる。ランプは、第１の位置に依存する値を得るため
に前記信号の立ち上がりエッジによりトリガされる。処
理装置（４）により、標本化クロックの位相補正が行わ
れ、そして標本化クロックの周波数補正が行われる。本
発明は、コンピュータオリジンの又は、テレビジョンの
信号の表示に特に適用する。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル形式信
号の標本化の最中のクロック再生方法に係り、特にコン
ピュータ装置から出力されたビデオ信号の標本化の最中
のクロック再生を可能とする方法に関するものである。
号の標本化の最中のクロック再生方法に係り、特にコン
ピュータ装置から出力されたビデオ信号の標本化の最中
のクロック再生を可能とする方法に関するものである。
【０００２】
【従来の技術】アナログ信号源から出力されるビデオ信
号の標本化については、良く知られている。標本化は、
シャノン−ナイキスト定理を使用する。この定理に従っ
て、信号の通過帯域が [０，Ｆｍａｘ] の周波数範囲に
制限されているなら、これらの標本化値からビデオ信号
を再構成することができるためには、最小周波数２×Ｆ
ｍａｘで、この信号を標本化すれば必要十分である。こ
の制約は、標本化前の信号のスペクトラムを制限する目
的の低域通過フィルタの導入により、明らかである。こ
の場合には、クロック信号の位相は、標本化過程で、重
要ではない。確かに、周波数は同一だが、位相は異なっ
ている２つのクロック信号によって標本化された信号
は、一定の遅れ以内では、同一の情報を含んでいる。
号の標本化については、良く知られている。標本化は、
シャノン−ナイキスト定理を使用する。この定理に従っ
て、信号の通過帯域が [０，Ｆｍａｘ] の周波数範囲に
制限されているなら、これらの標本化値からビデオ信号
を再構成することができるためには、最小周波数２×Ｆ
ｍａｘで、この信号を標本化すれば必要十分である。こ
の制約は、標本化前の信号のスペクトラムを制限する目
的の低域通過フィルタの導入により、明らかである。こ
の場合には、クロック信号の位相は、標本化過程で、重
要ではない。確かに、周波数は同一だが、位相は異なっ
ている２つのクロック信号によって標本化された信号
は、一定の遅れ以内では、同一の情報を含んでいる。
【０００３】同様なことは、コンピュータ装置からのビ
デオ信号、即ちディジタルオリジンの信号を標本化する
場合には、成り立たない。確かに、これらの信号のスペ
クトラムは非常に広く、また、可能な限り高い解像度の
もとで視聴されることが意図されている。従って、精細
度が失われるであろうことから、通過帯域は制限される
べきではない。もし、これらの形式の信号が、標本化段
階を含む装置に入力されなければならないなら、以下の
問題が発生する。
デオ信号、即ちディジタルオリジンの信号を標本化する
場合には、成り立たない。確かに、これらの信号のスペ
クトラムは非常に広く、また、可能な限り高い解像度の
もとで視聴されることが意図されている。従って、精細
度が失われるであろうことから、通過帯域は制限される
べきではない。もし、これらの形式の信号が、標本化段
階を含む装置に入力されなければならないなら、以下の
問題が発生する。
【０００４】−もし、入力信号は、通過帯域の制限をす
るためのフィルタがかけられ、且つナイキスト基準を満
たすなら、急峻な遷移を示すディジタル形式の信号のフ
ィルタ応答は、文字の精細さに非常に有害である過振動
を発生する。 −もし過振動を防ぐために、入力信号にほとんどフィル
タがかけられないときには、同様に有害なスペクトラム
エイリアスを防ぐための周波数成分の減衰が不充分とな
る。
るためのフィルタがかけられ、且つナイキスト基準を満
たすなら、急峻な遷移を示すディジタル形式の信号のフ
ィルタ応答は、文字の精細さに非常に有害である過振動
を発生する。 −もし過振動を防ぐために、入力信号にほとんどフィル
タがかけられないときには、同様に有害なスペクトラム
エイリアスを防ぐための周波数成分の減衰が不充分とな
る。
【０００５】−入力信号が前フィルタ処理無しに標本化
されるなら、信号を発生するのに用いる正しい周波数ば
かりでなく各ポーチの中央に対応する標本化位相もまた
強制的に合わせなければならない。
されるなら、信号を発生するのに用いる正しい周波数ば
かりでなく各ポーチの中央に対応する標本化位相もまた
強制的に合わせなければならない。
【０００６】
【発明が解決しようとする課題】この分野では、予め定
められ、固定した規格が無いので、問題はさらに複雑で
ある。確かに、グラフィックスカードから出力されるビ
デオ信号を表示する場合、原画のライン当たりの有効画
素数及び、画像当たりの有効ライン数のみが定義されて
いる。従って、画像周波数と画素周波数と同様に、ライ
ン当たりの画素総数とライン総数も標準化されていな
い。同様に、同期クロックのエッジを基準にした第１有
効画素の位相は、ライン単位でも画像単位でも定義され
ていない。
められ、固定した規格が無いので、問題はさらに複雑で
ある。確かに、グラフィックスカードから出力されるビ
デオ信号を表示する場合、原画のライン当たりの有効画
素数及び、画像当たりの有効ライン数のみが定義されて
いる。従って、画像周波数と画素周波数と同様に、ライ
ン当たりの画素総数とライン総数も標準化されていな
い。同様に、同期クロックのエッジを基準にした第１有
効画素の位相は、ライン単位でも画像単位でも定義され
ていない。
【０００７】従って、本発明の目的は、ディジタル形式
信号の標本化を行う場合に、標本化クロックの周波数パ
ラメータ及び位相パラメータの再生を自動的に行うこと
ができる処理を提案することであり、特にコンピュータ
装置からのビデオ信号に関するものである。
信号の標本化を行う場合に、標本化クロックの周波数パ
ラメータ及び位相パラメータの再生を自動的に行うこと
ができる処理を提案することであり、特にコンピュータ
装置からのビデオ信号に関するものである。
【０００８】
【課題を解決するための手段】本発明は、コンピュータ
形式の信号の標本化中にクロック再生を行う方法であっ
て、標本化クロックは、所定の周波数を整数倍又は除算
階数で乗する位相同期ループ或いはＰＬＬにより発生さ
れ、 −コンピュータ形式の信号の立上りエッジによりトリガ
ーされるアナログランプを用いて、標本化クロックに関
するコンピュータ形式の信号のエッジ位置に依存した第
１の値を得るために、標本化クロックに関するコンピュ
ータ形式の信号の前記エッジ位置を測定し、 −標本化クロックの位相補正を、 ・第２の符号付の値を得るように、基準値と第１の位置
に依存した値とを比較することにより、 ・所定周波数の期間中、第２の符号付の値を累積するこ
とにより、 ・累積値を標本化位相シフトに依存したアナログ値に変
換し、このようにして得た値を、標本化周波数の位相シ
フトを行うためにＰＬＬに適用することにより、行い、 −標本化クロックの周波数補正を、 ・２つの連続したアナログランプの間で、位相誤差が変
化するのを測定することにより、 ・この変化の符号を累積し決定することにより、 ・そして、累積値が、正又は負のしきい値を超えたと
き、ＰＬＬの除算階数に関連したしきい値に依存する＋
１又は−１のインクリメント値を送ることにより行う、
各ステップよりなるクロック再生方法。
形式の信号の標本化中にクロック再生を行う方法であっ
て、標本化クロックは、所定の周波数を整数倍又は除算
階数で乗する位相同期ループ或いはＰＬＬにより発生さ
れ、 −コンピュータ形式の信号の立上りエッジによりトリガ
ーされるアナログランプを用いて、標本化クロックに関
するコンピュータ形式の信号のエッジ位置に依存した第
１の値を得るために、標本化クロックに関するコンピュ
ータ形式の信号の前記エッジ位置を測定し、 −標本化クロックの位相補正を、 ・第２の符号付の値を得るように、基準値と第１の位置
に依存した値とを比較することにより、 ・所定周波数の期間中、第２の符号付の値を累積するこ
とにより、 ・累積値を標本化位相シフトに依存したアナログ値に変
換し、このようにして得た値を、標本化周波数の位相シ
フトを行うためにＰＬＬに適用することにより、行い、 −標本化クロックの周波数補正を、 ・２つの連続したアナログランプの間で、位相誤差が変
化するのを測定することにより、 ・この変化の符号を累積し決定することにより、 ・そして、累積値が、正又は負のしきい値を超えたと
き、ＰＬＬの除算階数に関連したしきい値に依存する＋
１又は−１のインクリメント値を送ることにより行う、
各ステップよりなるクロック再生方法。
【０００９】本発明の他の特徴によれば、前記遷移の再
整形動作は、ディジタル形式信号のエッジ位置の測定の
前に行われる。この再整形は、ディジタル形式信号を高
域通過フィルタでフィルタリングし、フィルタした信号
の振幅を電圧しきい値と比較することにより行われる。
好ましくは、ヒステリシス電圧比較器によって比較が行
われ、かつ、そのクロック信号が標本化クロックである
アナログ／ディジタル変換器にランプ信号を適用するこ
とによってエッジの位置の測定が行われる。
整形動作は、ディジタル形式信号のエッジ位置の測定の
前に行われる。この再整形は、ディジタル形式信号を高
域通過フィルタでフィルタリングし、フィルタした信号
の振幅を電圧しきい値と比較することにより行われる。
好ましくは、ヒステリシス電圧比較器によって比較が行
われ、かつ、そのクロック信号が標本化クロックである
アナログ／ディジタル変換器にランプ信号を適用するこ
とによってエッジの位置の測定が行われる。
【００１０】位相補正を行うとき、及び不要な動作を避
けるためには、比較前に、使用できる遷移の欠落に対応
した値及び、過度の古い遷移に対応した値には、即ち現
在の標本化期間の１つ前が基準値に設定される。同様
に、周波数補正を行う前に、位相誤差がゼロ、又は、立
ち上がり遷移の欠如又は、立ち下がり遷移の欠如に対応
したゼロの値を削除することを可能とする回路に、以前
に使用した値が供給される。
けるためには、比較前に、使用できる遷移の欠落に対応
した値及び、過度の古い遷移に対応した値には、即ち現
在の標本化期間の１つ前が基準値に設定される。同様
に、周波数補正を行う前に、位相誤差がゼロ、又は、立
ち上がり遷移の欠如又は、立ち下がり遷移の欠如に対応
したゼロの値を削除することを可能とする回路に、以前
に使用した値が供給される。
【００１１】本発明の更なる特徴によれば、初期の除算
階数は、ディジタル形式の信号がそれに従って標本化さ
れるべき規格の関数として計算される。この前もって行
う計算は、標本化周波数の補正中に、収束を加速するこ
とができる。しかしながら、収束過程は、画素周波数の
交互の黒／白よりなるビデオテンプレートに関しては早
いが、この特殊な条件は、装置の本来の動作には絶対的
に必要ではない。画像ごとに表示するどのようなビデオ
テンプレートでも、画像の水平軸に沿って分散されてい
るビデオ遷移の数は、通常は、少なくとも除算階数の２
倍の誤差に等しく、これらの遷移がいくつかのラインに
亘って分散していても、収束を保証することを可能にし
ている。更に、もし、上記基準は、満たしていない（ナ
イキスト基準を満たしていない）が、位相誤差関数の標
本化がライン全体に沿ってランダムに分散されており、
瞬時に起こるなら、また収束は行われるであろう。本発
明の他の特徴と、優位性は、本発明の好適なモードの実
施例を読めば明らかとなるであろう。
階数は、ディジタル形式の信号がそれに従って標本化さ
れるべき規格の関数として計算される。この前もって行
う計算は、標本化周波数の補正中に、収束を加速するこ
とができる。しかしながら、収束過程は、画素周波数の
交互の黒／白よりなるビデオテンプレートに関しては早
いが、この特殊な条件は、装置の本来の動作には絶対的
に必要ではない。画像ごとに表示するどのようなビデオ
テンプレートでも、画像の水平軸に沿って分散されてい
るビデオ遷移の数は、通常は、少なくとも除算階数の２
倍の誤差に等しく、これらの遷移がいくつかのラインに
亘って分散していても、収束を保証することを可能にし
ている。更に、もし、上記基準は、満たしていない（ナ
イキスト基準を満たしていない）が、位相誤差関数の標
本化がライン全体に沿ってランダムに分散されており、
瞬時に起こるなら、また収束は行われるであろう。本発
明の他の特徴と、優位性は、本発明の好適なモードの実
施例を読めば明らかとなるであろう。
【００１２】
【発明の実施の形態】図１は，本発明の、ディスプレイ
に表示されるディジタル形式のビデオ信号の標本化中に
標本化クロックの再生を行うことを可能とする回路の概
略を示す。図１に示すように、ディジタル形式のＲＧＢ
信号が、増幅器１によってされる。増幅された信号は、
入力信号に同期するように回路２によって処理された標
本化クロックＨによって制御されたアナログ／ディジタ
ル変換器６に送られる。図において、回路２は、エッジ
検出回路３、回路３より出力される信号が送られ、除算
階数の値及びＰＬＬ５の位相補正に対応する参照記号Ｓ
で図示された信号を出力する処理装置４、参照記号ＳＹ
ＮＣ−Ｈが付されたライン同期信号を受信し、変換器６
に標本化クロックＨを送るＰＬＬ５を含む。一般的な方
法では、発明の処理は、除算階数と呼ばれる整数の係数
により入力ライン周波数を乗するＰＬＬで標本化クロッ
クＨを生成することである。この係数は、入力信号の画
素の総数に正確に一致しなければならないであろう。こ
のために、処理装置４は、回路３から得られる入力ビデ
オの遷移の位置を利用する。同様に、処理装置４は、回
路３から出力される信号を用いて位相偏差を検出するこ
とにより標本化クロックの位相を変えることができる。
図２は、本実施例のエッジ検出回路３を示したものであ
る。図２（Ａ）に示す回路は、２つの動作の実行を可能
とする。即ち、 ・ビデオ遷移の再整形、及び ・標本化クロックに関するエッジの位置の測定である。
に表示されるディジタル形式のビデオ信号の標本化中に
標本化クロックの再生を行うことを可能とする回路の概
略を示す。図１に示すように、ディジタル形式のＲＧＢ
信号が、増幅器１によってされる。増幅された信号は、
入力信号に同期するように回路２によって処理された標
本化クロックＨによって制御されたアナログ／ディジタ
ル変換器６に送られる。図において、回路２は、エッジ
検出回路３、回路３より出力される信号が送られ、除算
階数の値及びＰＬＬ５の位相補正に対応する参照記号Ｓ
で図示された信号を出力する処理装置４、参照記号ＳＹ
ＮＣ−Ｈが付されたライン同期信号を受信し、変換器６
に標本化クロックＨを送るＰＬＬ５を含む。一般的な方
法では、発明の処理は、除算階数と呼ばれる整数の係数
により入力ライン周波数を乗するＰＬＬで標本化クロッ
クＨを生成することである。この係数は、入力信号の画
素の総数に正確に一致しなければならないであろう。こ
のために、処理装置４は、回路３から得られる入力ビデ
オの遷移の位置を利用する。同様に、処理装置４は、回
路３から出力される信号を用いて位相偏差を検出するこ
とにより標本化クロックの位相を変えることができる。
図２は、本実施例のエッジ検出回路３を示したものであ
る。図２（Ａ）に示す回路は、２つの動作の実行を可能
とする。即ち、 ・ビデオ遷移の再整形、及び ・標本化クロックに関するエッジの位置の測定である。
【００１３】このように、図２（Ａ）に示されているよ
うに、ディジタル形式のＲＧＢビデオ信号は擬似輝度信
号Ｙを得るためにアナログマトリックス処理を行う回路
３０に入力される。 Ｙ＝（Ｒ＋Ｇ＋Ｂ）／３ 得られたＹ信号は、図２（Ｂ）に示すように、階段状の
アナログ形式信号である。信号Ｙは、信号の輝度によっ
て振幅と継続期間が変わるパルス状の信号ａ１、ａ２、
ａ３を含む。信号Ｙは、微分器として搭載されたキャパ
シタＣ１と抵抗Ｒｅによる知られた方法で構成される１
次の高域通過フィルタ３１に加えられる。微分器の時定
数は、好ましくは、入力信号のポーチの最小継続期間よ
りも小さくなるように選択される。このフィルタ３１の
出力は、図２（Ｂ）の信号ｂの形を持っている。高域通
過フィルタの出力信号は比較器３２の入力の１つに送ら
れる。比較器３２の他の入力には、しきい値が入力され
る。比較器３２は、ヒステリシスが設定された電圧比較
器である。即ち、比較器３２の出力は、加算器３４を介
して第２の入力又は反転入力に帰還する。比較器の第２
の入力に印加される信号は、図２（Ｂ）の信号ｃによっ
て示される。比較器が静止しているとき、信号ｃで示さ
れる信号はしきい値Ｓｒであり、Ｓｒ＞０である。上記
した回路により、微分器３１の出力の正の遷移の振幅が
比較器３１のしきい値Ｓｒよりも小さいときには、後者
は、図２（Ｂ）の信号ｄに示すように静止している。確
かに、Ｓｒよりも小さい第１の遷移ａ１では、信号ｄに
は、ａ’１はない。逆に、微分器３１の出力の正の遷移
の振幅が比較器３１のしきい値Ｓｒよりも大きいときに
は、後者は、出力として、図２（Ｂ）のａ’２、ａ’３
に示すような信号を出力する動作状態へ変わる。同時
に、この出力信号は比較器３２の反転入力に帰還し、し
きい値Ｓｒに加算され、これにより図２（Ｂ）に示すよ
うにしきい値がＳｒより小さい値Ｓｔに変更される。負
の遷移が積分器３１の出力で検出され、この遷移の振幅
がＳｔより小さい場合には、比較器は、０（ゼロ）状態
に戻る。比較器の動作は、図２（Ｂ）の信号ｃ、ｂ、ｄ
の形によって明らかに示されている。この種の回路で
は、低振幅のビデオ遷移は処理装置４では考慮されな
い。これにより、システムをノイズに鈍感にすることが
できる。さらに、比較器出力のポーチの継続時間は、入
力ビデオの各画素のポーチの基本継続時間の倍数であ
る。
うに、ディジタル形式のＲＧＢビデオ信号は擬似輝度信
号Ｙを得るためにアナログマトリックス処理を行う回路
３０に入力される。 Ｙ＝（Ｒ＋Ｇ＋Ｂ）／３ 得られたＹ信号は、図２（Ｂ）に示すように、階段状の
アナログ形式信号である。信号Ｙは、信号の輝度によっ
て振幅と継続期間が変わるパルス状の信号ａ１、ａ２、
ａ３を含む。信号Ｙは、微分器として搭載されたキャパ
シタＣ１と抵抗Ｒｅによる知られた方法で構成される１
次の高域通過フィルタ３１に加えられる。微分器の時定
数は、好ましくは、入力信号のポーチの最小継続期間よ
りも小さくなるように選択される。このフィルタ３１の
出力は、図２（Ｂ）の信号ｂの形を持っている。高域通
過フィルタの出力信号は比較器３２の入力の１つに送ら
れる。比較器３２の他の入力には、しきい値が入力され
る。比較器３２は、ヒステリシスが設定された電圧比較
器である。即ち、比較器３２の出力は、加算器３４を介
して第２の入力又は反転入力に帰還する。比較器の第２
の入力に印加される信号は、図２（Ｂ）の信号ｃによっ
て示される。比較器が静止しているとき、信号ｃで示さ
れる信号はしきい値Ｓｒであり、Ｓｒ＞０である。上記
した回路により、微分器３１の出力の正の遷移の振幅が
比較器３１のしきい値Ｓｒよりも小さいときには、後者
は、図２（Ｂ）の信号ｄに示すように静止している。確
かに、Ｓｒよりも小さい第１の遷移ａ１では、信号ｄに
は、ａ’１はない。逆に、微分器３１の出力の正の遷移
の振幅が比較器３１のしきい値Ｓｒよりも大きいときに
は、後者は、出力として、図２（Ｂ）のａ’２、ａ’３
に示すような信号を出力する動作状態へ変わる。同時
に、この出力信号は比較器３２の反転入力に帰還し、し
きい値Ｓｒに加算され、これにより図２（Ｂ）に示すよ
うにしきい値がＳｒより小さい値Ｓｔに変更される。負
の遷移が積分器３１の出力で検出され、この遷移の振幅
がＳｔより小さい場合には、比較器は、０（ゼロ）状態
に戻る。比較器の動作は、図２（Ｂ）の信号ｃ、ｂ、ｄ
の形によって明らかに示されている。この種の回路で
は、低振幅のビデオ遷移は処理装置４では考慮されな
い。これにより、システムをノイズに鈍感にすることが
できる。さらに、比較器出力のポーチの継続時間は、入
力ビデオの各画素のポーチの基本継続時間の倍数であ
る。
【００１４】図２（Ｂ）に信号ｄに示された信号は、エ
ッジの位置の測定をする回路に送られる。これらの回路
は、キャパシタＣ２よりなる回路に供給する電流Ｉの発
生器とスイッチ３３を含む。これらの２つの要素は、そ
のクロックが標本化クロックＨｅであるアナログ／ディ
ジタル変換器３４に供給されるアナログランプ信号の発
生を可能とする。上述した回路は、以下のように動作す
る。比較器が動作しているときには、スイッチ３３は開
放であり、キャパシタＣ２はチャージされる。このよう
に、キャパシタの端子の電圧は、電圧ランプを与える時
間に亘って線形に変化する。比較器の動作が静止したと
きには、スイッチ３３は閉じてキャパシタＣ２をディス
チャージし、回路が再初期化される。このように、各新
ランプの開始は、図２（Ｂ）の信号ｅに示されているよ
うに、ビデオの利用できる立ち上がり遷移に同期してい
る。信号ｅは、クロック信号が現在の標本化クロックで
あるアナログ／ディジタル変換器３４の入力に印加され
る。比Ｉ／Ｃの選択は、標本化クロックの１周期に、少
なくとも変換器の直流入力範囲と等しい電圧変位を発生
するようにする。変換器３４から出力する信号は、標本
化クロックの位相補正及び周波数補正の値を得ることが
可能な処理装置４へ送られる。例えば、アナログ／ディ
ジタル変換器は、００から２５５の間で変化する８ビッ
トの値を出力する。
ッジの位置の測定をする回路に送られる。これらの回路
は、キャパシタＣ２よりなる回路に供給する電流Ｉの発
生器とスイッチ３３を含む。これらの２つの要素は、そ
のクロックが標本化クロックＨｅであるアナログ／ディ
ジタル変換器３４に供給されるアナログランプ信号の発
生を可能とする。上述した回路は、以下のように動作す
る。比較器が動作しているときには、スイッチ３３は開
放であり、キャパシタＣ２はチャージされる。このよう
に、キャパシタの端子の電圧は、電圧ランプを与える時
間に亘って線形に変化する。比較器の動作が静止したと
きには、スイッチ３３は閉じてキャパシタＣ２をディス
チャージし、回路が再初期化される。このように、各新
ランプの開始は、図２（Ｂ）の信号ｅに示されているよ
うに、ビデオの利用できる立ち上がり遷移に同期してい
る。信号ｅは、クロック信号が現在の標本化クロックで
あるアナログ／ディジタル変換器３４の入力に印加され
る。比Ｉ／Ｃの選択は、標本化クロックの１周期に、少
なくとも変換器の直流入力範囲と等しい電圧変位を発生
するようにする。変換器３４から出力する信号は、標本
化クロックの位相補正及び周波数補正の値を得ることが
可能な処理装置４へ送られる。例えば、アナログ／ディ
ジタル変換器は、００から２５５の間で変化する８ビッ
トの値を出力する。
【００１５】図３を用いて、本発明による標本化クロッ
クの位相補正を行う処理を実行することが可能なさまざ
まな回路の実施例について説明する。位相補正は、慣例
で、回路Ｉ及びＣ２より出力されるアナログランプ信号
を標本化するアナログ／ディジタル変換器３４が、ラン
プ信号の半値を標本化するときが最適であるという仮定
により行われる。即ち、実施例では１２８である。従っ
て、位相補正回路は、変換器３４から送られたコードか
ら１２８を減算することができる減算器４０を含む。最
適位相に対してはゼロ値、後れ位相に対しては過度に正
の、進み位相に対しては過度に負の符号付き標本化位相
誤差が、減算器４０の出力で得られる。さらに、回路４
０は、利用できる信号が欠如していることに対応した値
００及び、標本化期間前の立ち上がり遷移に対応した値
２５５を削除する。これらの値を削除するために、値１
２８により置きかえられる。確かに、立ち上がり遷移
後、かなりの時間間隔が経過しても立下り遷移が起こら
ないときは、ランプ信号は、最大値に達したままとな
り、結果のコード２５５は、位相誤差とされるべきでは
ない。なぜなら、それは、単にランプ信号をゼロにリセ
ットしたことにより発生した負の遷移の欠落であるから
である。同様に、立下り遷移後にかなりの時間の経過
後、立ち上がり遷移が起こらないときは、ランプ信号
は、値００に達したままとなり、このコードは、位相誤
差、即ち進みとされるべきではない。なぜなら、それ
は、単にランプをトリガしたことにより発生した正の遷
移の欠落であるからである。回路４０から出力される値
は、前記値の符号付き累積を行う回路へ送られる。この
回路は、一方の入力は回路４０からの出力を受け、他方
の入力は累積器４１１からの出力を受ける加算器４１０
を含む。回路４１１の出力は、位相補正を行うために最
上位ビットを保持する減衰器を構成する回路４１２に入
力される。これは、安定性の良い帰還制御を得ることが
できる。減衰器又は切り捨て器４１２の出力信号は、累
積器からの切り捨てられたディジタル出力をアナログ電
圧に変換する役割のＰＷＭ（パルス幅変調）変換器４１
３又はディジタル／アナログ変換器へ送られる。そのア
ナログ電圧は、後述する位相同期ループの位相として動
作する。
クの位相補正を行う処理を実行することが可能なさまざ
まな回路の実施例について説明する。位相補正は、慣例
で、回路Ｉ及びＣ２より出力されるアナログランプ信号
を標本化するアナログ／ディジタル変換器３４が、ラン
プ信号の半値を標本化するときが最適であるという仮定
により行われる。即ち、実施例では１２８である。従っ
て、位相補正回路は、変換器３４から送られたコードか
ら１２８を減算することができる減算器４０を含む。最
適位相に対してはゼロ値、後れ位相に対しては過度に正
の、進み位相に対しては過度に負の符号付き標本化位相
誤差が、減算器４０の出力で得られる。さらに、回路４
０は、利用できる信号が欠如していることに対応した値
００及び、標本化期間前の立ち上がり遷移に対応した値
２５５を削除する。これらの値を削除するために、値１
２８により置きかえられる。確かに、立ち上がり遷移
後、かなりの時間間隔が経過しても立下り遷移が起こら
ないときは、ランプ信号は、最大値に達したままとな
り、結果のコード２５５は、位相誤差とされるべきでは
ない。なぜなら、それは、単にランプ信号をゼロにリセ
ットしたことにより発生した負の遷移の欠落であるから
である。同様に、立下り遷移後にかなりの時間の経過
後、立ち上がり遷移が起こらないときは、ランプ信号
は、値００に達したままとなり、このコードは、位相誤
差、即ち進みとされるべきではない。なぜなら、それ
は、単にランプをトリガしたことにより発生した正の遷
移の欠落であるからである。回路４０から出力される値
は、前記値の符号付き累積を行う回路へ送られる。この
回路は、一方の入力は回路４０からの出力を受け、他方
の入力は累積器４１１からの出力を受ける加算器４１０
を含む。回路４１１の出力は、位相補正を行うために最
上位ビットを保持する減衰器を構成する回路４１２に入
力される。これは、安定性の良い帰還制御を得ることが
できる。減衰器又は切り捨て器４１２の出力信号は、累
積器からの切り捨てられたディジタル出力をアナログ電
圧に変換する役割のＰＷＭ（パルス幅変調）変換器４１
３又はディジタル／アナログ変換器へ送られる。そのア
ナログ電圧は、後述する位相同期ループの位相として動
作する。
【００１６】図４から６を参照して、標本化クロックの
周波数補正を行う回路の実施例を、説明する。図４と図
５は、この周波数補正の原理を示したものである。エッ
ジ位置の測定原理は、次のようである。現在の除算階数
の誤差に依存し、Ｅｒｇのような整数値よりなり、この
持続期間に対しＥｒｇに近い最大の数を表すライン毎の
位相誤差関数が存在する。この関数は、特に画素周波数
の黒と白のビデオテンプレートの場合に、図４に示され
るように観測される。図４の曲線ａは、除算階数−１の
誤差を表す。この場合には、標本化クロックは、画素ク
ロックよりも遅い。ラインの中央までに進みは徐々に失
われ、実際にラインの終わりで後れる。曲線ｂは、除算
階数−２の誤差を表す。この場合も、標本化クロック
は、画素クロックよりも遅い。ラインの最初の４分の１
までに進みは徐々に失われ、ラインの中央で最大に後れ
る。この最大後れは、突然、位相誤差関数の周期性によ
り最大進みとなる。曲線ｃは、除算階数−３の誤差を表
す。標本化クロックは、曲線ｂの説明と同様に画素クロ
ックよりも遅い。曲線ｄは、除算階数＋４の誤差に関す
る。この場合、標本化クロックは、画素クロックよりも
速い。ラインの８分の１までは進み、ラインの４分の１
で最大となる。この最大進みは、位相誤差関数の周期性
により最大後れとなる。曲線ｅは、現在の除算階数０の
誤差に関する。この場合は、最大後れの半分程度の一定
の遅れに対応している。もし、位相誤差が、周波数誤差
に重ねられるなら、時間軸に沿った変位内では、曲線の
一般形は同一である。この単純な場合を考えるなら、誤
差の符号は、連続する測定値の差を計算することにより
決定されることができる。この”スリップ”と呼ぶ差
は、ａ，ｂ，ｃの場合には正であり、ｄの場合には負で
あり、ｅの場合にはゼロである。差の安定なポーチのレ
ベルは、除算階数に比例している。周期関数の不連続性
は、ポーチとは反対であるが、非常に集中した符号付き
最大値により明らかである。このように、もし、振幅で
はないスリップの符号のみが着目され、又もし、この符
号が積分器によって累積されるなら、後者は、除算階数
の符号に従って正又は負のどちらかである高い値に変わ
る傾向にある。図５はこれを示したものであり、信号
ｄ’は除算階数が＋４の場合の差分された位相誤差関数
を示し、信号Ｄは同じ値の除算階数に対する差分された
位相誤差関数の符号の整数値を示す。この現象は、図６
に示す回路を使用するＰＬＬの除算階数に適用されるべ
き除算階数の補正を決定するのに使用される。
周波数補正を行う回路の実施例を、説明する。図４と図
５は、この周波数補正の原理を示したものである。エッ
ジ位置の測定原理は、次のようである。現在の除算階数
の誤差に依存し、Ｅｒｇのような整数値よりなり、この
持続期間に対しＥｒｇに近い最大の数を表すライン毎の
位相誤差関数が存在する。この関数は、特に画素周波数
の黒と白のビデオテンプレートの場合に、図４に示され
るように観測される。図４の曲線ａは、除算階数−１の
誤差を表す。この場合には、標本化クロックは、画素ク
ロックよりも遅い。ラインの中央までに進みは徐々に失
われ、実際にラインの終わりで後れる。曲線ｂは、除算
階数−２の誤差を表す。この場合も、標本化クロック
は、画素クロックよりも遅い。ラインの最初の４分の１
までに進みは徐々に失われ、ラインの中央で最大に後れ
る。この最大後れは、突然、位相誤差関数の周期性によ
り最大進みとなる。曲線ｃは、除算階数−３の誤差を表
す。標本化クロックは、曲線ｂの説明と同様に画素クロ
ックよりも遅い。曲線ｄは、除算階数＋４の誤差に関す
る。この場合、標本化クロックは、画素クロックよりも
速い。ラインの８分の１までは進み、ラインの４分の１
で最大となる。この最大進みは、位相誤差関数の周期性
により最大後れとなる。曲線ｅは、現在の除算階数０の
誤差に関する。この場合は、最大後れの半分程度の一定
の遅れに対応している。もし、位相誤差が、周波数誤差
に重ねられるなら、時間軸に沿った変位内では、曲線の
一般形は同一である。この単純な場合を考えるなら、誤
差の符号は、連続する測定値の差を計算することにより
決定されることができる。この”スリップ”と呼ぶ差
は、ａ，ｂ，ｃの場合には正であり、ｄの場合には負で
あり、ｅの場合にはゼロである。差の安定なポーチのレ
ベルは、除算階数に比例している。周期関数の不連続性
は、ポーチとは反対であるが、非常に集中した符号付き
最大値により明らかである。このように、もし、振幅で
はないスリップの符号のみが着目され、又もし、この符
号が積分器によって累積されるなら、後者は、除算階数
の符号に従って正又は負のどちらかである高い値に変わ
る傾向にある。図５はこれを示したものであり、信号
ｄ’は除算階数が＋４の場合の差分された位相誤差関数
を示し、信号Ｄは同じ値の除算階数に対する差分された
位相誤差関数の符号の整数値を示す。この現象は、図６
に示す回路を使用するＰＬＬの除算階数に適用されるべ
き除算階数の補正を決定するのに使用される。
【００１７】図６に示したように、周波数補正をする回
路４２は、主に、ゼロ値を削除するための第１の回路４
２０よりなる。それは、ゼロの位相誤差か、ランプの欠
如か、飽和したランプかに対応したこれらの値は、除算
階数誤差を推定することができないためである。この第
１の段階４２０は、０コードをデコードする回路４２０
ａと、レジスタＲＤ４２０ｄと、スイッチ４２０ｃより
なる。それゆえ、減算器４０からの出力値は、もしゼロ
でないなら、回路４２０の出力からコピーされる。逆の
場合には、回路４２０からの出力は、減算器４０から送
られた最後の比零の値が記憶保持される。次に、回路４
２０の出力は、差分を計算する回路４２１に送られる。
この回路は、非零の値の符号付き差分値を計算すること
を可能とし、それゆえ、２つの連続したランプ間の位相
誤差の変化を測定することを可能とする。これを行うた
めに、前のランプ信号の対応する値を格納するレジスタ
ＲＤ４２１ａを含む。そのレジスタの出力は、正入力に
回路４２０からの直接出力を受ける減算器４２１ｂの負
入力に接続されている。回路４２１の出力はしきい値化
回路４２２、即ち、値の符号のみを計算することが可能
な回路に送られる。しきい値化は、スリップが非常に小
さいときには、アナログＰＬＬの変動に敏感にならない
ためにデッドゾーンが設けられて行われ、また、＋１又
は−１にクリップが行われる。これは、誤差の変化の符
号は除算階数を決定するのに十分であり、絶対振幅は不
要であることからである。回路４２２から出力される＋
１又は−１の符号は、符号を積算するために回路４２３
に送られる。この回路は、加算器４２３ａよりなり、回
路４２２の出力値を、記憶回路４２３ｂから出力される
値に加算し、積算値を出力する。累積器４２３は、以下
に説明するしきい値化回路から出力されるパルスＲＺに
よりゼロにリセットされる。累積器４２３の出力は、し
きい値化回路４２４に送られる。しきい値化回路４２４
は、図６に示すようにしきい値パルスＳｅを入力に受
け、しきい値が、正側又は負側に超えたときは、ゼロリ
セットパルスＲＺを回路４２３に送り返す。しきい値化
段階４２４は、横切ったしきい値が０より小さいか又は
大きいかによって次の段階に＋１又は−１の増加補正を
送る。この値は、出力が１つの入力に帰還されている加
算器よりなる累積器４２５によって累積される。加算器
からの出力は、ＰＬＬの除算階数に適用される補正を与
える。好ましくは、加算器４２６で除算階数の補正値に
加算された初期の除算階数が計算される。この初期除算
階数は、入力される規格の画像毎のライン数を測定する
ことにより得られる。確かに、コンピュータ規格は画素
とラインの有効数のみにより特徴付けられるので、も
し、総ライン数が数えられたなら、有効ライン数につい
ての情報項目を生む。それゆえ、そこからグラフィック
スカードの文書の統計的な分析に基づいて、有効画素数
の初期推定値を推定することが可能となる。
路４２は、主に、ゼロ値を削除するための第１の回路４
２０よりなる。それは、ゼロの位相誤差か、ランプの欠
如か、飽和したランプかに対応したこれらの値は、除算
階数誤差を推定することができないためである。この第
１の段階４２０は、０コードをデコードする回路４２０
ａと、レジスタＲＤ４２０ｄと、スイッチ４２０ｃより
なる。それゆえ、減算器４０からの出力値は、もしゼロ
でないなら、回路４２０の出力からコピーされる。逆の
場合には、回路４２０からの出力は、減算器４０から送
られた最後の比零の値が記憶保持される。次に、回路４
２０の出力は、差分を計算する回路４２１に送られる。
この回路は、非零の値の符号付き差分値を計算すること
を可能とし、それゆえ、２つの連続したランプ間の位相
誤差の変化を測定することを可能とする。これを行うた
めに、前のランプ信号の対応する値を格納するレジスタ
ＲＤ４２１ａを含む。そのレジスタの出力は、正入力に
回路４２０からの直接出力を受ける減算器４２１ｂの負
入力に接続されている。回路４２１の出力はしきい値化
回路４２２、即ち、値の符号のみを計算することが可能
な回路に送られる。しきい値化は、スリップが非常に小
さいときには、アナログＰＬＬの変動に敏感にならない
ためにデッドゾーンが設けられて行われ、また、＋１又
は−１にクリップが行われる。これは、誤差の変化の符
号は除算階数を決定するのに十分であり、絶対振幅は不
要であることからである。回路４２２から出力される＋
１又は−１の符号は、符号を積算するために回路４２３
に送られる。この回路は、加算器４２３ａよりなり、回
路４２２の出力値を、記憶回路４２３ｂから出力される
値に加算し、積算値を出力する。累積器４２３は、以下
に説明するしきい値化回路から出力されるパルスＲＺに
よりゼロにリセットされる。累積器４２３の出力は、し
きい値化回路４２４に送られる。しきい値化回路４２４
は、図６に示すようにしきい値パルスＳｅを入力に受
け、しきい値が、正側又は負側に超えたときは、ゼロリ
セットパルスＲＺを回路４２３に送り返す。しきい値化
段階４２４は、横切ったしきい値が０より小さいか又は
大きいかによって次の段階に＋１又は−１の増加補正を
送る。この値は、出力が１つの入力に帰還されている加
算器よりなる累積器４２５によって累積される。加算器
からの出力は、ＰＬＬの除算階数に適用される補正を与
える。好ましくは、加算器４２６で除算階数の補正値に
加算された初期の除算階数が計算される。この初期除算
階数は、入力される規格の画像毎のライン数を測定する
ことにより得られる。確かに、コンピュータ規格は画素
とラインの有効数のみにより特徴付けられるので、も
し、総ライン数が数えられたなら、有効ライン数につい
ての情報項目を生む。それゆえ、そこからグラフィック
スカードの文書の統計的な分析に基づいて、有効画素数
の初期推定値を推定することが可能となる。
【００１８】 有効画素数 有効ライン数 総ライン数 初期階数 ＶＧＡ ６４０ ４８０ ４８０＜ｎｌｔ＜６００ ８２０ ＳＶＧＡ ８００ ６００ ６０１＜ｎｌｔ＜７６８ １０４８ ＸＧＡ １０２４ ７６８ ７６９＜ｎｌｔ＜１０２４ １３２０ ＳＸＧＡ １２８０ １０２４ １０２５＜ｎｌｔ １７０８ それゆえ、得られた除算階数（ＲＤＰＬＬ）は、図７、
図８に示すように、ＰＬＬで使用される。図７のＰＬＬ
は、位相比較器５０、出力がキャパシタＣ３と直列の抵
抗Ｒ３によって入力に帰還されている増幅器Ａよりなる
積分器５１を含み、積分器５１の出力は電圧ロック発振
器５２（ＶＣＯ）に接続されている。ＶＣＯの出力は、
整数番号（：Ｎ）の形式で除算階数が与えられる回路５
３を通して位相比較器５０の第２の入力に帰還される。
第１の入力は、ＳＹＮＣ−Ｈとして参照される入力する
ラインｓｙｎｃを受ける。位相補正を行うために、回路
３の出力で得られた値を端子５５印加することができ
る。そして、積分器Ｉへの入力としての直列抵抗３４に
より、直列抵抗Ｒ５によって位相比較器の出力に接続さ
れている積分器それ自体の入力にオフセット電流を注入
する。ほとんど無限のｄ．ｃ．ゲインのおかげで、積分
器の使用によって、比較器の出力に故意に注入されたオ
フセット電流が、自動的に、ｓｙｎｃ−Ｈと局所Ｈ信号
の間の変移によって補償されるということが保証され
る。この変移の結果の脈動電流の平均値は注入された
ｄ．ｃ．オフセット電流を完全に補償する。
図８に示すように、ＰＬＬで使用される。図７のＰＬＬ
は、位相比較器５０、出力がキャパシタＣ３と直列の抵
抗Ｒ３によって入力に帰還されている増幅器Ａよりなる
積分器５１を含み、積分器５１の出力は電圧ロック発振
器５２（ＶＣＯ）に接続されている。ＶＣＯの出力は、
整数番号（：Ｎ）の形式で除算階数が与えられる回路５
３を通して位相比較器５０の第２の入力に帰還される。
第１の入力は、ＳＹＮＣ−Ｈとして参照される入力する
ラインｓｙｎｃを受ける。位相補正を行うために、回路
３の出力で得られた値を端子５５印加することができ
る。そして、積分器Ｉへの入力としての直列抵抗３４に
より、直列抵抗Ｒ５によって位相比較器の出力に接続さ
れている積分器それ自体の入力にオフセット電流を注入
する。ほとんど無限のｄ．ｃ．ゲインのおかげで、積分
器の使用によって、比較器の出力に故意に注入されたオ
フセット電流が、自動的に、ｓｙｎｃ−Ｈと局所Ｈ信号
の間の変移によって補償されるということが保証され
る。この変移の結果の脈動電流の平均値は注入された
ｄ．ｃ．オフセット電流を完全に補償する。
【００１９】図８は、他の実施例を示したものである。
位相補正は、同様に、ライン同期信号とＰＬＬの入力ｓ
ｙｎｃ Ｈに関する回路５４のレベルで構成される制御
された遅延によって行われる。ＰＬＬは、図７のＰＬＬ
と同一の構成要素、即ち、直列のキャパシタＣ３と抵抗
Ｒ３により帰還された増幅器によって構成された積分器
５１の入力に直列抵抗Ｒ５によって接続された位相比較
器５０を含む。前記積分器は電圧制御発振器５２に接続
され、発振器の出力は、位相比較器５０の局所入力に積
分除算回数を与える回路を通して帰還されている。この
配置は、上記全ての回路が集積されたときに使用され
る。
位相補正は、同様に、ライン同期信号とＰＬＬの入力ｓ
ｙｎｃ Ｈに関する回路５４のレベルで構成される制御
された遅延によって行われる。ＰＬＬは、図７のＰＬＬ
と同一の構成要素、即ち、直列のキャパシタＣ３と抵抗
Ｒ３により帰還された増幅器によって構成された積分器
５１の入力に直列抵抗Ｒ５によって接続された位相比較
器５０を含む。前記積分器は電圧制御発振器５２に接続
され、発振器の出力は、位相比較器５０の局所入力に積
分除算回数を与える回路を通して帰還されている。この
配置は、上記全ての回路が集積されたときに使用され
る。
【００２０】本発明の処理は、ＡＬＴＥＲＡのＦＬＥＸ
１００００と呼ばれて知られている部品のようなプログ
ラムによって具体化され得る特別に使用される回路を参
照して記述した。しかし、当業者は、他の形式の処理装
置も請求の範囲に請求されている処理を実行するのに使
用できることは明らかである。
１００００と呼ばれて知られている部品のようなプログ
ラムによって具体化され得る特別に使用される回路を参
照して記述した。しかし、当業者は、他の形式の処理装
置も請求の範囲に請求されている処理を実行するのに使
用できることは明らかである。
【００２１】
【発明の効果】本発明により、ディジタル形式信号の標
本化を行う場合に、標本化クロックの周波数パラメータ
及び位相パラメータの再生を自動的に行うことができる
処理を提供することができる。また、特にコンピュータ
装置からのビデオ信号に関し上記処理を提供できる。
本化を行う場合に、標本化クロックの周波数パラメータ
及び位相パラメータの再生を自動的に行うことができる
処理を提供することができる。また、特にコンピュータ
装置からのビデオ信号に関し上記処理を提供できる。
【図１】本発明の実施例の主回路の概略図である。
【図２】（Ａ）はエッジ検出回路を示す図、（Ｂ）は前
記回路の各点の信号と再整形を示す図である。
記回路の各点の信号と再整形を示す図である。
【図３】位相補正を行う回路を示す概略図である。
【図４】標本化クロックの周波数補正を行う原理を示す
図である。
図である。
【図５】標本化クロックの周波数補正を行う原理を示す
図である。
図である。
【図６】周波数補正を実行するための回路の概略図であ
る。
る。
【図７】本発明の位相同期ループのブロック図である。
【図８】本発明の位相同期ループのブロック図である。
１ 増幅器 ２ 回路 ３ エッジ検出回路 ４ 処理装置 ５ ＰＬＬ ６ 変換器 ３０ アナログマトリックス処理回路 ３１ 高域通過フィルタ ３２ 比較器 ３３ スイッチ Ｉ 電流 Ｃ２ キャパシタ ３４ アナログ／ディジタル 変換器 ４０ 減算器 ４１０ 加算器 ４１１ 累積器 ４１２ 切り捨て器 ４１３ ＰＷＭ変換器 ４２ 周波数補正回路 ４２０ ゼロ値を削除する回路 ４２０ａ ０をデコードする回路 ４２０ｂ レジスタＲＤ ４２０ｃ スイッチ ４２１ 差分計算回路 ４２１ａ レジスタＲＤ ４２１ｂ 減算器 ４２２ しきい値化回路 ４２３ａ 加算器 ４２３ｂ 記憶回路 ４２４ しきい値化回路 ４２５ 累積器 ４２６ 加算器 ５０ 位相比較器 ５１ 積分器 ５２ ＶＣＯ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ティエリ タピ フランス国，35700 レンヌ，リュ・エミ ル・ベルナル 23
Claims (24)
- 【請求項１】 コンピュータ形式の信号の標本化中にク
ロック再生を行う方法であって、標本化クロックは、所
定の周波数を整数倍又は除算階数で乗する位相同期ルー
プ或いはＰＬＬにより発生され、 −コンピュータ形式の信号の立上りエッジによりトリガ
ーされるアナログランプを用いて、標本化クロックに関
するコンピュータ形式の信号のエッジ位置に依存した第
１の値を得るために、標本化クロックに関するコンピュ
ータ形式の信号の前記エッジ位置を測定し、 −標本化クロックの位相補正を、 ・第２の符号付の値を得るように、基準値と第１の位置
に依存した値とを比較することにより、 ・所定周波数の期間中、第２の符号付の値を累積するこ
とにより、 ・累積値を標本化位相シフトに依存したアナログ値に変
換し、このようにして得た値を、標本化周波数の位相シ
フトを行うためにＰＬＬに適用することにより、行い、 −標本化クロックの周波数補正を、 ・２つの連続したアナログランプの間で、位相誤差が変
化するのを測定することにより、 ・この変化の符号を累積し決定することにより、 ・そして、累積値が、正又は負のしきい値を超えたと
き、ＰＬＬの除算階数に関連したしきい値に依存する＋
１又は−１のインクリメント値を送ることにより行う、
各ステップよりなるクロック再生方法。 - 【請求項２】 前記遷移の再整形は、ディジタル形式信
号のエッジ位置の測定動作の前に行われることを特徴と
する請求項１記載の方法。 - 【請求項３】 遷移の再整形は、高域通過フィルタを用
いてディジタル形式信号にフィルタをかけ、フィルタさ
れた信号の振幅を電圧しきい値と比較することにより行
われることを特徴とする請求項２記載の方法。 - 【請求項４】 比較は、ヒステリシスを持った電圧比較
器により行われることを特徴とする請求項３記載の方
法。 - 【請求項５】 エッジ位置の測定は、クロック信号が標
本化クロックであるアナログ／ディジタル変換器にアナ
ログランプを印加することにより行われることを特徴と
する請求項１乃至４のうちいずれか１項記載の方法。 - 【請求項６】 比較は、ランプの半値に対応する値に等
しい基準値から、アナログ／ディジタル変換器より出力
するディジタル値を減算する減算器を用いて行われるこ
とを特徴とする請求項１乃至５のいずれか１項記載の方
法。 - 【請求項７】 値は８ビットで符号化され、ランプは値
００から２５５の間にあり、基準値は１２８の位置にあ
ることを特徴とする請求項６記載の方法。 - 【請求項８】 比較の前に、利用できる遷移の欠如に対
応した値００と、現在の標本化期間の前の遷移に対応し
た値２５５が基準値に設定されることを特徴とする請求
項６或いは７記載の方法。 - 【請求項９】 累積は、積分器を用いて行われることを
特徴とする請求項１記載の方法。 - 【請求項１０】 積分器は、その後に、位相補正を行う
ために最上位ビットのみを保持する減衰器を配置される
ことを特徴とする請求項９記載の方法。 - 【請求項１１】 累積値の位相シフトに依存するアナロ
グ値への変換は、ＰＷＭ変換器或いはディジタル／アナ
ログ変換器により行われることを特徴とする請求項１記
載の方法。 - 【請求項１２】 周波数補正前に、減算器の出力はゼロ
位相誤差又は、立ち上がり遷移の欠如、又は立ち下がり
遷移の欠如に対応したゼロ値を除去することを可能とす
る回路に印加されることを特徴とする請求項６記載の方
法。 - 【請求項１３】 位相誤差の変化の測定は、符号付き値
を得るように前の非零値から現在の非零値を減算し、こ
こに、符号の変化に対応した値＋１又は−１を出力に得
るために、この値としきい値を比較して行われることを
特徴とする請求項１２記載の方法。 - 【請求項１４】 値＋１又は−１は、正又は負のしきい
値を超えたときにゼロにリセットする符号付き累積装置
により累積されることを特徴とする請求項１或いは１３
記載の方法。 - 【請求項１５】 正又は負のしきい値の検出は、＋１又
は−１のインクリメントを出力するしきい値装置を用い
て行われることを特徴とする請求項１４記載の方法。 - 【請求項１６】 インクリメントは、除算階数の補正値
を出力する累積器で累積されることを特徴とする請求項
１５記載の方法。 - 【請求項１７】 初期除算階数は、ディジタル信号が規
格に従って標本化される基準の関数として計算されるこ
とを特徴とする請求項１乃至１６のいずれか１項記載の
方法。 - 【請求項１８】 補正値は、初期除算階数に加算される
ことを特徴とする請求項１６あるいは１７記載の方法。 - 【請求項１９】 ディジタル形式信号は、コンピュータ
装置からＶＧＡ、ＳＶＧＡ、ＸＧＡ、ＳＸＧＡ又は同様
の基準に出力されるビデオ信号であることを特徴とする
請求項１乃至１８のうちいずれか１項記載の方法。 - 【請求項２０】 位相及び周波数補正を加速するため
に、画素周波数の黒／白の交番よりなるビデオテンプレ
ートを使用することを特徴とする請求項１乃至１９のう
ちいずれか１項記載の方法。 - 【請求項２１】 各ステップはプログラム可能な部品で
実行されることを特徴とする請求項１乃至２０のうちい
ずれか１項記載の方法。 - 【請求項２２】 ＰＬＬは、出力が積分器自体に接続さ
れた位相比較器よりなり、出力が積分数により分割器を
介して位相比較器の第２の入力に帰還された電圧制御発
振器に接続されることを特徴とする請求項１乃至２１の
うちいずれか１項記載の方法。 - 【請求項２３】 位相変移に依存した値は、オフセット
電流として積分器の入力に印加されることを特徴とする
請求項２２記載の方法。 - 【請求項２４】 位相シフトに依存した値は、制御され
た遅延として位相比較器の他の入力信号に印加されるこ
とを特徴とする請求項２２記載の方法。
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