JPH0856293A - デジタルシリアル映像用クロック再生回路 - Google Patents

デジタルシリアル映像用クロック再生回路

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JPH0856293A
JPH0856293A JP32042494A JP32042494A JPH0856293A JP H0856293 A JPH0856293 A JP H0856293A JP 32042494 A JP32042494 A JP 32042494A JP 32042494 A JP32042494 A JP 32042494A JP H0856293 A JPH0856293 A JP H0856293A
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frequency
input
control
digital
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JP32042494A
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John Francis
フランシス ジョン
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Gennum Corp
Original Assignee
Gennum Corp
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    • H—ELECTRICITY
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Abstract

(57)【要約】 （修正有） 【目的】 入力信号がコンポジット映像信号かコンポー
ネント映像信号であるかの判別可能なデジタルシリアル
映像用クロック再生回路。 【構成】 クロック再生回路１は、デジタル受信器４
８、デスクランブラー５２、デシリアライザー５６、制
御回路５０から構成する。デジタル受信器４８へのデジ
タル入力信号列１１からリタイムドデータ、再生クロッ
ク５９、搬送波検出信号６３が生成され、デスクランブ
ラー５２ではリタイムドデータと再生クロック５９を用
いデスクランブルドデータ出力５３を生成する。デシリ
アライザー５６ではこのデスクランブルデータ出力５３
からパラレルデータ５５を生成し、再生クロック信号５
９からタイミング基準検出信号５７を生成する。制御回
路５０には自動微調段と周波数掃引段を設け、タイミン
グ基準検出信号５７と搬送波検出信号６３を用いてＶＣ
Ｏの温度補償を行い周波数掃引を行ってＰＬＬ５４のロ
ックを補助し、映像信号を判別する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本願発明はデジタルシリアル映像
用クロック再生回路、特に、フェーズロックドループ回
路、デスクランブラー、デジタルシリアル信号用デシリ
アライザーを備えた装置においてクロック信号を抽出し
たり、デジタル映像データ列のタイミングを合わせ直す
集積回路として作製するのに適した制御回路に関するも
のである。
【０００２】
【従来の技術】デジタルデータ列を表す方法としては複
数の方法が知られている。例えば、デジタルデータ列
を、スクランブル処理された極性フリーＮＲＺＩ（非ゼ
ロ復帰反転則）シーケンスとして表すことができる。こ
のシーケンスには線形フィードバックシフトレジスタと
して２個の固定多項式がインプリメントされている。こ
の他、アナログ信号用ビットパラレルデジタルインター
フェースやビットパラレル信号用デジタルシリアルイン
ターフェースを規定したＳＭＰＴＥ（Ｓｏｃｉｅｔｙ
ｏｆ Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ ａｎｄ Ｔｅｌ
ｅｖｉｓｉｏｎ Ｅｎｇｉｎｅｅｒｓ）規格もある。こ
のため、データ速度が異なる様々なデジタル映像信号列
を用いた装置が多数ある。例えば、アナログ映像信号の
場合、タイミング情報は水平走査周波数によって決まっ
ており、この水平走査周波数は水平同期信号と呼ばれる
タイミング信号で制御するのが一般的である。ＮＴＳＣ
方式では、コンポジット信号は画面１枚あたりの走査線
数は５２５本で１秒間に２９．９７枚の画面作り出すよ
うになっているため、最終的な水平走査周波数は１５．
７３４ｋＨｚになる。ＰＡＬ方式では、コンポジット信
号は画面１枚あたりの走査線数は６２５本で１秒間に２
５枚の画面を作り出すため、水平走査周波数は１５．６
２５ｋＨｚとなる。コンポジット信号の場合、水平同期
タイミング信号を判別するためデジタル信号の中に１水
平走査線につき１つのタイミング基準信号（ＴＲＳ）が
設けられている。一方、コンポーネント映像信号の水平
走査周波数はコンポジット映像信号と同じであるが、コ
ンポジット信号（輝度信号１つと色差信号２つからな
る）の場合はデジタル信号の中に１水平走査線につき２
つのタイミング基準信号が設けられている。この２つの
タイミング基準信号によってＥＡＶ（有効映像期間終
了）とＳＡＶ（有効映像期間開始）タイミング基準コー
ドが判別される。
【０００３】ＳＭＰＴＥ規格２５９Ｍによれば、上記の
水平走査周波数のデジタル信号列のビット伝送速度は
４：２：２方式または４ｆscコンポジットデジタル信号
方式のどちらかの方式で決まる。コンポジットデジタル
信号のビット伝送速度は、５２５本方式または６２５本
方式のどちらかの方式と同じであり、１３．５ＭＨｚの
輝度信号のサンプリングの場合の伝送速度は２７０メガ
ビット／秒であり、１８ＭＨｚの輝度信号サンプリング
の場合の伝送速度は３６０メガビット／秒である。コン
ポジット信号の場合、ＮＴＳＣ４ｆsc信号の伝送速度は
１４３メガビット／秒であり、ＰＡＬ４ｆscコンポジッ
ト信号の伝送速度は１７７．３メガビット／秒である。
【０００４】周知な回路であるフェーズロックドループ
（ＰＬＬ）をデータ通信用受信器に用いて電圧制御発振
器（ＶＣＯ）の位相を入力データストリームに固定させ
てこの入力データからクロック信号を再生する。次に、
再生されたクロック信号にタイミングを合わせなおし
た、つまり、同期させた新しいデータ信号を生成するた
めこの再生クロック信号を用いて前記入力データをサン
プリングする。クロック信号はＶＣＯから作りだしたも
のであるため、再生クロック信号もタイミングを合わせ
直したデータ信号も「タイミングジッター」の影響はほ
とんど受けない。次にこのデータ信号と再生クロック信
号をデスクランブラーに供給する。デスクランブラーを
用いて、スクランブル処理されたデジタルシリアルスト
リームを本来の非スクランブル化シリアルデータストリ
ームへ変換復調する。こうして得られた非スクランブル
化シリアルデータストリームをデシリアライザーへ出力
する。デシリアライザーでは入力されたシリアルデータ
ストリームをパラレルデータ（例えば、１０ビットデー
タ）に変換する。このデシリアライザーでは、パラレル
出力に１０ビットワードの境界を設定するためタイミン
グ基準信号を検出する。
【０００５】一定のビット伝送速度を有した様々なデジ
タル映像データストリームからクロック信号を抽出でき
るよう装置を設計する場合、ＶＣＯのチューニングレン
ジは広くなければならない。残念ながら、チューニング
レンジが広いとＶＣＯは調波に固定されてしまい、その
結果クロック信号が不正確になってしまう。また、正確
なビット伝送速度は不明だが所定の範囲にあるような装
置の場合、ＰＬＬがロックするビット伝送速度を知るの
が望ましい。調波へのロックを防止し、ＰＬＬがロック
するビット伝送速度を判別するため、所定デジタルシリ
アルビット伝送速度に適した中心周波数を選択できるよ
うＶＣＯのチューニングレンジは狭く設計するのが一般
的である。中心周波数を自動的に選択する時に調波にロ
ックしてしまうのを防止するため、デスクランブラーや
デシリアライザーなどタイミング基準信号を検出する手
段を装置に取り付けて抽出クロック信号やタイミング合
わせ直しデータが有効か無効かを判別する。このような
周知な装置では、タイミング基準信号が検出されるとＶ
ＣＯに対して所望の中心周波数を選択する。一方、適当
な時間が経過した後にタイミング基準信号が検出されな
い場合は、別の中心周波数が選択される。タイミング基
準信号が検出されるまでこれが繰り返される。
【０００６】
【発明が解決しようとする課題】従来の装置の場合、広
い発振周波数にわたってＶＣＯの位相ノイズを低く抑え
続けるのは困難であった。この問題を解決する方法とし
ては、二重係数(dual modulus ) 周波数分割器をＰＬＬ
のフィードバックループの中に挿入してＶＣＯをチュー
ニングさせるレンジを小さくする方法が知られている。
二重周波数分割器の係数は１または２である。このよう
に、ＰＬＬの所定入力に対しては、周波数分割器係数が
１の場合に比べて２の場合はＶＣＯ周波数は２倍以上に
なる。このような装置では、周波数分割器の出力からク
ロックを作成するため分割器の係数の選択が影響するこ
とはない。
【０００７】ＰＬＬをロックさせる過程のことを捕捉(a
cquisition) という。また、ＰＬＬが自分でロックする
ような場合は引き込みという。ロック能力はループ帯域
幅によって制限されており、実際の装置では何らかの補
助手段を設けた場合にのみロック能力が得られる。ＰＬ
Ｌをロックさせる際に用いる方法としては周波数掃引方
法が知られている。周波数掃引法では補助回路を用いて
信頼性の高いロックを行う。一般的な周波数掃引回路に
は定電流が流れており、この電流をループフィルターの
積分器に送出する。積分器から出力されるランプを用い
てＶＣＯを制御すると、ＶＣＯの周波数が掃引される。
いったんＰＬＬがロックされると電流が遮断され、ＶＣ
Ｏが必要とする補正電圧値まで積分回路は充電される。
【０００８】デジタルシリアル分野用のＰＬＬ回路のも
う１つの問題点は温度依存性、すなわち、ＶＣＯのドリ
フト現象にある。実際の装置でのＶＣＯの温度依存性は
比較的大きい。チューニングレンジが狭いＰＬＬ回路、
例えば、デジタルシリアル分野用ＰＬＬ回路では、ＶＣ
Ｏの温度依存性はループ調整レンジの範囲外であるため
ＶＣＯの温度ドリフトを補正するＰＬＬの能力は非常に
制限されてしまい、これによりＰＬＬやデジタル受信器
の性能が影響を受けるため温度依存性が問題になる。
【０００９】従って、自動微調を行ったり、ＰＬＬ段の
捕捉を補助することができるデジタル受信器のＰＬＬ用
制御回路が必要である。ＰＬＬ回路の特性が影響を受け
ないよう自動微調回路の時定数は小さくしなくてはなら
ない。さらに、デジタル映像分野の場合はコンポジット
映像とコンポーネント映像を区別できるクロック再生装
置が必要である。
【００１０】本願発明は上記従来技術の有する課題に鑑
みなされたものであり、その目的は、自動微調を行って
ＶＣＯ位相ノイズを低く抑え、周波数掃引を行ってＶＣ
Ｏのドリフトを補正してＰＬＬが入力信号の位相または
周波数にロックできるようにし、入力信号がコンポジッ
ト映像信号かコンポーネント映像信号であるかを判別で
きる制御回路等を備えたデジタルシリアル映像用クロッ
ク再生回路を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本願発明は入力信号用入力ポートと、係数選択用周
波数選択入力ポート付き周波数分割器からなる電圧制御
発振器を備えたフェーズロックドループ用制御回路から
なるデジタルシリアル映像用クロック再生回路であっ
て、前記電圧制御発振器がその周波数を制御する制御ポ
ートを有している前記制御回路が、前記電圧制御発振器
回路の前記制御ポートに接続されており、前記制御ポー
トに周波数制御信号を生成して前記電圧制御発振器の周
波数を制御する手段を有する同調段と、前記同調段に接
続されており、前記電圧制御発振器の前記周波数を可変
する手段と、前記電圧制御発振器の前記周波数を前記入
力信号にロックする手段とを有する周波数掃引段と、前
記周波数掃引段に接続されており、前記入力信号からタ
イミング基準信号を再生するための入力ポートと、前記
タイミング基準信号に応じて前記周波数掃引段及び前記
同調段の動作を制御する手段とを有する制御段とから構
成されていることを特徴とする。
【００１２】また、本願発明のデジタル入力信号列を受
信するための入力ポート付きデジタル映像受信器用コン
ポジット及びコンポーネント映像検出回路からなるデジ
タルシリアル映像用クロック再生回路は、デジタル信号
列の位相にロックする周波数分割段付き電圧制御発振器
を有したフェーズロックドループを具備しており、前記
周波数分割段には前記周波数分割段の係数を制御する周
波数選択入力ポートが設けられており、また、前記デジ
タル入力信号列はコンポジット映像信号またはコンポー
ネント映像信号からなるところの前記検出回路は、前記
デジタル入力信号列から生成したタイミング基準信号が
入力される入力ポート手段と、前記入力ポート手段に接
続されていて前記タイミング基準信号の周波数を表す信
号を生成する周波数検出手段と、前記信号に応じて前記
コンポジット映像信号と前記コンポーネント映像信号を
判別する判別手段と、前記判別手段に接続されており、
前記周波数分割器の前記周波数選択入力ポートに接続さ
れている出力端に周波数選択信号を生成する係数制御手
段とから構成されていることを特徴とする。
【００１３】
【作用および効果】本願発明のデジタルシリアル映像用
クロック再生回路は上記のような構成を有しており、前
記同調段からの前記周波数制御信号により前記電圧制御
発振器の周波数は一定に維持される。また、前記周波数
掃引段の前記周波数可変手段によって前記電圧制御発振
器の周波数を掃引して前記フェーズロックドループの引
き込み範囲にするとフェーズロックドループは入力信号
にロックされる。前記制御段はタイミング基準信号に基
づいて前記周波数掃引段と前記同調段の動作を制御す
る。このように、同調段により自動微調が可能になるた
めＶＣＯの位相ノイズを広い発振周波数にわたって低く
抑えることができる。また、前記周波数掃引手段での周
波数掃引によりＶＣＯのドリフト現象を防止することが
できる。
【００１４】さらに、本願発明のクロック再生回路の映
像検出回路によれば、ＰＬＬがロックされると入力信号
からタイミング信号及びデジタルデータが抽出され、入
力信号がコンポジット信号からコンポーネント信号かが
判別できるためデジタル映像用装置への利用が可能であ
る。
【００１５】
【実施例】以下、図面を参照しながら本願発明の好適な
実施例を詳細に説明する。
【００１６】図１は映像信号などのデジタル信号列１１
に適した従来の自動クロック再生回路１０を示してい
る。この自動クロック再生回路１９はＰＬＬ１２、デス
クランブラー１４、デシリアライザー１６、発振器／カ
ウンター１８で構成されている。以下に説明するよう
に、ＰＬＬ１２はデジタル信号列１１の位相をロック
し、また、クロック信号１３を再生する時に使用する。
再生クロック信号１３に同期し、タイミングを合わせ直
したデータ信号１５（以下、リタイムドデジタル信号と
称す）を前記クロック信号１３を用いて生成する。デス
クランブラー１４では再生クロック信号１３を用いて、
スクランブルされていな本来のデータからなるシリアル
ストリームへ前記リタイムドデジタル信号１５をデスク
ランブル処理、すなわち、変換する。スクランブルされ
ていないデータ列は次にデシリアライザー１６へ供給さ
れ、ここで１０ビットデータワードなどのパラレルデー
タに変換される。
【００１７】デジタル信号列１１はデジタル映像信号で
ある。このデジタル映像信号はＳＭＰＴＥなどで定めた
規格によって決められている。ＳＭＰＴＥ規格２５９Ｍ
では「コンポネーント」映像装置用と「コンポジット」
映像装置用のそれぞれについてデジタル信号列のビット
伝送速度を定めている。コンポジット映像装置にはＮＴ
ＳＣ規格とＰＡＬ規格がある。ＮＴＳＣ規格では、コン
ポジット映像信号は画面１枚あたりの走査線数は５２５
本で１秒間に２９．９７枚の画面作り出すようになって
おり、水平走査周波数は１５．７３４ｋＨｚになる。Ｐ
ＡＬ方式では、コンポジット信号は画面１枚あたりの走
査線数は６２５本で１秒間に２５枚の画面を作り出すた
め、水平走査周波数は１５．６２５ｋＨｚとなる。デジ
タル状のコンポジット信号、すなわち、デジタル信号列
１１には１水平走査線につき１つのタイミング基準信号
（ＴＲＳ）が設けられている。このデジタル信号列１１
はデジタルデータストリーム、つまり、ビットで構成さ
れている。ＴＲＳは水平同期パルスに対応しており、水
平走査線を判別する。すなわち、デジタル信号列１１に
関連するタイミングや同期情報はＴＲＳから得られる。
【００１８】コンポーネント映像装置の場合、映像信号
には輝度信号成分が１つと色差信号成分が２つ含まれて
いる。輝度信号成分と色差信号成分は別々に符号化され
ているため、コンポーネント映像装置の輝度信号成分と
は無関係に色を変化させることが可能である。コンポー
ネント映像信号の水平走査周波数はコンポジット映像信
号と同じである。つまり、ＮＴＳＣ方式では１５．７３
４ｋＨｚで、ＰＡＬ方式では１５．６２５ｋＨｚであ
る。しかしながら、コンポーネント映像信号にはＴＲＳ
が２つあり、これらのＴＲＳは対応するデジタル信号列
１１の中に存在している。一方のＴＲＳでＥＡＶ（有効
映像期間終了）タイミング基準コードを判別し、他方の
ＴＲＳでＳＡＶ（有効映像期間開始）タイミング基準コ
ードを判別する。
【００１９】ＳＭＰＴＥ規格２５９Ｍでは、ＮＴＳＣ方
式用及びＰＡＬ方式用デジタル映像信号列のビット伝送
速度はそれぞれ４ｆscコンポジットデジタル信号方式ま
たは４：２：２コンポーネントデジタル信号方式のいず
れかに定められている。
【００２０】コンポジット４ｆscＮＴＳＣデジタル信号
方式のビット伝送速度は１４３メガビット／秒（Ｍｂ／
ｓ．）であり、一方ＰＡＬ４ｆscコンポジット信号の伝
送速度は１７７．３メガビット／秒（Ｍｂ／ｓ．）であ
る。これに対して、コンポーネント映像信号の場合、Ｎ
ＴＳＣ（５２５本方式）方式とＰＡＬ（６２５本方式）
方式の装置のいずれもビット伝送速度は同じで、ＳＭＰ
ＴＥ規格２５９Ｍによれば１３．５ＭＨｚの輝度信号の
サンプリングの場合の伝送速度は２７０メガビット／秒
であり、１８ＭＨｚの輝度信号サンプリングの場合の伝
送速度は３６０メガビット／秒である。
【００２１】図１と図２において、ＰＬＬ１２にはデジ
タル信号列１１を受信するための入力端２０が設けられ
ている。図２に示すように、このＰＬＬ１２は「周波数
選択性」回路であり、位相検出器２２、ループフィルタ
ー２４、電圧制御発振器（ＶＣＯ）２６から構成されて
いる。このＶＣＯ２６はループフィルター２４の出力端
と位相検出器２２の入力端に接続されてフィードバック
ループを形成している。図２に示すように、このフィー
ドバックループには二重係数割算器(dual modulus divi
der)２８を組み込むことができる。後から説明するよう
にこの二重係数割算器２８でＶＣＯ２６のレンジを大き
くする。二重係数割算器２８には再生クロック信号１３
用の出力ライン３０が設けられている。
【００２２】ＰＬＬ１２はＶＣＯ２６を用いて入力デジ
タル信号列１１の位相をロックする。これにより、デジ
タル信号１１からなるデータビット内に隠れていたクロ
ック信号が再生される。次に、再生クロック信号１３を
用いて入力デジタル信号列１１をサンプリングすると再
生クロック信号１３に同期したリタイムドデジタル信号
１５が生成される。クロック信号１３はＶＣＯ２６の出
力から求めているため、再生クロック１３とリタイムド
デジタル信号１５は比較的ジッターが少ない。
【００２３】図１に示すように、ＰＬＬ１２からのクロ
ック出力３０はデスクランブラー１４とデシリアライザ
ー１６に接続されている。さらに、ＰＬＬ１２にはデス
クランブラー１４に供給されるリタイムドデジタル信号
１５用の出力端３２も設けられている。デスクランブラ
ー１４の主な機能は、リタイムドデジタル信号１５のデ
ータビットをスクランブルのかかっていない本来のデー
タと同じ形へ変換または復号化することにある。こうし
て復号化されたデータビットはデシリアライザー１６へ
入力される。このデシリアライザー１６では復号化され
たデータビットのシリアルストリームをパラレルデータ
信号１７に変換する。デシリアライザー１６はＴＲＳを
検出し、これと再生クロック信号１３を用いてシリアル
ストリームをパラレルデータ１７に変換するための例え
ば１０ビットのワード境界を設定する。デシリアライザ
ー１６にはＴＲＳ検出信号３５用の出力端３４も設けら
れている。
【００２４】図１において、発振器／（二値）カウンタ
ー１８はＶＣＯ２６（図２）の中心周波数を選択してＰ
ＬＬ１２の中心周波数選択を制御する。発振器／カウン
ター１８はＶＣＯ２６用中心周波数選択制御信号を生成
する。この中心周波数選択の速度は発振器／カウンター
１８で決まる。
【００２５】図１に示すように、発振器／カウンター１
８にはデシリアライザー１６からのＴＲＳ検出信号３５
用の出力端３４も接続されている。ＶＣＯ２６の正しい
中心周波数が選択されるとＴＲＳ検出信号３５はハイ
（有効）になる。いったん所望の中心周波数が選択され
ると、発振器／カウンター１８は不能状態になる。デジ
タル信号列１１が失われるような場合は、ＴＲＳ検出信
号３５がローになる（デジタル信号列１１がない場合は
ＴＲＳ信号（図示せず）を検出できないからである）。
ロー状態のＴＲＳ検出信号３５によって発振器／カウン
ター１８は使用可能状態となり、また、ＶＣＯ２６が入
力デジタル信号列１１に固定されるまで発振器／カウン
ター１８が決めた速度でＶＣＯ２６の中心周波数を変化
させる。
【００２６】ＴＲＳ検出信号３５がローになればいつで
もＶＣＯ２６の中心周波数設定が失われる点を理解して
おく必要がある。このように、デジタル信号列１１が中
断されると、ＴＲＳ検出信号３５もローになり、この結
果ＶＣＯ２６の中心周波数設定が失われてしまう。この
ような事態を防ぐため、論理（ＯＲ）ゲート３６の一方
の入力端にはＴＲＳ検出信号３５が、そして、他方の入
力端には反転搬送波検出信号３７’が入力されており、
この論理ゲート３６から発振器／カウンター１８へイネ
ーブル入力が送られる。デジタル信号列１１が中断され
るような場合は、反転搬送波検出信号３７’がハイにな
る。このように、ＴＲＳ検出信号３５がローになる（反
転搬送波検出信号３７’がハイになるため）と発振器／
カウンター１８は不能状態のままとなる。このため、Ｔ
ＲＳ検出信号３５の中断によって発振器／カウンター１
８が使用可能状態になるようなことはなく、また、ＶＣ
Ｏ２６の中心周波数設定が失われるようなこともなくな
る。
【００２７】図２に示すように、二重係数割算器２８は
ＰＬＬ１２のフィードバックロープの中のＶＣＯ２６の
出力端と、位相検出器２２の２つの入力端のうちいずれ
か一方の入力端との間に接続されている。二重係数割算
器２８を用いているため、ＶＣＯ２６の狭いチューニン
グレンジを利用しながらＰＬＬ１２の発振周波数の範囲
を広くできる。この回路構成は従来の問題を解決するた
めになされたものである。つまり、従来は広い発振周波
数にわたってＶＣＯの位相ノイズを小さく維持するのは
困難であった。図２において、ＰＬＬ１２のフィードバ
ックループに二重係数割算器２８が挿入されている。こ
の二重係数割算器２８には１または２に選択可能な係数
が設けられている。従って、ＰＬＬ１２へ所定の入力が
ある時は、二重係数割算器２８の係数が１の場合に比べ
て係数が２の場合ではＶＣＯ２６の周波数は２倍以上に
なる。このため、図２のような回路構成の場合は、二重
係数割算器２８のクロック出力３０から再生クロック信
号１３が生成しているため係数選択は行われていないよ
うに見える。
【００２８】ＳＭＰＴＥ規格２５９Ｍでは、コンポジッ
トＮＴＳＣ４ｆsc（１４３ＭＢ／Ｓ）の場合もコンポジ
ットＰＡＬ４ｆsc（１７７．３ＭＢ／Ｓ）の場合も二重
係数割算器２８の係数は２に設定されている。この設定
により、ＶＣＯ２６の周波数はコンポーネント信号が必
要とするレンジ内、つまり、１８ＭＨｚ輝度信号サンプ
リングの場合は２７０ＭＢ／Ｓにおさまる。これによ
り、係数２．４であるＶＣＯ２６の必要チューニングレ
ンジは小さくなる。しかしながら、４つのデジタル信号
規格を使用している場合は、ＶＣＯ２６の中心周波数を
選択するのに２ビット必要になる。この２つのビットの
うち一方のビットを分割器係数制御（入力ライン２９で
の制御）に使用して、ＶＣＯ２６のどの２つの中心周波
数を４ｆscコンポジットデジタル信号に使用しなくては
ならないか、また、どの２つの中心周波数を４：２：２
コンポーネントデジタル信号に使用しなくてはならない
かを決める。
【００２９】ＰＬＬ１２をロックさせる過程を当該技術
分野では「捕捉(acquisition) 」という。あるいは、Ｐ
ＬＬ１２自身がロックする場合は、「引き込み(pull-i
n) 」という。ロック能力はＰＬＬ１２のループ帯域幅
により制限されており、何らかの補助があるときにだけ
ロック能力を得られる場合が多い。
【００３０】図３にはループフィルター２４’付きのフ
ェーズロックドループ１２’が示されており、周波数掃
引用補助回路が備えている。このループフィルター２
４’には積分器３８が組み込まれている。また、周波数
掃引回路には定電流源４０が設けられており、この定電
流源４０はループフィルター２４’の積分器３８へ電流
Ｉsweep を供給する。ループフィルター２４’からはラ
ンプが出力されており、このランプでＶＣＯ２６を制御
する。これにより、ＶＣＯ２６の周波数が掃引される。
いったんＰＬＬ１２がロックされてしまうと、定電流源
４０で生成した電流Ｉsweep は遮断され、ＶＣＯ２６が
必要とする正しい電圧まで積分器３８は充電される。
【００３１】次に図４を参照する。この図には本願発明
に係るクロック再生回路内ＰＬＬ用制御回路５０が示さ
れている。このクロック生成回路１はデジタル映像分
野、例えば、ＳＭＰＴＥ規格２５９Ｍに準拠したデジタ
ル映像受信器などへの利用に適している。
【００３２】図４に示すように、クロック再生回路１
は、デスクランブラー５２に接続されたデジタル受信器
４８を備えており、このデスクランブラー５２はさらに
デシリアライザー５６に接続されている。デジタル受信
器４８には入力データ信号列１１を受信する入力ポート
４９が設けられている。デジタル受信器４８に設けられ
ているＰＬＬ５４は通常はデジタル受信器４８と一体に
構成されており、また、デジタル受信器４８内の信号処
理回路（図示せず）に接続されている。この信号処理回
路はＰＬＬ５４からの出力を用いて出力端５８へはリタ
イムドデータ信号５１を、出力端６０には再生クロック
５９を、そして出力端６２には搬送波検出信号６３をそ
れぞれ出力する。
【００３３】リタイムドデータ信号５１と再生クロック
５９はデスクランブラー５２に供給される。デスクラン
ブラー５２では入力信号列１１からなるデジタルシリア
ルストリームをスクランブルがかかっていない本来の形
へ変換、すなわち、デスクランブル処理してデスクラン
ブルドデータ出力信号５３を生成する。このデスクラン
ブルドシリアルデータ出力信号はデシリアライザー５６
に送出される。そして、このデシリアライザー５６で
は、依然としてシリアルビットストリームを含んだデス
クランブルドデータ出力信号５３を受取り、この信号を
パラレルデータ出力５５へ変換する。
【００３４】デシリアライザー５６は再生クロック信号
５９を使用してＴＲＳ検出信号５７を生成して出力ライ
ン６４へ出力する。このＴＲＳ検出信号５７はシリアル
データ出力５３の非直列化に使用されると共に制御回路
５０でも使用される。
【００３５】図４に示すように、ＰＬＬ５４にはループ
フィルター出力端６６、ＶＣＯ制御入力ポート６８、周
波数選択入力端７０が設けられている。本願発明によれ
ば、制御回路５０はループフィルター出力端６６、ＶＣ
Ｏ制御入力ポート６８、周波数選択入力端７０に接続さ
れている。制御回路５０には搬送波検出信号６３やＴＲ
Ｓ検出信号５７を受信する入力端も設けられている。本
願発明の第２の実施例では、ＴＲＳ検出信号５７と搬送
波検出信号６３の代わりに水平同期信号（図６参照）を
制御回路５０で使用している。
【００３６】後で説明するように、本願発明の制御回路
５０はＶＣＯ段の幅広いチューニングレンジを特徴とし
ながらもＰＬＬ５４のＶＣＯ段での温度ドリフト補正を
行う。本願発明のその他の特徴としては、制御回路５０
の時定数が低いことである。時定数が低いためＰＬＬ５
４の特性に対する制御回路５０の影響が最小限に抑えら
れる。後で説明するように、本願発明の制御回路５０の
もう一つの特徴は、映像信号入力がコンポジット映像信
号であるかコンポーネント映像信号であるかを判別する
弁別器を備えている点である。
【００３７】図５には制御回路５０の構成がより詳細に
示されている。同図では図４の部材と同一の部材には同
一の参照番号を付与している。本願発明によれば、ＰＬ
Ｌ５４は位相検出器７６、ループフィルター７８、電圧
制御発振器（ＶＣＯ）８０で構成されており、このＶＣ
Ｏ８０は二重係数割算器８２を具備している。本願発明
によれば、ＶＣＯ８０には狭レンジ制御入力８４と広レ
ンジ制御入力８６が入力されており、これら２つの入力
がＶＣＯ制御入力ポート６８を形成している。さらに、
広レンジ制御入力８６は積分器８８の出力端に接続され
ている。後から説明するように、この積分器８８は周波
数掃引機能と自動微調機能の両方の機能を果たしてい
る。
【００３８】図５において、積分器８８は演算増幅器９
０で構成されている。この演算増幅器９０の非反転入力
端には基準電圧Ｖref が接続されており、また、演算増
幅器９０の出力端と反転入力端は積分コンデンサーＣ
int を介して互いに接続されている。演算増幅器９０の
反転入力端はスィッチＳ3 を介してループフィルター７
８の出力端６６にも接続されている。スィッチＳ3 の制
御入力端は出力端６２（図４参照）の制御信号や搬送波
検出信号６３に接続されている。また、演算増幅器９０
の反転入力端は電源９２とスィッチＳ1 にも接続されて
いる。電源９２では定電流Ｉsweep を生成する。この電
源９２には制御入力端９４が設けられており、この入力
端９４はタイミング基準制御段７１に接続されている。
スィッチＳ1 には制御端子９６も設けられており、この
制御端子９６はタイミング基準制御段７１に接続されて
いる。
【００３９】基準制御段７１は発振器９８と、ＴＲＳ検
出信号５７や搬送波検出信号６３用の制御論理ゲート１
０６から構成されている。映像信号検出器１４２は本願
発明の特徴部分であり、この検出器は後で説明するよう
にコンポジット映像信号とコンポーネント映像信号を判
別をするときに使用される。映像信号検出器１４２は周
波数／電圧変換器（つまり、ＦＶＣ）１００と比較器１
１２からなる。ＦＶＣ１００は出力端１０２へ電圧信号
を供給する機能を果たしている。出力端１０２に出力さ
れる電圧信号は比較器１１２へ送出され、この比較器１
１２は電圧信号と電圧スレッショルド値Ｖthshを比較し
て信号を出力する。この信号は入力信号１１の種類を表
すもの、つまり、入力信号がコンポジット映像信号かコ
ンポーネント映像信号であるかを表すものである。
【００４０】図５に示すように、発振器９８の出力端は
スィッチＳ1 の制御入力端９６に接続されている。発振
器９８はコンデンサーＣosc とスィッチＳ2 で制御す
る。スィッチＳ2 には制御入力端１０４が設けられてお
り、この入力端１０４は論理「ＯＲ」ゲート１０６の出
力端に接続されている。この論理ゲート１０６の一方の
入力端には、インバーター１０８を介して論理反転され
た反転搬送波検出信号６３’が入力されている。論理ゲ
ート１０６のもう一方の入力端にはＴＲＳ検出信号５７
（図４参照）が入力されている。
【００４１】コンポジット／コンポーネント映像信号検
出器１４２には１／４割算器１１０が接続されている。
この割算器１１０からは係数制御出力信号１１１が出力
され、この出力信号はＰＬＬ５４内の周波数レンジ選択
入力ライン７０（及び二重係数割算器８２とＶＣＯ８
０）に出力される。出力信号１１１によりＰＬＬ５４の
中の二重係数割算器８２の周波数が選択される。１／４
割算器１１０と二重係数割算器８２によって、ＳＭＰＴ
Ｅ規格２５９Ｍを構成している４つの基準にあった中心
周波数レンジが得られる。
【００４２】１／４割算器１１０には入力端１１４が設
けられており、この入力端１１４はコンデンサーＣosc
に接続されている。割算器１１０にはリセット入力端１
１６と設定入力端１１８も設けられている。比較器１１
２の反転入力端は周波数／電圧変換器１００の出力端１
０２に接続されており、一方、比較器１１２の非反転入
力端は基準電圧Ｖthshに接続されている。図からも分か
るように、比較器１１２からは反転出力１２０と非反転
出力１２２の２つが出力されている。反転出力１２０は
論理「ＡＮＤ」ゲート１２４を介してリセット入力端１
１６に接続されている。このＡＮＤゲート１２４のもう
一方の入力端には、単安定回路１２６と遅延段１２８か
らなる遅延回路が接続されている。遅延段１２８では遅
延期間Ｔ１を発生させる。この遅延期間はコンポジット
／コンポーネント映像の場合は１０ミリ秒のオーダーで
ある。遅延段１２８の入力端はコンデンサーＣosc に接
続されており、単安定回路１２６へ「トリガー」信号を
出力している。これにより単安定回路１２６からＡＮＤ
ゲート１２４に「クロックパルス」が出力される。
【００４３】図５に示すように、比較器１１２の非反転
出力１２２はもう一つのＡＮＤゲート１３０を介して設
定入力端１１８に接続されている。非反転出力１２２と
単安定回路１２６の出力はＡＮＤ処理されて割算器１１
０が設定される。
【００４４】図４と図５において、本願発明のクロック
再生回路５０の動作は以下に説明する通りである。搬送
波検出信号６３がハイで、ＴＲＳ検出信号５７がローの
時、ＯＲゲート１０６からの出力はローであり、スィッ
チＳ2 はオープンになる。スィッチＳ2 がオープンの状
態では発振器９８は使用可能な状態になり、この発振器
９８は（制御端子９６）を介してスィッチＳ1 を制御す
る。この結果、コンデンサーＣint は充放電を行う。ス
ィッチＳ1 を開閉すると積分器８８からは「鋸波」波形
が出力され、この鋸波は広レンジ制御入力８６に送られ
る。積分器８８からの鋸波出力にはＶＣＯ８０の周波数
を掃引する効果がある。ＶＣＯ８０（及び二重係数割算
器８２）の周波数がＰＬＬ５４の引き込み範囲内の時は
ＰＬＬ５４は入力データ信号列１１にロックする。
【００４５】ＰＬＬ５４がロックすると、デジタル受信
器４８はリタイムドデータ信号５７と再生クロック信号
５９を生成する。次に、デスクランブラー５２（及びデ
シリアライザー５６）ではタイミング基準信号（ＴＲ
Ｓ）を検出してＴＲＳ検出信号５７を出力端６４に出力
する。コンポジット及びコンポーネント映像信号の場合
は、ＴＲＳ検出信号５７は１デジタルシリアルクロック
期間だけハイになるが、その速度はコンポジット映像信
号の場合の水平走査速度(horizontal rate) に等しく、
または、コンポーネント映像信号の場合の水平走査速度
の２倍である。ＴＲＳ検出信号５７がハイになると、ス
ィッチＳ2 への制御入力信号１０４もハイになるためス
ィッチＳ2 は閉じてしまう。ＴＲＳ検出信号５７の中の
パルス期間の間このスィッチＳ2 は閉じたままである。
スィッチＳ2 が閉じた状態では、コンデンサーＣosc は
ゼロボルトまで放電してしまう。これに対してスィッチ
Ｓ2がオープンの場合は、スィッチＳ2 が再び閉じるま
でに発振器９８はコンデンサーＣosc を十分高い電圧ま
で充電させることができないためスィッチＳ1 は開いた
ままとなり電源９２は不能状態になる。電源９２が不能
の状態では、積分器８８は広レンジ制御入力８６が形成
しているパスまたはループの中に留まる。これにより、
自動微調機能が起動され、ＶＣＯ８０の狭レンジ制御入
力８４は基準電圧Ｖref のレベル、すなわち、演算増幅
器９０の反転入力端での電圧レベルに維持される。
【００４６】次に図６を参照する。この図には本願発明
の第２実施例の制御回路１３２が示されている。この制
御回路１３２は図５の制御回路５０に類似している。図
５及び図６において、同一部材には同一参照番号を付与
している。また、部品のそれぞれの値は、例えば、コン
デンサーＣint の場合は３．３μＦのように部品の横に
記載している。
【００４７】図６の制御回路１３２はデジタル受信器４
８とデジタル映像デコーダー７２からなるクロック再生
回路１’用のものである。デジタル受信器４８とデジタ
ル映像デコーダー７２には、Ｇｅｎｎｕｍ社（カナダ
国、オンタリオ州、バーリントン所在）製のＧＳ９００
０系部品を用いることができる。デジタルデコーダー７
２はデスクランブラー５２とデシリアライザー５６（図
４参照）の２つの機能を兼ね備えている。デジタル（映
像）デコーダー７２の出力端７４には水平同期信号７３
が出力される。デコーダー７２ではＴＲＳ検出信号５７
の代わりに水平同期信号７３を出力する。この水平同期
信号７３はデジタル信号で、ＴＲＳが検出される度にそ
の状態が変化する。このように、水平同期信号７３の周
波数はＴＲＳ検出信号（図５参照）の半分である。
【００４８】図６に示すように、デコーダー７２の水平
同期出力端７４は単安定バイブレーター１３４のトリガ
ー入力端に接続されている。周知なように、単安定バイ
ブレーター１３４からはトリガー入力に応じて所定出力
パルスが出力される。図６に示すように、単安定バイブ
レーター１３４のトリガー入力端には水平同期信号７３
が入力されており、一方、その出力端はスィッチＳ2 の
制御端子１０４に接続されている。スィッチＳ2 はＮＰ
ＮトランジスタＱ2 で構成しており、このトランジスタ
Ｑ2 のベースがスィッチＳ2 の制御端子１０４の役割を
果たしている。トランジスタＱ2 のコレクタには抵抗１
３６を介してコンデンサーＣosc が接続されており、接
点１３８が形成されている。図６に示すように、コンポ
ジット／コンポーネント検出段１４２は単安定バイブレ
ーター１３４に接続されており、このバイブレーターは
トリガー入力として水平同期信号７３を利用している。
第２実施例では、単安定バイブレーター１３４は周波数
／電圧変換器１００（図５参照）の一部を構成してい
る。
【００４９】再び図６を参照する。電源９２の制御端子
９４は比較器１４０の非反転出力端に接続されている。
この比較器１４０の非反転入力端は接点１３８に接続さ
れており、電圧ＶC （つまり、コンデンサーＣosc ）に
応答する。比較器１４０の反転入力端はスレッショルド
電圧Ｖth2 に接続されている。比較器１４０の反転出力
端には遅延段１２８の入力端が接続されており、遅延段
１２８に電圧信号ＶDを供給している。電圧ＶC がスレ
ッショルド電圧Ｖth2 を越えるといつでも比較器１４０
の非反転出力がハイになる。これにより、電源９２は使
用可能状態になるが反転出力（つまり、電圧信号ＶD ）
はローになる。
【００５０】図６において、制御回路１３２にはコンポ
ジット／コンポーネント信号検出段１４２（ブロックに
て表示）が設けられている。このコンポジット／コンポ
ーネント検出段１４２には入力端１４４が設けられてお
り、この入力端は単安定バイブレーター１３４の出力端
（及びスィッチＳ2 の制御端子１０４）に接続されてい
る。図に示すように、コンポジット／コンポーネント検
出段１４２には反転出力端１２０と非反転出力端１２２
が設けられている。このコンポジット／コンポーネント
検出段１４２は、周波数／電圧変換器１００と、図５に
示す比較器１１２と、図６に示す単安定バイブレーター
１３４から構成されている。また図６に示すように、単
安定回路１２６（図５参照）はＡＮＤ論理ゲート１４
６、インバーター１４８、遅延段１５０で構成する。遅
延段１２８からは有効低出力１５２（つまり、Ｔ１）が
出力され、この出力はインバーター１４８と第２遅延段
１５０へ入力される。そして、第２遅延段１５０からは
第２遅延期間Ｔ２が出力される。有効低出力１５２（つ
まり、第１遅延段１２８によって期間Ｔ１だけ遅延され
た信号ＶD ）は反転されて電圧信号ＶE が生成される。
この電圧信号ＶE は第２遅延段１５０からの出力（つま
り、さらに第２の期間、すなわち、６ミリ秒遅延された
遅延段１２８からの出力）と共にＡＮＤ処理されて電圧
信号ＶF が出力される。この電圧信号ＶF はＡＮＤゲー
ト１２８、１３０のそれぞれにクロックパルス入力を送
り、コンポジット／コンポーネント検出段１４２の出力
１２０、１２２と共に割算器１１０のリセット入力１１
６と設定入力１１８を制御する。割算器１１０の出力に
は係数制御信号１１１が含まれており、この信号はＰＬ
Ｌ５４の周波数選択入力端７０に出力される。
【００５１】図６において、割算器１１０への入力１１
４は比較器１５４を介して接点１３８（つまり、電圧信
号ＶC ）に接続されている。比較器１５４の反転入力端
は接点１３８に接続されていて電圧信号ＶC が入力され
る。一方、比較器１５４の非反転入力端はスレッショル
ド電圧Ｖth1 に接続されている。このため、スレッショ
ルド電圧Ｖth1 が電圧信号ＶC よりも高い時は常に比較
器１５４の出力はハイであることが分かる。
【００５２】ループフィルター７８からの出力６６はト
ライステートバッファー１５６を介して積分器８８に入
力される。トライステートバッファー１５６の出力側に
は抵抗１５８が接続されている。トライステートバッフ
ァー１５６には制御入力端子が設けられており、この端
子はデジタル受信器４８からの搬送波検出出力端６２に
接続されている。搬送波検出出力６２がローの場合はト
ライステートバッファー１５６の出力が高インピーダン
ス状態となるように制御端子１５９は有効なハイの状態
になる。搬送波検出出力６２はインバーター１６０を介
してトランジスタＱ3 のベースに接続されている。トラ
ンジスタＱ3 のコレクターは接点１３８においてコンデ
ンサーＣosc に接続されている。トランジスタＱ3 の機
能は以下に説明するとおりである。
【００５３】図６の制御回路１３２ではＶＣＯ８０には
制御入力端１６２が設けられており、この入力端は抵抗
Ｒ1 を介して積分器８８の出力端に接続されている。Ｖ
ＣＯ８０の制御入力端１６２、つまり、接点１６６は一
定の電圧レベルにある。制御入力端子１６２と信号接地
端子の間には抵抗Ｒ2 が設けられている。抵抗Ｒ2 はバ
イス電流（つまり、ＶＣＯ８０の周波数）を設定し、積
分器８８からは電流を注入または除去する電圧信号ＶA
が抵抗Ｒ1 を介して出力される。これにより、ＶＣＯ８
０の発振周波数が制御される。スィッチＳ1 はトランジ
スタＱ1 で構成する。トランジスタＱ1 のコレクタは、
抵抗１７０を介して積分器８８の入力端（つまり、演算
増幅器９０の反転入力端）に接続されている。一方、ト
ランジスタＱ1 のベースは制御端子９６としての役割を
果たしており、この端子は制御信号ＶB を生成する発振
器９８の出力端に接続されている。
【００５４】図６及び図７と図８のタイミングチャート
を参照しながら制御回路１３２の動作を説明する。
【００５５】作動中は、タイミング基準信号（ＴＲＳ）
が検出される毎に水平同期信号７３に正エッジ遷移(pos
itive-edge transition)が発生する（これは、デジタル
映像デコーダー７２がＴＲＳを検出するたびに水平同期
信号７３の状態が変化するために生じるのである）。水
平同期信号７３にこのような正エッジ遷移が発生する
と、単安定バイブレーター１３４がトリガーされてトラ
ンジスタＱ2 はオンする。トランジスタＱ2 がオンする
と、コンデンサーＣosc が放電を行うため発振器９８は
遮断される。
【００５６】次に図７を参照する。この図は入力信号列
１１がコンポジット映像信号の場合における図６の様々
な信号のタイミングを示したチャートである。図７のタ
イミングチャートは破線２００を境にして２分されてい
る。すなわち、破線２００の左側はデコーダー７２がル
ープからはずれた場合、つまり、水平同期信号７３が生
成されない場合を示している。一方、破線２００の右側
は、デコーダー７２がループからはずれていない場合、
つまり、水平同期信号７３が検出される時の信号間の関
係を示している。
【００５７】デコーダー７２がループはずれを起こした
状態、つまり、図７の左側の部分をまず考えてみる。作
動中にデジタル映像デコーダー７２がループからはずれ
ている場合は、発振器９８を遮断する水平同期信号７３
が生成されない。発振器９８のデューティーサイクルは
１０％に設計されているため、発振器９８によるコンデ
ンサーＣosc の放電量は充電の場合の９倍となる。図７
には電圧信号ＶC の負の傾斜部分２０２として示されて
いる。充電期間２０４では、接点１３８（図６参照）の
電圧信号ＶC は上昇し、トランジスタＱ1 はオフにな
る。トランジスタＱ1 がオフの時は、電流Ｉsweep によ
ってコンデンサーＣint は放電を行う。つまり、接点１
６８での電圧ＶA は２０６に示すように減少する。この
結果、出力、すなわち、積分器８８の電圧ＶA は図７に
示すように鋸波となる。電圧信号ＶAは制御入力端１６
２に接続されているため、ＶＣＯ８０の周波数は増加す
なわち「掃引」する。次に、比較器１５４で電圧ＶC と
スレッショルド電圧Ｖth1 が比較される。比較器１５４
の出力端は１／４割算器１１０の入力端１１４に接続さ
れており、この割算器１１０から係数制御信号１１１が
出力される。
【００５８】次に図６を参照する。比較器１４０では電
圧信号ＶC （つまり、コンデンサーＣosc の電圧レベ
ル）ともう一つのスレッショルド電圧Ｖth2 を比較す
る。スレッショルド電圧Ｖth2 が電圧ＶC を越えると比
較器１４０からは出力電圧信号Ｖ D が出力される。比較
器１４０から出力される非反転電圧信号ＶD は電源９２
の制御端子９４に接続される。電圧信号ＶC がスレッシ
ョルド電圧th2 （図７のＩsweep 参照）を越えた状態で
は電源９２は使用可能状態つまりオンになっている。電
圧信号D を用いて割算器１１０のクロックパルスＶF を
生成する。
【００５９】次に、デコーダー７２がループからはずれ
ていない、つまり、図７の右側半分の状態で、かつ、係
数制御信号１１１が２０８に示すように低い状態にある
場合について考えてみる。二重係数割算器８２の周波数
分割係数が１に設定されている状態でＰＬＬ５４（デジ
タル受信器４８の内部）がコンポジット映像信号、つま
り、入力信号列をロックできると仮定すると、ロックが
完了するまでＶＣＯ８０の周波数は掃引を行う。ロック
が完了すると、映像デコーダー７２から水平同期信号７
３が出力され、ＴＲＳが検出されるたびにこの信号は切
り換わる。上記のように、水平同期信号７３に正のエッ
ジ遷移が発生することによりコンデンサーＣosc は放電
を行い、その結果、電圧信号ＶC は２１０に示すように
スレッショルド電圧Ｖth2 以下になってしまう。
【００６０】図７及び図６において、電圧信号ＶC がス
レッショルド電圧Ｖth2 以下に落ちると、比較器１４０
の非反転出力端の電圧がローになり、２１２に示すよう
に電源９２（及び電流Ｉsweep ）は遮断されてしまう。
一方、比較器１４０の反転出力端の電圧はハイになり、
２１４で示すように遅延期間Ｔ１が開始される。ＰＬＬ
５４がいったんロックされると、積分器８８は自動微調
機能を実行する。この機能によって電圧信号ＶA は比較
的一定に維持される（これは、電流Ｉsweep がオフであ
るためコンデンサーＣint の電荷が変化しないからであ
る）。コンポジット／コンポーネント検出段１４２と単
安定バイブレーター１３４では、水平同期信号１７３の
周波数を測定および変換して電圧信号を生成し、この電
圧信号をスレッショルド電圧と比較する。コンポジット
映像信号の場合、コンポジット／コンポーネント検出段
１４２の非反転出力端１２２はハイのままであり、遅延
期間Ｔ２が経過すると信号ＶF が非反転出力端１２２を
計測して割算器１１０の出力（つまり、係数制御信号１
１１）を図７の２１６及び２１８に示すようにハイにれ
する。
【００６１】図７の２１８に示すようにいったん係数制
御信号１１１がハイになると、ＰＬＬ５４のロックは失
われてしまう。ＰＬＬ５４のロックが失われると、水平
同期信号７３は切り換えをやめ、コンデンサーＣosc は
充電を開始して電圧信号ＶCが上昇する。この様子が図
７の２２０で示されている。電圧信号ＶC がスレッショ
ルド電圧Ｖth2 を越えると電源９２がオンになり、図７
の２２２で示すように電圧信号ＶA がＶＣＯ８０の周波
数を掃引し始める。係数制御信号１１１がハイであるた
め、割算器１１０の係数は２に設定される。このよう
に、ＶＣＯ８０の周波数が前回の値の２倍になると、Ｐ
ＬＬ５４はロックする。ＰＬＬ５４がロックすると、水
平同期信号７３が再び切り換えを開始する。これにより
図７の２２４で示すように発振器９８と定電流Ｉsweep
は遮断される。遅延段１２８で作成した遅延期間Ｔ１が
経過すると、コンポジット／コンポーネント検出段１４
２からの出力１２２が計測されて１／４割算器１１０が
設定され、図７に示すように係数制御信号１１１は一
定、つまり、ハイの状態に保たれる。
【００６２】次に図８を参照する。この図は入力信号列
１１（図６参照）がコンポーネント映像信号からなる場
合の図６の様々な信号のタイミングを示したチャートで
ある。図７の場合と同様に、図８のタイミングチャート
は破線２５０を境にして２分されている。チャートの左
側には映像デコーダー７２がループから外れた場合、つ
まり、水平同期信号が生成される場合が示されている。
一方、図の右側には映像デコーダー７２がループから外
れていない場合、つまり、水平同期信号７３が検出され
る場合の信号間の関係が示されている。
【００６３】まず、デコーダー７２がループから外れて
おらず、また、係数制御信号１１１が図８の２５２に示
すようにハイの状態にある場合を考える。周波数分割係
数が２に設定されている状態（ハイになっている係数制
御信号１１１に相当する）でＰＬＬ５４とデジタル受信
器４８がコンポーネント映像信号にロックできると仮定
した場合ロックが完了するまでＶＣＯ８０の周波数は掃
引する。ロックが完了すると、水平同期信号７３が切り
換えを開始してトランジスタＱ2 をオンにする。トラン
ジスタＱ2 がオンの状態では、コンデンサーＣosc が放
電を行い、これにより図８の２５４に示すように電圧信
号ＶC がスレッショルド電圧Ｖth2 よりも小さくなる。
この結果、電源９２（及び電流Ｉsweep ）が遮断され、
比較器１４０からは出力信号ＶD が出力される。この出
力信号は図８の２５６と２５８で示すように期間Ｔ１だ
け遅延される。ＰＬＬ５４はすでにロックしているた
め、電圧信号ＶA を狭いレンジ内になるよう積分器８８
が制御する（２６０で示すように電源９２はオフ状態で
あるため）。
【００６４】再び図６を参照する。水平同期信号７３が
切り換えを開始すると、コンポジット／コンポーネント
検出段１４２では水平同期信号７３の周波数を電圧に変
換する。そして、この電圧をスレッショルド電圧Ｖthsh
（図５参照）と比較して水平同期信号７３の周波数がコ
ンポジット映像信号またはコンポーネント映像信号のい
ずれを示しているかを判別する。入力信号列がコンポー
ネント映像信号の場合は、コンポジット／コンポーネン
ト検出段１４２の出力端１２２がローになり、また、図
８の２６２で示すように反転出力１２０がハイになる。
遅延期間Ｔ１が経過すると電圧信号ＶE から生成される
電圧パルスＶF によって出力１２２は計測されてリセッ
ト入力端１１６に出力される。これにより、図８の２６
４に示すように割算器１１０は係数制御信号１１１をリ
セットする。
【００６５】図８の２６４に示すようにいったん係数制
御信号１１１がローになると、ＰＬＬ５４はロックを失
う。ＰＬＬ５４がロックを失うと、水平同期信号７３は
切り換えを停止する。これによりスィッチＳ2 がオープ
ンし、コンデンサーＣosc が充電を行う。コンデンサー
Ｃosc が充電するにつれ、接点１３８の電圧信号ＶCも
上昇する。電圧信号ＶC がスレッショルド電圧信号Ｖ
th2 を越えると、比較器１４０は電源９２を使用可能状
態にし、電流Ｉsweep は図８の２６６に示すようにオン
となる。電流Ｉsweep がコンデンサーＣosc を充電する
と、下限値（図８の２６８に示す）に達するまで積分器
８８の出力電圧ＶA は減少する。
【００６６】図８の２７０に示すようにトランジスタＱ
1 が発振器９８によってオンされた後に周波数掃引は開
始される。（ＰＬＬ５４内の）二重係数割算器８２の周
波数分割係数は１（係数制御信号１１１のロー状態に等
しい）に設定されているため、ＶＣＯ８０の周波数は前
回の周波数の半分の値になるとＰＬＬ５４はロックす
る。いったんロックされると、水平同期信号７３は再び
切り換えを開始し、これにより図８の２７２に示すよう
に発信器９８と電源Ｉsweep は遮断される。遅延期間Ｔ
１が経過した後に、図８の２７４に示すようにコンポジ
ット／コンポーネント検出段１４２からの出力は電圧信
号ＶF が計測して１／４割算器１１０をリセットする。
このため、係数制御信号１１１は一定、つまり、ローの
状態に保たれる。
【００６７】以上のように、二重係数割算器８２の周波
数分割係数制御は発振器９８の出力を４で割って行う。
通常の動作状態では、係数制御信号１１１が正しい状態
にある場合にＰＬＬ５４はロックする。しかしながら、
ＰＬＬ５４が正しくない状態の係数制御信号１１１にロ
ックする場合も有り得る。係数制御信号１１１がコンポ
ジット映像信号の場合は必ずハイに、また、コンポーネ
ント映像信号の場合は必ずローになるよう、コンポジッ
ト／コンポーネント検出段１４２（図６）は単安定バイ
ブレーター１３４と図５の周波数／電圧変換器（ＦＶ
Ｃ）１００及び比較器１１２から構成されている。
【００６８】図５において、周波数／電圧変換器（ＦＶ
Ｃ）１００ではＴＲＳ検出信号５７の周波数を測定し、
この周波数を電圧信号に変換し、さらに、この変換した
電圧信号をスレッショルド電圧Ｖthshと比較する。ＴＲ
Ｓ検出信号５７がハイになってから開始される遅延期間
Ｔ１が経過した後で比較器１１２の出力が単安定回路１
２６の動作によってサンプリングされる。この遅延によ
り、周波数／電圧変換器１００の時定数が補償されるた
めＦＶＣ１００の特性に応じて時定数は選択される。Ｔ
ＲＳ検出信号５７の周波数がコンポジット映像信号（つ
まり、１５．７３４ｋＨｚまたは１５．６２５ｋＨｚ）
に等しい場合は、比較器１１２の出力１２２はハイにな
る。上述したように、遅延期間Ｔ１が経過すると比較器
１１２から割算器１１０への出力は単安定回路１２６が
計測する。比較器１１２の出力１２２がハイの場合は、
割算器１１０が設定され、係数制御信号１１１がハイに
なる。逆に、ＴＲＳ検出信号５７の周波数がコンポーネ
ント映像信号に等しい場合は、１／４割算器１１０から
の出力はリセットされ、係数制御信号１１１はローにな
る。
【００６９】いずれの場合であっても、ＦＶＣ１００が
係数制御信号１１１を変化させるとＰＬＬ５４はすぐに
ロックを失ってしまいＴＲＳ検出信号５７はローにな
る。この結果、発振器９８が発振を開始し、これにより
周波数掃引が行われる。周波数掃引がいったん開始され
ると、割算器１１０の状態が変化する前に適切な状態に
ある係数制御信号１１１にＰＬＬ５４がロックする。こ
れは、割算器１１０が状態を変化するのに完全な掃引を
２回行う必要があるためである。
【００７０】図５を参照する。入力データ信号列１１が
中断されると搬送波検出信号６３（出力端６２におけ
る）はローになる。この結果、スィッチＳ3 はオープン
になり、積分器８８の自動微調機能は不能状態になる。
また、スィッチＳ2 を閉じると低搬送波検出信号６３に
よって発振器９８も不能状態になる。反転搬送波検出信
号６３は論理的にＯＲ処理されているため、ＴＲＳ検出
信号５７がローのままでも発振器９８はオフに保たれ
る。この結果、コンデンサーＣint の電荷は一定に保た
れ、広レンジ制御電圧、つまり、制御ライン８６上のＶ
ＣＯ８０に供給される電圧ＶA がメモリーに保持され
る。このような特徴があるため、データストリーム、つ
まり、データ信号列１１が回復する場合に周波数掃引を
せずにロックする能力をＰＬＬ５４は有している。
【００７１】この本願発明の特徴は、図６のクロック再
生回路１３２でも実現できる。入力信号１１のシリアル
データストリームが中断される場合は、搬送波検出信号
６３はローになり、インバーター１６０によってトラン
ジスタＱ3 はオンする。トランジスタＱ3 がオンする
と、コンデンサーＣosc は放電を行い、そしては、発振
器９８はオフになる。これにより、トランジスタＱ1 は
オフになり、電源９２は不可能に、そして、電流Ｉ
sweep もオフになる。図６に示すように、搬送波検出信
号６３も使用して、ループフィルター出力６６と積分器
８８の入力端の間に接続されたトライスターバッファー
１５６を可能状態にする。トライスターバッファー１５
６の制御入力端子１５９は有効なハイの状態にあるた
め、搬送波検出信号６３がローになるとトライステート
バッファー１５６は不能になりその出力は高インピーダ
ンス状態になる。出力が高インピーダンス状態では、ト
ライステートバッファー１５６は電流を得ることも減少
させることもできない。このように、搬送波検出信号６
３がローになると、コンデンサーＣint の電荷は一定に
保たれ、ＶＣＯ８０（及びデジタル映像受信器４８）は
正しい周波数に同調されたままになるため、データ信号
列１１が回復しても周波数掃引なしでＰＬＬ５４はロッ
クする。
【図面の簡単な説明】
【図１】従来のデジタルシリアル映像用自動クロック再
生回路を表したブロック図
【図２】従来の２重係数周波数分割器を備えたＰＬＬの
ブロック図
【図３】従来のＰＬＬ回路の捕捉を補助する周波数掃引
回路のブロック図
【図４】映像装置用デジタル受信器とデスクランブラー
に接続された本願発明の第１実施例のクロック再生回路
のブロック図
【図５】図４のクロック再生回路のより詳細なブロック
図
【図６】デジタル映像受信器及びデコーダー用である本
願発明の第２実施例のクロック再生回路のブロック図
【図７】コンポジット映像信号と図６のクロック再生回
路で生成した様々なタイミング信号の関係を示したタイ
ミング図
【図８】コンポーネント映像信号と図６のクロック再生
回路で生成した様々なタイミング信号との関係を示した
タイミング図
【符号の説明】
１、１’ クロック再生回路 １１ 入力データ信号列 ２６、８０ 電圧制御発振器 ２８、８２ 二重係数割算器 ４８ デジタル受信器 ４９ 入力ポート ５０、１３２ 制御回路 ５２ デスクランブラー ５４ フェーズロックドループ ５５ パラレルデータ出力 ５６ デシリアライザー ６８ ＶＣＯ制御入力ポート ７１ タイミング基準入力段 ７２ デジタル映像デコーダー ７６ 位相検出器 ７８ ループフィルター ８４ 狭レンジ制御入力 ８５ 広レンジ制御入力 ８８ 積分器 ９０ 演算増幅器 ９２ 電源 ９８ 発振器 １００ 周波数／電圧変換器 １０６ 制御論理ゲート １１０ １／４割算器 １２４ ＡＮＤゲート １２６ 単安定回路 １３４ 単安定バイブレーター １４２ 映像信号検出器 １５６ トライステートバッファー
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年２月２３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １、１’ クロック再生回路 １１ 入力データ信号列 ２６、８０ 電圧制御発振器 ２８、８２ 二重係数割算器 ４８ デジタル受信器 ４９ 入力ポート ５０、１３２ 制御回路 ５２ デスクランブラー ５４ フェーズロックドループ ５５ パラレルデータ出力 ５６ デシリアライザー ６８ ＶＣＯ制御入力ポート ７１ タイミング基準入力段 ７２ デジタル映像デコーダー ７６ 位相検出器 ７８ ループフィルター ８４ 狭レンジ制御入力 ８６ 広レンジ制御入力 ８８ 積分器 ９０ 演算増幅器 ９２ 電源 ９８ 発振器 １００ 周波数／電圧変換器 １０６ 制御論理ゲート １１０ １／４割算器 １２４ ＡＮＤゲート １２６ 単安定回路 １３４ 単安定バイブレーター １４２ 映像信号検出器 １５６ トライステートバッファー
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図７】
【図８】
【図４】
【図５】
【図６】

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 入力信号用入力ポートと、係数選択用周
    波数選択入力ポート付き周波数分割器からなる電圧制御
    発振器を備えたフェーズロックドループ用制御回路を備
    えたデジタルシリアル映像用クロック再生回路であっ
    て、前記電圧制御発振器がその周波数を制御する制御ポ
    ートを有している前記制御回路が、 （ａ）前記電圧制御発振器回路の前記制御ポートに接続
    されており、前記制御ポートに周波数制御信号を生成し
    て前記電圧制御発振器の周波数を制御する手段を有する
    同調段と、 （ｂ）前記同調段に接続されており、前記電圧制御発振
    器の前記周波数を可変する手段と、前記電圧制御発振器
    の前記周波数を前記入力信号にロックする手段とを有す
    る周波数掃引段と、 （ｃ）前記周波数掃引段に接続されており、前記入力信
    号からタイミング基準信号を再生するための入力ポート
    と、前記タイミング基準信号に応じて前記周波数掃引段
    及び前記同調段の動作を制御する手段とを有する制御段
    とから構成されていることを特徴とする制御回路。
  2. 【請求項２】 前記周波数分割器の前記周波数選択入力
    ポートに接続された入力部を有する係数制御段と、前記
    タイミング基準信号が入力される入力部を有する周波数
    検出器と、前記タイミング基準信号の前記周波数を検出
    する検出手段と、前記検出手段に接続されていてコンポ
    ジット映像信号とコポーネント映像信号を弁別すると共
    に前記映像信号を表す係数制御信号を生成する弁別手段
    とをさらに備えていることを特徴とする請求項１記載の
    制御回路。
  3. 【請求項３】 前記周波数制御信号生成手段が、ループ
    フィルター出力信号の入力が行われる入力端が前記ルー
    プフィルターの前記出力に接続されており、また、出力
    端が前記電圧制御発振器の前記制御ポートに接続されて
    いる積分器を備えており、当該積分器は前記ループフィ
    ルター出力信号を積分して前記出力端に前記周波数制御
    信号を出力する手段を有していることを特徴とする請求
    項１記載の制御回路。
  4. 【請求項４】 前記積分器は基準レベルに接続された第
    ２入力端を有しており、前記積分器は前記基準レベルに
    応じて前記基準レベルの範囲内の周波数制御信号を生成
    することを特徴とする請求項３記載の制御回路。
  5. 【請求項５】 前記周波数可変手段が、前記周波数制御
    信号生成手段に接続された信号源を有しており、当該信
    号源は前記周波数制御信号を可変する周波数掃引信号発
    生手段を有していることを特徴とする請求項１記載の制
    御回路。
  6. 【請求項６】 デジタル入力信号列を受信するための入
    力ポート付きデジタル映像受信器用コンポジット及びコ
    ンポーネント映像検出回路からなるデジタルシリアル映
    像用クロック再生回路回路が、デジタル信号列の位相に
    ロックする周波数分割段付き電圧制御発振器を有したフ
    ェーズロックドループを具備しており、前記周波数分割
    段には前記周波数分割段の係数を制御する周波数選択入
    力ポートが設けられており、また、前記デジタル入力信
    号列がコンポジット映像信号またはコンポーネント映像
    信号からなるところの前記検出回路が、 （ａ）前記デジタル入力信号列から生成したタイミング
    基準信号が入力される入力ポート手段と、 （ｂ）前記入力ポート手段に接続されていて前記タイミ
    ング基準信号の周波数を表す信号を生成する周波数検出
    手段と、前記信号に応じて前記コンポジット映像信号と
    前記コンポーネント映像信号を判別する判別手段と、 （ｃ）前記判別手段に接続されており、前記周波数分割
    器の前記周波数選択入力ポートに接続されている出力端
    に周波数選択信号を生成する係数制御手段とから構成さ
    れていることを特徴とする制御回路。
JP32042494A 1993-12-23 1994-12-22 デジタルシリアル映像用クロック再生回路 Pending JPH0856293A (ja)

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