JPH021621A - デジタルフェーズロックループ用の商フェーズシフトプロセサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ■青分互 本発明は、データ伝送システムに関するものであって、
更に詳細には、デジタルフェーズロックループの位相補
正を実現する為の商位相シフトプロセサ回路に関するも
のである。

更米技肯 デジタルフェーズロックループの要約は、ｔｌｌｉｌｌ
ｉｌａｍ　Ｃ，Ｌｉｎｄｓｅｙ及びＣｈａｋ　Ｍｉｎｇ
　Ｃｈｉｅ共著の［デジタルフェーズロックループの外
１１１（Ａ　５ｕｒｖｅｙ　ｏｆＤｉｇｉｔａｌ　Ｐｈ
ａｓｅ−Ｌｏｃｋｅｄ−Ｌｏｏｐｓ）Ｊ　、プロシーデ
イングスオ７ＩＥＥＥ＝　Ｖｏｌ、６９、Ｎ００４．１
９８１年４月の文献に記載されている。

上記文献に記載される如く、古典的なアナログフェーズ
ロックループは、３つの所要な機能的ユニット、即ち位
相検知器、ループフィルタ、及び電圧制御オシレータ（
ＶＣＯ）から構成されている。該フェーズロックループ
への入力信号は、位相検知内において局所的に発生され
た正弦波と混合されて、入力信号と局所的クロックとの
間の瞬間的な位相差に比例する電圧を発生させる。この
位相エラー電圧をフィルタし且つｖＣＯの瞬間的な周波
数を制御する為に使用する。３つの全ての構成要素はア
ナログ回路で実現され、例えば、位相検知器はバランス
型ミキサーであり、ループフィルタはＲＣローパス回路
であり、且つｖＣＯは該ＶＣＯの共振周波数を制御する
同調回路内のバリキャップ上のバイアス電圧を調節する
ことによって同調される。

集積回路の寸法及びコストにおける同時的な減少と共に
、性能、速度及び信頼性における向上に向けての継続適
な進歩は、デジタルフェーズロックループの継続的な発
展をもたらした。１つのタイプのデジタルフェーズロッ
クループにおいて、位相検知器は、各サイクルにおいて
、入力信号の位相が早いか又は遅いかを決定する。従っ
て、サンプリング位相検知器は、局所的に発生された基
準クロックが入力信号より先行（リード）するか又は後
行（ラーグ）するかを表す簡単な二進出力を供給する。

このアプローチから得られる粗い量化の為に、屡々シー
ケンシャルフィルタを使用して、局所的デジタル制御オ
シレータをステップする為に印加される補正電圧を滑ら
かにさせる。

「シーケンシャルフィルタ」という用語は、出力は固定
数の入力の線形関数ではないことを意味する。その代わ
りに、該シーケンシャルフィルタは。

可変時間期間に対する入力を観察し且つ、入力に関する
成る信頼限界が確立されるときに、出力を供給する。

アナログ積分要素（例えば、ＲＣフィルタ）のデジタル
等価物は、デジタルアキュムレータ即ち蓄積器である。

このデジタル蓄積器は、加算器及び単位遅延器を使用し
て構成される。２つの蓄積器をタンデム構成使用するこ
とによって、二重積分器に対するデジタル近似を得るこ
とが可能である。この構成は、明らかに、−層高い次元
の近似へ拡張することが可能である。

デジタル的制御型オシレータ（ＤＣＯ）は基本的にはプ
ログラマブル即ち書込可能なＮ進回路である０Ｍが位相
エラー分解能を決定するとして。

通常、周波数ＭとＩＦ周波数との積である安定なオシレ
ータの出力を使用して、各クロックサイクル毎に１増加
するカウンタをドライブする。該カウンタの内容を該入
力と比較し、両者が一致する場合には、コンパレータ（
比較器）がパルスを供給し、該パルスは該デジタル制御
型オシレータの出力として作用し且つ該カウンタをリセ
ットする。

制御人力Ｎを変化させることによって、ＤＣＯ期間を制
御することが可能である。

且−煎 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、デジタルフェーズロ
ックロープの位相補正を行なう商フェーズシフトプロセ
サ回路を提供することを目的とする。

構成 本発明の好適実施形態によれば、商フェーズシフトプロ
セサ回路が提供され、それは、デジタルフェーズロック
ループの位相補正を実現する為の新規な技術を包含して
いる。「早い−遅い」タイプの二進位相検知器が範囲位
相検知回路と結合されて、可変ロック採取速度を発生す
る。位相測定及び速度制御は、増分的操作によって行な
われ、それは新規な「商（ｑｕｏｔｉｅｎｔ）Ｊプロセ
サへ供給される。該商プロセサは増分的位相エラーを積
分し且つ非周期的態様で位相補正を実施し、標準的なフ
ェーズロックループにおいて与えられるよりもより低い
効果的比例ループ利得とさせる。

更に、ループ時定数を動的に変化させることによって、
広い捕獲範囲及び低ジッターが得られる。

パターン従属性ノイズが新規なゲート動作技術によって
減少される。高クリスタル周波数条件が減少され、デジ
タルフェーズロックループのスペクトル適用を拡張して
いる。

上述した改良は、低回路複雑性を使用して得られている
。集積化の為に端に１個のクリスタル外部部品を必要と
するに過ぎない。

大五五 ベースバンドにおいて変調される典型的なデータ信号は
、帯域内のタイミングを搬送する何等かの特性を有して
いる。この特性は、「タイミング−信号」として知られ
ている。「タイミング−回復」技術は、データ信号から
タイミング−信号を検索する為に「タイミング−抽出器
Ｊ　ＴＥＸ回路を使用している。典型的に、このことは
、データレートｆｂに関連するレートを有する一連のス
トローブの形態を取る。

該タイミング−抽出器回路は、典型的に、スクエアリン
グ又はその他の非線形機能を実行し、且つ何等かのノイ
ズフィルタ機能を有している。その結果得られる信号は
、フェーズロックループ（ＰＬＬ）構成における周波数
／位相制御クロックを介して同期される。シンクロナイ
ザ−即ち同期器をブロック線図で第１図に示してあり、
対応するＰＬＬ波形を第２図に示しである。

ここに記載する同期器（シンクロナイザ−）は、デジタ
ルフェーズロックループを使用し、その簡単なモデルを
第３Ａ図に示しである。−次ループは比例利得によって
制御される。ｒ　Ｆ　（Ｚ）　Ｊはループフィルタを表
し且つ「Ｍ」はループ周波数−分割器を表す。第３Ａ図
中に「ウィンドウ範囲」と印したブロックはループ定数
を変化させるが、そのことに関しては後に更に詳細に説
明する。

第１図に示した同期器は二進位相検知器ＰＤを有してい
る。位相エラーＰＥビットシーケンスがコントローラに
よって処理されて、デジタル正誤クロックＤＣＣの位相
操作を行なって位相遷移をさせてクロック時間より前進
させるか又はそ−れより遅らせる。

第１図に示したシステムは、第７Ａ図乃至第７Ｅ図に更
に詳細に示してあり、与えられたデータレートに対する
５ＣＬＫの比に対して使用可能な比例的利得を減少させ
ることが可能である。この減少は、周期的位置において
補正する従来技術と比較して、「非周期的な態様」で位
相シフト補正を行なうことによって得られる。別の見方
によれば、与えられた比例的利得は、実施上より低いク
リスタルクロックレートを必要とする。

本発明の別の利点としては、タイミング情報が得られな
い場合に位相補正をディスエーブルさせることが可能で
ある能力であり、その際にパターン従属性ジッターを減
少させることが可能である。

第３Ａ図乃至第３Ｃ図を参照して説明すると、位相検知
器ＰＤは、各データ周期１／ｆｂ毎に。

デジタル制御クロックＤＣＣからの位相関係をタイミン
グ信号端と比較する。これにより、位相エラーＰＥが得
られる。第３Ａ図においては受は取ったクロック信号ｒ
　ｒ　ＣＬ　ＯＣＫ　Ｊとして示しであるデジタル制御
クロックＤＣＣの出力は、その周波数をカウンタＭによ
って減少されて、ボークロックＢＤ、ＣＣを得ている。

従って、二進位相検知器ＦＤはエラー信号を発生し、ボ
ークロックＢＤＣＣの端部が入力する「タイミング信号
」と比較して早いか又は遅いかを表す。

二進位相検知器ＰＤの伝達特性をＭ　（ｋｌ／ｆｂ）と
位相エラーＰＥとの関係として第３Ｃ図に示しである。

完全に比例的な検知器を有するフェーズロックループに
おいて、補正ｒＳＩＺＥ（寸法）ｊはエラーの大きさに
比例し、且つステップ寸法はループ内において自己規制
′的である。二進位相検知器の場合、エラー「寸法」は
重要ではなく、符号のみが考慮される。

制御クロックは、ループのオーダを発効させることなし
に、制御変数、この場合には位相、を得るために積分を
実施する復調器を有している。

位相補正は、典型的には、マスタークロック５ＣＬＫの
一部の割合であるレートで周期的な態様で実施される。

ベースバンドトランシーバ上では、タイミング抽出器Ｔ
ＥＸは非周期的ストローブを発生する。

ゲート動作技術は、ストローブ期間のない間にデジタル
制御クロックＤＣＣへの不正補正を回避する為に必要と
される。本システムにおいて、位相検知器回路は、スト
ローブ当たり１つの補正を保証し且つストローブ欠如条
件に対する補正を回避する「ストローブ存在」モニター
を有している。

デジタル制御クロックＤＣＣ回路は、以下に詳細に説明
する如く、非周期的レートで補正を行なうことが可能で
ある。

制御コマンドが、２つの二進信号により各ストローブ毎
にデジタル制御クロックＤＣＣへ送られる０位相検知器
信号は、補正の方向を表し、且つ「ホールド−ゴー（ｈ
ｏｌｄ−ｇｏ）Ｊ信号はストローブの存在を画定する。

第３Ａ図に示した如く、デジタル制御クロックＤＣＣの
前端部は、一連の位相エラーＰＥビットを受は取り且つ
それらを積分して何時位相操作ステップを実行するかを
決定する。このことは、瞬間的なインパルス状の周波数
変化を発生させる。

従来のデジタルフェーズロックループは、１つ又は複数
個の５ＣＬＫ期間のいずれかのステップ寸法を適用する
為に固定時刻又は時期を有している。

一次ＰＬＬ捕獲範囲は、比例的利得ＰＧの逆数の＋／−
によって与えられ、比例的利得ＰＧは、可能な補正の総
数に対する実施した補正の比である。

本発明の商ＰＬＬの非周期的補正は、「実際の補正に対
する可能な補正の数」の比を拡張し、部分的比例利得（
即ち、〈１）となっている、小さな部分的補正は幾つか
の補正期間に渡って蓄積される。デジタル制御クロック
は、ボーレートで「商」即ちクオーティエント（ｑｕｏ
ｔｉｅｎｔ）を基礎に動作する。

以下の商Ｑｉに対して解くプロセサを仮定する。

Ａｉ／に’＝Ｑｉ＋Ｒｉ／Ｋ　　　　　（１）この商ア
ルゴリズムのグラフィック表示を第４Ａ図に与えており
、第４Ｂ図は数値的例（Ｋ＝１５及びＤａ＝１２）を与
えている。

各クリスタルクロック期間において、シーケンシャル蓄
積器ｒ　ＡｉＪは除数定数ｒＫＪによって割算され、単
に１又はＯである商Ｑｉが得られ、その余はＲｉである
。次のサイクルの開始時において、値Ｒ１−１が「ΔＤ
ｉＪに加算され且つ操作が繰返し行なわれる。増分的位
相制御の場合、このことは、第５図に示した如く、定数
Ｄａのまわりに±１だけＤｉ値を変動させることによっ
て行なわれる。波形Ｑｉは、ｒＯＪの出現によって追従
される「１」の値のシーケンスを表示しており。

パターンは位相エラー沿革シーケンスに依存する。

波形Ｑｉ内のゼロの割合は、除数定数Ｋにより及びＤｉ
の寸法によって決定され、且つ第５図に更に示した如く
、Ｒｉ及びＡｉ波形において形成されたパターンによっ
て明らかである。残部Ｒｉはメモリ効果を持っており、
それはその値をゆっくりと消失させ、商Ｑｉを１に維持
する。該残部が消耗されると、　ｒＯＪＱｉが現れる。

与えられたボー時刻（ｉ）において定数Ｄａに±１増分
を与えることによって、増分的（±ステップ）位相が発
効される。Ａｉ波形上のパターンが拡張又は短縮され、
その対応する効果が商Ｑｉに発生され、且つ位相を更に
変化させることを停止するか又は加速させる。ｒｒｃＬ
ＯｃＫＪ出力は、クリスタルクロックを商Ｑｉ信号でゲ
ート動作させることによって得られる。ｒｃＬＯｃＫ周
波数は更にボー周波数に分割されて位相検知器ＰＤへ供
給する。定常状態の周波数分割の場合には、ＤｉはＤａ
の値に維持される。

絶対的位相は、過去の出入力の蓄積の後に得られる。ｒ
ｃＬＯｃＫ出力を第５図（Ｋ＝１５及びＤａ＝１２）に
示してあり、且つクリスタルクロック周波数に対するボ
ー周波数の比はＭ＝４０のファクターによって与えられ
る。商ファクターＲはＤａ／Ｋ、又は本例の場合１２／
ｌ　５．と等しい。

システムパラメータは以下の式によって関係されている
。

Ｄｉ＝Ｄａ±［１，０］　　　　　　（２）ＲｉＭＡＸ
＝＝に−１（３） 操作信号に対する比例的位相は以下の式によって与えら
れる。

Ｒ＝Ｄａ／Ｋ　　　　　　　　　　　　　（５）従来の
デジタルフェーズロックループにおいて、ボーレートに
対するクリスタルクロックレートの比の場合、比例的利
得は１／Ｍである。本発明の商フェーズロックループの
場合、以下の関係式が得られる。

［１／Ｍ］　　串Ｒ傘１／Ｄａ　　　　（６）補正用に
適用されたステップ寸法は、ループの時定数を決定する
。回路条件に依存して比例的利得ＰＧを変化させる速度
回路に付いて以下に説明する。

デジタルフェーズロックループは、典型的に、ループ比
例的利得ＰＧは位相制御分解能及び捕獲力学（ｃａｐｔ
ｕｒｅ　ｄｙｎａｍｉｃｓ）、即ち捕獲範囲及びロック
時間、を決定するという問題を持っている。

この欠点を回避するアプローチは、範囲位相検知器ＲＰ
　Ｄ　（ｒａｎｇｅ−ｐｈａｓｅ−ｄｅｔｅｃｔｏｒ）
と呼ばれる第２のデジタル位相検知器を利用することで
ある。

範囲位相検知器ＲＰＤは、第６Ａ図に示した如く、デジ
タル制御クロックＤＣＣ位相が範囲の「内」であるか又
は［外」であるかを分解する。究極的により大きな補正
ステップを発効させる為にギアシフト動作が行なわれる
。範囲位相検知ＲＰＤ決定は、ストローブ当たりなされ
た連続的な補正の数を動的に変化させ、第６Ｂ図に示し
た如く、捕獲速度及び範囲を修正する。

「位相範囲」は、位相エラーＰＥの範囲の内側か又は外
側かを決定する為の所望範囲のまわりの有限の位相幅の
セクターとして定義される。範囲位相検知器ＲＰＤは、
入力ストローブに関してデジタル制御クロックＤＣＣ位
相の範囲の内側か外側かを表す二進出力を持っている。

本発明の商フェーズロックループにおける速度変調は、
効果的に、捕獲プロセスの位相対時間応答の傾斜を変化
させる。

増分的範囲位相検知器ＲＰＤ出力は、第６Ｂ図に示した
如く、現在の動作速度を決定する上部及び底部飽和積分
器内に蓄積される。

本発明の適用において考慮されるべき別の重要な問題は
、増分的位相エラーＰＥをゲートオフさせることによる
パターンノイズの減少である。

タイムアウト値ＴＯに対してキャリアーが存在しない場
合、速度積分器は高速モードにドリフトする。幾つかの
適用の場合、タイムアウト値Ｔｏ、即ち許容可能キャリ
アミス時間、に対して現在の速度を維持することが一層
確実である。Ｔｏに到達すると、本システムは高速アク
セスモードへ復帰される。入力信号はデータ検知回路に
よって処理され、それは、第３Ａ図に示される如く、制
御回路操作をイネーブルさせる。

本発明の商デジタルフェーズロックループ概念を使用す
る適応等化器コントローラ／ＰＬＬタイミング回復／デ
ータサンプラ回路を第７Ａ図乃至第７Ｅ図に概略示しで
ある。

第７Ａ図に示した如く、本回路はレシーバ前端及び適応
等化器を有しており、それはバッファー及び等化器の過
剰負荷を防止する為に１：１の比を持った入力変圧器１
０を有している。変圧器１０の出力は、バッファ１２．
２．７に抵抗１４、及び４７ｐＦコンデンサ１６から構
成されており且つ１．２５ＭＨｚの周波数で一３ｄＢの
ロールオフを持った単位利得バッファ及びローパスフィ
ルタへの入力の１つとして供給される。単位利得バッフ
ァの出力はライン等化器バイパスフィルタへ供給され、
該フィルタはバッファ１８及び４゜７に抵抗２０と２５
０ｐＦコンデンサ２２から構成されている入力ＲＣから
構成されている。バイパスフィルタは１３５ＫＨｚの周
波数において一３ｄＢのロールオフを持っている。ＩＫ
抵抗２６とＩＯＫ抵抗２８と２．２に抵抗３０と共に、
増幅器２４が結合されて、２．３３の利得を持った等化
器出力を発生する反転／加算増幅器を形成している０等
化の量は、部品１９のピンＣ（ｍｓｂ）、Ｂ、Ａにおけ
る二進コード及びその７個の関連する抵抗によって制御
される。従って、８個の可能なステップがあり、「Ｏ」
二進コードはフラットな応答と等しい。

部品２４からの等化器出力信号は、−群の入力スライサ
及びレベル変換器へ与えられる（第７Ａ−５図）。部品
３２及び３４は、以下に詳細に説明する自動スレッシュ
ホールドコントローラと共に、全波ピーク電圧トラッキ
ングループを形成している。部品３４の正入力端におけ
る電圧の読みＶ　ａｔｈ÷は、等化器出力のピーク電圧
の測定値であり、即ち０．５Ｖは出力振幅＝０．５Ｖ、
即ちピーク間１ｖであることを示している。出力振幅が
０．２２Ｖ以下又は２．３３Ｖ以上である場合。

Ｖ　ａｔｈ＋は、夫々、０．２２ｖ又は２，３３Ｖに制
限される。このことは、部品３６の正入力端における抵
抗ｒＴＪ回路網によって達成される。

電圧Ｖ　ａｔｈ＋かを１に対して正規化させると、自動
スレッシュホールドＯコンパレータ３２の負入力端にけ
る電圧Ｖ　ａｔｈ−は−１ｖであり、０＋信号検知スラ
イサ３８の負入力端における電圧ｖＯ＋はＯ，ＳＶであ
り、且つ〇−信号検知スライサ４０の負入力端における
電圧ｖＯ−は−０，５ｖである。

電圧Ｖａｔｈ＋が１，２８０ｍＶを越えると、ｖＯ＋及
びＶＯ−は、夫々、６４０ｍＶ及び−６４０ｍＶにクラ
ンプされる。このクランプ機能は、本回路が、バスに接
続したマルチプルターミナルノードＴＥを具備する回路
網終端モードで動作する場合に必要である。そうでなけ
れば、近くのＴＥがＶＯ十及び■０−スレッシュホール
ドレベルを遠くのＴＥから受は取った信号ピークを越え
てドライブすることがあり、検知エラーを発生させるこ
ととなる。

部品３８の負入力ピンに接続したＰＮＰ’トランジスタ
４２は、このクランプ機能を与える。

電圧レベル間の関係を示したテーブルを以下の表１に示
す。

ノしＬ 変圧器二次回路　　Ｅ９０／Ｐ　　Ｖａｔｈ＋　　ＶＯ
＋１　　　Ｖｐｅａｋ（＋２．５ｄＢ）　　２．３３Ｖ
ｐｅａｋ　　２．３３Ｖ　　０．６４ＶＯ，８９Ｖｐｅ
ａｋ（÷１．５ｄＢ）　　２．０７Ｖｐｅａｋ　　２．
０７Ｖ　　Ｏ，６４ＶＯ，７５Ｖｐｅａｋ（ＯｄＢ）　
　１．７４Ｖｐｅａｋ　　１．７４Ｖ　　０．６４ＶＯ
，５５Ｖｐｅａｋ（−２，７ｄＢ）　　１．２８Ｖｐｅ
ａｋ　　１．２８Ｖ　　０．６４ＶＯ，５０Ｖｐｅａｋ
（−３，５ｄＢ）　　１．１７Ｖｐｅａｋ　　１．１７
Ｖ　　０．５８ＶＯ，３２Ｖｐｅａｋ（−７，５ｄＢ）
　　０．７４Ｖｐｅａｋ　　０．７４Ｖ　　０．３７Ｖ
Ｏ，０９Ｖｐｅａｋ（−１８，０ｄＢ）　０．２２Ｖｐ
ｅａｋ　　Ｏ，２２Ｖ　　０．１１ＶＯＶｐｅａｋ　　
　　　　　　　　０Ｖｐｅａｋ　　０．２２Ｖ　　０．
１１Ｖ尚、Ｖ　ａｔｈ−＝　−Ｖ　ａｔｈ＋及びＶ　Ｏ
−＝　−Ｖ　Ｏ＋。

自動スレッシュホールドコンパレータ３２及び３４の出
力は自動スレッシュホールドコントローラへ供給される
。更に詳細には、自動スレッシュホールドコンパレータ
３４の出力は、ＸＯＲゲート４４を介して供給され且つ
部品４６及び４８を介してパイプライン動作され（第７
Ａ−２図参照）その宛先は自動スレッシュホールドコン
トローラＲＡＭ５０である（第７Ａ−３図参照）。自動
スレッシュホールドコントローラＲＡＭ５０用のコーデ
ィングプログラム「ＡＴＨＣＴＬ、ｓ　ｒｃ」は本明細
書に添付した参考資料Ａに記載されている。

ＲＯＭ５０のピンＡ３における信号はｒＴＯＰＰ」と命
名され、高状態である場合に、等化器からの０＋パルス
がＶ　ａ　ｔ　ｈ＋よりも高であるか又は〇−パルスが
Ｖ　ａｔｈ−よりも低であるかのいずれかを示す（０＋
及び０−パルスは排他的である）。ＴＯＰＰ信号は、・
該ループに対してエラーフィードバック制御を発生させ
る為に使用される。通常の動作状態において、該コント
ロールループは、電圧差を［トラックアウトＪし、ＴＯ
ＰＰをＯＶと５■との間で行ったり来たりさせる。

自動スレッシュホールドコントローラＲＡＭ５０に接続
された３個のクワリファイア−即ち資格付与信号がある
。第１の資格付与信号は、中心推定ＲＯＭ５２　（第７
Ａ−７図参照）によって与えられ且つＯ十及びＯ−フィ
ルタからのスライス出力である。この信号は、ｒＴＯＰ
ＰＭＪ　　（ｔｏｐ　ｐ。

５ｉｔｉｖｅ　ａｎｄ　ｍ１ｎｕｓの略）と命名され、
高状態にある場合に、ＴＯＰＰ出力が「有効な」パルス
、即ちノイズによって発生されたものではないパルスに
起因するものであることを示す。このｒＴＯＰＰＭＪ信
号は、又、入力信号が変調を持っていない場合、即ち入
力ストリーム内に二進１が埋め込まれている場合を示す
。この場合に、二進１の期間の間、Ｖａｔｈ十及びＶ　
ａ　ｔ　ｈ−は以前の値を維持し、その結果制御電圧に
おけるリップルをより少なくさせている。

ＲＯＭ５０への第２の資格付与入力は、適応等化器によ
って与えられ且つｒＡＥＱＷＤＷＪとして識別される。

この資格付与信号は、自動スレッシュホールド回路が、
適応等化器と同一の入力信号セグメントで動作すること
を可能としている。

ＲＯＭ５０への第３の入力は、以下に説明する如く、フ
レーム同期器／ロック検知器からの信号であり、ｒＢｓ
ＬＯＴｓＪとして識別される。この信号は、Ｂ１及び８
２チヤンネル内の最後のｒＢＪ　ビットの後のビットに
対する２番目のｒＢＪビットから自動スレッシュホール
ド回路をイネーブルさせる。ＢＳＬＯＴＳ入力の機能は
、自動スレッシュホールド回路が、バス競合に起因する
歪を有することのあるその他のビットに応答することを
防止することである。

ＲＯＭ５０のピンＡ７に印加される信号ｒＡＥＱＳＰＤ
Ｊは、フレーム同期器／ロック検知器から派生され、そ
れは該資格付与信号をイネーブル／ディスエーブルさせ
る為にフレーム−イン−ロック＋８個の付加的なフレー
ムを使用した後に高状態にセットされる。ＡＥＱＳＰＤ
が低状態にセットされると、ＴＯＰＰ出力はＴＯＰＰＭ
のみで資格付与され、従ってＶａｔｈ十及びＶａｔｈ−
は最大速度でランプアップする。信号ＡＳＱＳＰＤが高
状態にセットされた後に、ＴＯＰＰはＴＯＰＰＭ。

ＡＷＱＷＤＷ及びＢＳＬＯＴＳｔ’資格付与され、従っ
て自動スレッシュホールド回路の動作は不要な入力欠陥
を拒否する為にＢチャンネル内にビット期間の一部に制
限される。部品５４，５６．５８（第７Ａ−３図参照）
は、コントロールループ用のエラー積分器を形成する。

ＴＯＰＰ信号によてアップ／ダウン制御されるエラー積
分器は、該資格付与信号によって画定される期間の間イ
ネーブルされる。ウィンドウ開口の期間中、積分器カウ
ンタは、入力信号がＶａｔｈ十未満である場合にカウン
トアツプするか、又は入力信号がＶａｔｈ÷を越えてい
る場合にカウントダウンするかのいずれかを行なう。Ｖ
　ａｔｈ−に対しては、そのことと逆のことが言える。

ＲＯＭ５０のピンＤ３において印加され且つ中心推定Ｒ
ＯＭ５２から派生される信号ＴＯＰＰは、スライス０＋
フイルタ出力である。この信号は、〇−人カパルスに対
して出力が無いことを除いては、ＴＯＰＰＭと同様であ
る。ＴＯＰＰ信号の上昇端の間、積分器出力は、以下に
説明するシグマ／デルタ変調器へ転送される。

部品６０，６２．６４　（第７Ａ−４図参照）から構成
されるシグマ／デルタ変調器は、積分器５４．５６．５
８からの二進出力を、７．６８ＭＨｚサンプリング周波
数を持った１ビツトパルス密度変調ＰＤＭ信号へ変換さ
せる。この変調器は、従来の６ビツトデジタル／アナロ
グ変換器（ＤＡＣ）と機能的に等価である。この変調器
の出力は、加算回路６０の「キャリイ」ピン、即ちＣ４
において得られる。次いで、その出力は、部品４８（ピ
ン１０）を介してパイプライン処理され且つ部品４８の
ピンＩＱにおいて接続され６．８に抵抗４７及び６，８
００ｐＦコンデンサ４９から構成されるＲＣｒＴＪ回路
網の後にＤＣ制御電圧へ変換される。ＲＣ時定数は、約
４ビツト期間である２０マイクロ秒に設定される。

以下に詳細に説明する如く、ｒｉｎｆｏ　　ｄａｃｏｄ
ｅｒｓＪから派生される信号ｒＢ　ＩＯＪは、入力がＩ
ＮＦＯＯに等し時に低状態となる。ＩＮＦＯＯが検知さ
れると、Ｖａｔｈ＋　（Ｖａｔｈｉｍ付いても同じであ
るが、方向が反対である）は最小電圧レベル、即ち最高
感度、へ向けてランプダウンされる。

第７Ａ−６図に示した如く、部品６６．６８゜７０．７
２から構成される０＋フイルタブロツク、及び部品７４
，７６．７８，８０から構成される０−フィルタブロッ
クは同一である。各フィルタブロックは、２個の１ビツ
ト幅移動平均フィルタ（５及び１５サンプリング点）か
ら構成されており、従って４個のフィルタがある。フィ
ルタアルゴリズムは、特定したウィンドウ（窓）期間内
の１及びＯの数を加算する。１の数がＯの数よりも大き
い場合には、該フィルタは「１」を出力する。

その反対である場合には、該フィルタは「０」を出力す
る。コーディングアルゴリズムｒＦＴＦＪの詳細は、本
明細書に添付した参考資料Ｂに記載されている。１５点
フィルタの実施は５点フィルタとは多少異なっており、
１５点フィルタはコストの為に直接的デコーディングの
変わりにカウンタを使用している。

該５点フィルタは、信号検知、即ち復調、の為に使用さ
れる。０＋フイルタ出力は部品７０のピンＤｏにおいて
得られ、一方〇−出力は部品７８のピンＤＯにおいて得
られる。これら２つの出力は、部品８２をパイプライン
処理された後に、ＰＲＯＭ８４へ供給される（第７Ａ−
７図参照）。

ＰＲＯＭ８４もフィルタ７２及び８０の１５点出力から
入力を受は取る。セレクトピン、即ちＰＲＯＭ８４のピ
ンＡ４は、ＰＲＯＭ８４の出力に対し５点対か又は１５
点対かのいずれかを選択する。

この実施例において、セレクト入力は、５点フィルタ出
力が常に選択される様にＶｃｃへ接続されている。ＰＲ
ＯＭ８４から（１）ｒＲＸ−ＰＯＬＪ出力は、５点フィ
ルタ＋フィルタ出力と同一であり、即ち高状態であれば
、入力＝０＋であり、一方低状態であれば、入力＝０−
である。ｒＲＸ−ＤＡＴＡＪ出力は、５点０＋及びＯ−
フィルタ出力の論理ｒＯＲＪであり、高状態であれば、
入力は０＋又は０−と等しく、一方低状態であれば、入
力は二進１に等しい。ＰＲＯＭ８４用のコーディングプ
ログラムｒＦＡｓＥＬＪは本明細書に添付した参考資料
Ｃに記載、しである。

該１５点フィルタは、以下に説明するセンターエスティ
メイター即ち中心推定器用のフロントエンド回路即ち前
端回路として機能する。上述した自動スレッシュホール
ド部分に供給されるＴＯＰＰ信号及びＴＯＰＰＭ信号は
、０＋及びＯ−フィルタから派生され、１の数が１５点
ウィンドウ内において１２個以上であると、出力は１に
セットされる。

上述した如く、コンパレータの前端組は、ピーク検知器
回路によって決定されるスレッシュホールド、典型的に
は受は取った信号ピークの半分において信号をスライス
する。システムは、典型的にラインレートｆｂの何倍も
大きなレートｆｓでサンプルされる。夫々、シフトレジ
スタ６６．６８゜７４．７６を使用１て、該フィルタ回
路へ適切な位相で非同期極性パルスＰ及びＮが供給され
る。

トップ／ボトム自己停止モードで接続されているアップ
−ダウンカウンタ７２及び８０によって積分が行なわれ
る。回路７０及び７８は、レジスタ長さによって与えら
れる時間長さに対するパルスの存在に基づいて積分器制
御信号を発生する。中心推定器ＲＯＭ５２は、区別論理
＋検知器回路を有している。上述した如く、状態遷移は
、参考資料Ｃ内に記載したＦＡＳＥＬプログラムリステ
ィングによって与えられる。

尚、上述した中心推定器は、ウオン　ヒー及びニーサス
　ガイニアの発明になり本願出願人に譲渡されている本
願と同時に出願される特許出願において更に詳細に説明
されている。

第７Ｂ−５図を参照すると、コントロールＲＯＭ８６は
、以下に説明するＰＬＬタイミング回復回路とロックし
ている。等化器コントローラＲＯＭ８６に対する・プロ
グラムコーディングであるｒＡＥＱＣＴＬ、ｓ　ｒｃＪ
は本明細書に添付した参考資料りに記載されている。自
動スレッシュホールド回路は、安定化させるべきであり
、即ち部品３４のスライスレベルは等化器出力のピーク
をトラックする。ｒＤＣＣ−ＯＵＴＪ信号は、エラー積
分器カウンタ８８，９０．９２のアップ／ダウンを制御
する（第７Ｂ−１図参照）。ＤＣＣ−ＯＵ　Ｔ　（ｄｆ
ｇｉｔａｌ−ｃｏｎｔｒｏｌｌａｄ−ｃｌｏｃｋ　ｏｕ
ｔｐｕｔ）も。

部品８５のピンＱＤにおいて得られるＰＬＬ又はＰＬＬ
クロックからのタイミング復帰クロックと等しく、低状
態から高状態への遷移は、入力が等化を必要としない、
例えばＴＥとＮＴとの間の接続が短い場合に、ｒＴＯＰ
ＰＪ信号の中心へ正常に整合される。

ｒＴＡＮＤＪ信号が高状態にある場合に２カウンタ８８
，９０，９２はイネーブルされる。この信号は、ＴＯＰ
Ｐ信号及びＴＯＰＰＭ信号をＡＮＤ処理することによっ
て得られる。自動スレッシュホールド回路がセトル即ち
安定化されていないと、該カウンタヘパスされるアップ
又はダウンカウントが存在しない様にＴＡＮＤ信号は出
力を持たないか又は完全な出力を持つ。出力がない場合
、該カウンタはイネーブルされない。完全な出力の場合
、ＤＣＣ−ＯＵＴ信号はイネーブルウィンドウＴＡＮＤ
Ｔに関して中心位置決めされるので、アップカウントは
ダウンカウントと等しい。換言すると、適応等化器は、
スレッシュホールドがセトラされていない即ち安定化さ
れていない場合に自動的にディスエーブルされる。

ＲＸ入力が良好に等化されると、ＴＯＰＰ信号がＰＬＬ
クロック上昇端で中心位置決めし、従ってアップカウン
トがダウンカウントと等しくなり。

且つ何等ステップ変化が部品１９ヘパスされることはな
い（第７Ａ−１図参照）。

カウンタ８８，９０，９２は二重速度（８又は１２ビツ
ト）エラー積分器を形成する９該積分器は、ＩＮＦＯＯ
信号に起因するリセットの後に該回路が信号の受は取り
を開始する場合には高トラッキング速度であり、「フレ
ーム　イン−ロック」＋８個の良好フレームの後には低
トラッキング速度である。この選択は、フレーム同期器
／ロック検知器から派生されるｒＡＥＱｓＰＤＪ信号に
よって制御される。低速度モードの期間中、ＡＥＱＷＤ
Ｗ信号及びＢＳＬＯＴＳ信号がイネーブルされる。Ａ　
Ｅ　ＱＷＤ　Ｅ信号は部品８６のピンＡＯにおいて得ら
れ（第７Ｂ−５図参照）且つＰＬＬクロックから派生さ
れ、ウィンドウの幅がビット期間の２５％に等しく、Ｐ
ＬＬクロック上昇端において中心位置決めされる。ＢＳ
ＬＯＴＳ信号は部品８６のピンＡ４において得られる。

ＲＸ入力がｒＮＦｏ　　Ｏと等しい、即ちＢＩＯ信号が
低状態であると、等化器はフラット利得。

即ち等化処理無し、にリセットされる。ＮＴ固定タイミ
ングモードにおける場合１等化器がディスエーブルされ
、即ち等化処理はない。部品９４はステップアップデー
トＤラッチであり、それはＴ○ＰＰ信号の低から高への
遷移の後にクロック動作され、従ってステップ変化の間
の部品１９の注入電荷に起因する等化器出力における歪
がＯ＋ビットセルの中心に強制される。そうでなければ
、検知エラーが発生される。

本回路の商（ｑｕｏｔｉｅｎｔ）アルゴリズムデジタル
フェーズロックループ部分は、入力として、タイミング
信号ストローブ及びＢＩＯ信号を受は取る。

ホールドゴーゲート動作を有する二進位相検知器は、１
ボー（ｂａｕｄ）へサイクル動作するカウンタをラッチ
する為にストローブ（Ｆストローブ）の機能を使用する
ことによって実現される。Ｆストロ−ブは、ストローブ
無し条件に対する補正を回避する制御マシン９６（第７
Ｂ−４図参照）によって処理される。部品９８及び１０
０はストローブ無しタイムアウト回路である。

速度値は、飽和（双方向）速度カウンタ１０２上で計算
され且つＢＩＯ信号によってイネーブルされる１ボ一期
間上のストローブによってトリガーされるときにのみ変
化される。速度がＲＯＭ９６へ入力されて、デジタル制
御クロックＤＣＣを供給する為に高速又は低速でホール
ド／ゴー信号を発生する。この速度値はＦストローブモ
ニター内に供給され１．該モニターはデジタル制御クロ
ックに対してゲート動作信号を形成し、該速度に依存し
てｒｘＪ回に渡って増分位相を実行することを可能とす
る。

第７Ｂ−２図を参照すると、デジタル制御クロック１０
４及びラッチ１０６は、商デジタル制御クロック及び出
力Ｑ、を得、該出力は５ＣＬＫ信号をゲート動作してＲ
ＣＬＯＣＫとさせる。、ＲＣＬＯＣＫ信号は分割器１０
９，１１０によって分割されて（第７Ｂ−３図参照）、
最大桁ビットを使用する二進位相検知器及び位相エラー
の大きさコンパレータを使用する位相範囲検知器ＲＰＤ
に対してボー間隔（ボーレート回復クロック）上の位相
位置を量化する。上述した如＜、ＲＯＭ９６（ｒＰＬＬ
ＣＴＬ、ｓ　ｒｃＪ　）１１２　（ｒＢＲＰＤ、ｓ　ｒ
ｃＪ　）　、ＲＯＭ９８　（ｒＮＯ８ＴＢ、５ｒｃＪ）
及びＲＯＭｌ０４　（ｒＤＣＣ，ｓ　ｒｃ」）内のシー
ケンシャルマシン用のソフトウェア発生状態は、本明細
書に添付した参考資料Ｅ、Ｆ、Ｇ。

Ｈに夫々記載されている。

ＰＬＬに対する７個の連続する消失した同期ストローブ
が検知されると、本回路のこの部分において使用される
ストローブ無しデコーダ９８，１００はフェーズロック
ループ利得を増加させる。

そうでなければ、過剰な周波数オフセットを持って、Ｐ
ＰＬが入力をトラックすることは可能ではない。極端な
場合は、Ｂ、Ｄ、ＳＤチャンネルにおいてマーク無しの
１ｎｆｏ　　３又は４である。

上述した商アルゴリズムデジタルフェーズロックループ
は、ウオン　ヒー及びニーサス　ガイニアの発明になり
本願出願人に譲渡されている本願と同時に出願される別
の特許出願において更に詳細に説明されている。

受は取りデータサンプラー及びクロックスイッチング論
理は、ＲＯＭ１１４及び１１６を使用し。

ｒＳＣＬＫＰ、ｓ　ｒｃＪ及びｒＳＣＰＤＥＣ，５ｒｃ
Ｊのコーディングアルゴリズムは本明細書に添付した参
考資料Ｉ及びＪに示されている。

ＴＥモードにおいて、第１サンプラークロツク、即ち部
品１１８のピンＬＤ及びＧＫ（第７Ｂ−５図参照）は、
ＰＬＬクロックの後に０．５パイプライン遅れを経験す
る。従って、フィルタ出力における「信号口（Ｓｉｇｎ
ａｌ　　Ｅｙｅ）Ｊは最大ｒＥｙｅＪ開口でサンプルさ
れる。２番目のサンプラクロック、即ち部品１２０のピ
ンＬＤ及びＣＫ（第７Ｂ−６図参照）は、ＰＬＬクロッ
クの後に１パイプライン遅れを経験し、データが第３サ
ンプラヘパスされることを可能とさせる。この第３サン
プラクロツク、即ち部品１２２のピンＣＫは、ＰＬＬク
ロックの後に４．５パイプライン遅れを経験する。この
クロックもＴＸビットクロック用に使用されるので、遅
れセクション、即ち部品１２４におけるタップ点は、Ｔ
Ｘゼロ交差点をＲＸゼロ交差点へ整合させることを可能
とさせる。３−４％のオフセット、即ちＴＸのゼロ交差
点がＲＸ交差点に遅れること、が推奨される。

ＮＴ適応タイミングモードにおいて、第１のサンプラク
ロック、即ち部品１１８のピンＬＤ及びＣＫ、はＰＬＬ
クロックの後に０．５パイプライン遅れを経験する。従
って、フィルタ出力端におけるｒｓｉｇｎａｌ　　Ｅｙ
ｅＪは最大開口でサンプルされる。２番目のサンプラク
ロック、即ち部品１２０のピンＬＤ及びＣＫは、ＴＸビ
ットクロックに同期した周波数で自由走行カウンタから
派生される。ＰＬＬが非ロツク状態であると、該カウン
タは、ＰＬＬクロックの上昇端の後２０パイプライン遅
れ（１ビット期間の半分）に等しい上昇端を持ったＰＬ
Ｌクロックに対して位相同期される。ＰＬＬがロック状
態にあると、ＰＬＬへの同期リンクが破壊され且つ該カ
ウンタが自由走行状態のままとされ且つ周波数はＴＸビ
ットクロックと同期される。従って、それは、第１のサ
ンプラ１１８に対する信号工の最大開口でザンプルする
。３番目のサンプラはクロック１２２である。

従って、受は取ったデータ出力は、該トランスミッタ即
ち送信機と同一のタイミングを持っている。

ＮＴ固定タイミングモードにおいて、第１のサンプラク
ロック１１８は、固定タイミングクロック、即ち部品１
１４のピンＡ２、即ちＴＸビットクロックに対し固定し
た関係、の後に０．５パイプライン遅れを持っている。

第２サンプラクロツク１２０は、固定タイミングクロッ
クの後に１パイプライン遅れを経験しデータを第３サン
プラヘパスすることを可能とさせる。第３サンプラクロ
ツク１２２は、ＴＸビットクロックへ接続されており、
従って受は取りデータ出力は送信機と同一のタイミング
を持っている。

第７０−１図及び第７０−２図を参照すると、部品１２
８，１３０．１３２，１３４は、フレームトリガーパル
スデコーダを形成している。

第７Ｃ−３図乃至第７０−４図に示した如く。

部品１３６，１３８．１４０．１４２．１４４．１４６
はフレーム同期器／ロック検知器を形成する。３個の連
続する良好なフレーム十ＰＬＬインロック（ｉｎＬｏｃ
ｋ）はフレームインロック（ｆｒａｍｅ　１ｎ−Ｌｏｃ
ｋ）と等しい。３個の連続するＢＡＤ　（不良）フレー
ムは、フレームアウトオブロック（ｆｒａｍｅ　。

ｕｔ−ｏｆ−Ｌｏｃｋ）と等しい。入力がＩＮＦＯＯと
等しいと（ＢＩＯ＝低状態）、該フレームはアウトオブ
ロック即ち非ロツク状態である。ＲｘビットＩＤ出力は
以下の通りである。

８１チャンネル：Ｂ（部品１４０のピンＤｉ）＝高 Ｆ８（部品１４０のピンＤ４） ＝高 Ｂ２チャンネル：Ｂ（部品１４０のピンＤｉ）；高 Ｆ８（部品１４０のピンＤ４） ＝低 ８２チャンネル：８２（部品１４０のピンＤｏ）＝高 Ｄチャンネル：　以下の如くにデコードＳＦチャンネル
：以下の如くにデコード注意：Ｆ８も半フレームタイミ
ングを供給ＦＲＯＭ１４０　（第７Ｃ−３図参照）も、
ＴＥモードでＭクロックを発生する為にＭビット（スー
パーフレーム）の極性をデコードする。

第７０−１図、第７０−２図、第７Ｃ−３図を参照する
と１部品１４６，１４８，１５６，１５８が結合してＩ
ＮＦＯデコーダを形成する。ＩＮＦＯ認識基準は以下の
如くである。

ＩＮＦＯＯ：６４データビツトに対してＯ＋又は０−パ
ルスが無い場合、Ｂ Ｉ　Ｏ（Ｂａｒ　Ｉｎｆｏ　Ｏ）はフレーム境界におい
て低となる。

ＩＮＦＯＬ：ＮＴモード。８個の連続的なｒｏｏ１１ｘ
ｘｘｘＪフレーム を受は取り、「ｘ」は０又は１ のいずれかを表しており、２つ の連続するＯは極性が反対で且 つ８フレームを介して一致して いなければならない。

ＩＮＦＯＡＮＹ：　　２個の反対の「０」パルス（ｒｏ
＋、Ｏ−Ｊ又はｒｏ−、。

＋」）の後にＩＮＦＯＡＮＹ を回路が検知。その他のＩＮＦ Ｏタイプを明確に認識すること が可能である場合には、検知器 はその変わりに実際のＩＮＦＯ タイプをフラッグする。通常、 ＩＮＦＯＡＮＹは、フレーム 形成回路がインロック即ちフレ ーミング喪失か又はロック前で ある場合に、Ｉ２．Ｉ３．Ｉ４ を受は取ることを表している。

ＩＮＦＯ３：ＮＴモード、７Ｌｚ−Ａイン０７り。

ＩＮＦＯ２：ＴＥモード、フレームインロック、ｒＡＪ
　ビット−二進０（０ ＋又は０−）。

ＩＮＦＯ４：ＴＥモード、フレームインロック、ｒＡ」
ビット＝二進１゜ Ｄチャンネルアクセス／Ｅチャンネル論理回路は、部品
１６０，１６２，１６４，１６６．１６８．１７０，１
７２，１７４，１７６．１７８によって形成される（第
７０−５図、第７Ｃ−６図、第７Ｃ−７図参照）。部品
１６０及び１６２はＤ／Ｅ／ＳＦ伝送−データデコーダ
である。部品１６２のピンＤ３及びＤ２は、「Ｃ」カウ
ンタ１６４を制御するＥビット出力を供給する。部品１
６０のピン３Ｑはパイプライン型Ｅビット出力であり、
それはＮＴモードでＥビットデータを該送信機へ伝送す
る為の部品１７６をドライブする。部品１６０のピン５
Ｑは、ＮＴモードのみ用のスーパーフレーム伝送データ
出力である。ＴＥモードにおいて、このピンは、ＮＴ出
力からの反転したＦＡ／ＮビットをデコードしてＭクロ
ックの発生に資格付与を与える。部品１６４及び１６６
は、「Ｃ」カウンタを形成し、Ｄチャンネルが使用可能
である場合には部品１６６のピンＤ１は高状態、即ち「
Ｃ」カウントは現在の優先度レベル以上である。クラス
信号及び優先度信号の両方がこのカウンタへの入力であ
る。該回路は、そのフレームがアウトオブロック即ち非
ロツク状態であるとディスエーブルされる。部品１６８
，１７０，１７２．１７４が結合してＤチャンネルフラ
ッグデコーダを形成する。ＬＳＴＤ信号即ち部品１７４
のピンＩＱ上のローカル送信機からの最後に伝送された
Ｄビットが、エラーフラッグ発生の為に、部品１７６へ
供給される。このフラッグが真であると判別されると、
Ｄチャンネルアクセスは直ぐに終了され、即ち部品１７
６のピンＡ１上のＤＡＣＴ信号は低状態となる。該送信
機は、その後に、送信機データ入力の状態に拘らず、Ｄ
チャンネル内に二進１を送る。データを要求するための
外部世界に対して最早ＤＳＨＴ　（Ｄチャンネルデータ
シフト／イネーブル）パルスは存在しない。優先度は元
の値、即ち高優先度に維持される。

部品１７４のピン２ＱにおけるＨＤＬＣ閉止フラッグＣ
ＦＬＧは、Ｄチャンネル内にｒｏｌｌｌｌｌｌｏ　　Ｄ
、、、、、、Ｄ　　０ＩＩＩＩＩＩＯＪを伝送した後に
高状態となる。尚、ｒＤ、、、、。

、ＤＪ　＝ＨＤＬＣフラッグ以外の任意のデータパター
ンである。７個の連続する１のパターンがｒＤ、、、、
、、ＤＪシーケンス内に埋め込まれている場合、７個の
１のパターンの後のフラッグｒｏ１１１１１１０Ｊはオ
ープニングフラッグ即ち開始フラッグであると考えられ
る。７個の１のパターンが無い場合、このシーケンスは
クロージングフラッグ即ち閉止フラッグである。次の「
０１１１１１１０」、即ち伝送メツセージの始めから開
始する第３フラツグは、実際の閉止フラッグとなる。注
意すべきことであるが、２つのフラッグの間のｒＯＪは
、２つのフラッグによって共用することが可能であり、
即ちｒｏｌｌｌｌｌｌｏｌｌｌｌｌｌｏ」は開始フラッ
グ及び閉止フラッグを有している。閉止フラッグの後に
、Ｄチャンネルは不活性化されると考えられる。優先度
が低優先度に設定されることを除いて、本回路は、Ｄ＜
＞Ｅエラーフラッグによって発生される不活性化と同一
の態様で機能する。

Ｄチャンネル伝送データが８個の連続する１であると、
部品１７４のピン３Ｑにおける「Ｃ８」信号は高状態と
なる。このフラッグの後に、Ｄチャンネルアクセスが不
活性化される。このことは、優先度変化がないことを除
いて、閉止フラッグに類似している。

外部マイクロコントローラへ接続されている部品１７６
のピンＡ８におけるＤチャンネル要求入力ＤＲＥＧは、
ＴＥがＤチャンネルをアクセスすることを欲する場合に
、高状態となる。部品１７６のピンＡ５が高状態となる
と、即ちＤチャンネルが使用可能であり、且つＤＲＥＧ
が高状態であると、ＤＡＣＴが高状態であり、Ｄチャン
ネルが活性化されることを示す。エラーフラッグのいず
れか（Ｅ＜＞Ｄ、ＣＦＬＧ、Ｃ８）が検知されると、Ｄ
ＡＣＴが低状態となり、Ｄチャンネルが不活性化される
ことを示す。不活性化がＣＦＬＧに起因する場合、部品
１７８のピン５Ｑにおける優先度出力は高状態（低優先
度）である。活性化の期間中にフレームがアウトオブロ
ック即ち非ロツク状態であると、その他のフラッグによ
って発生されるのと同一の態様で、Ｄチャンネルアクセ
スは直ぐに終了される。その実現は、Ｃカウンタを包含
するＤチャンネル回路をそのパワーアップ状態ヘリセッ
トさせることによって達成される。換言すると、フレー
ム同期器がインロック即ちロック状態にある場合にのみ
Ｄチャンネルアクセスは可能である。

第７Ｄ−２図を参照すると、活性化／不活性化論理が部
品１８０，１８２，１８４，１８６，１８８．１９０に
よって構成されている。ＲＯＭ、　１８０．１８２，１
８４用のコーディングアルゴリズムｒＡＤＬＧＣ，ｓ　
ｒｃ」は本明細書に添付した参考資料Ｋに記載しである
。参考資料りは、ＡＲ（Ａｃｔｉｖａｔｉｏｎ　Ｒｅｑ
ｕｅｓｔ）＋ＤＲ（Ｄｅａｃｔｉｖａｔｉｏｎ　Ｒｅｑ
ｕｅｓｔ）及びＴ３１ＸＰ　（タイマー３／１満了）用
の外部アップ及び入力ラッチ回路用の推奨するサブルー
チンを示している。注意すべきことであるが、１１２４
はＩＮＦＯＬ　（ＮＴ）又はＩＮＦ○２／４　（ＴＥ）
の受は取りを表している。この信号は、活性化了承の為
にワイヤを介して外部マイクロプロセサへ送給される。

部品１９２及び１９４（第７Ｄ−５図参照）は、スーパ
ーフレームシーケンス、即ちＮＴモードにおけるモジュ
ロ＝２０、ＴＥモードにおける５゜を派生させる為のフ
レームカウンタを形成する。

部品１９６及び１９８（第７Ｄ−４図参照）は、スーパ
ーフレームカウンタコントローラを形成する。ＴＥモー
ドにおいて、カウンタ１９２，１９４は、上述したフレ
ームトリ、ガーデコーダからのＳ　Ｆ　Ｔ　（Ｓｕｐｅ
ｒｆｒａｍｅ　Ｔｒｉｇｇｅｒ）信号に同期される。

３個の連続するＳＦＴ以上の場合、本回路はインロック
即ちロック状態を取り、即ちＴＥスーパーフレームＴＸ
チャンネルはイネーブルされる。３個の連続するＳＦＴ
パルスが喪失していることが判別されるか又はＩＮＦＯ
Ｏが検知されるか又はフレーム同期器がアウトオブロッ
ク即ち非ロツク状態である場合、本回路はアウトオブロ
ック即ち非ロツク状態を取る、即ちＴＥスーパーフレー
ムＴＸチャンネルがディスエーブルされる。ＮＴモード
において、カウンタ１９２，１９４は送信機に同期され
る。ＴＸがＩＮＦＯ４に等しい場合、スーパーフレーム
シーケンスが伝送される。

部品２００（第７Ｄ−５図参照）は、スーパーフレーム
イネーブル／ディスエーブル機能及びクロックスイッチ
ング機能を提供する。部品２００のピンＤ３は、ＴＸ＝
ＩＮＦＯ４である場合にＮＴモードにおいてＭクロック
ＳＦＭＣを発生する為に、カウンタ１９２，１９４の出
力から「１アウトオブ２０　（２０の内の１つ）」フレ
ームシーケンスを派生する。ＳＦＭＣ信号は、ＴＥモー
ドでフレーム同期器からその入力を受は取るべくスイッ
チされている（即ち、部品２００のピンＤ３は活性化さ
れていない）。ＮＴモードにおいて、Ｍクロックは、Ｍ
　（ＳＬ）ビットをコード化させる為に伝送データプロ
セサ２０２へタイミング情報を供給する。

部品２００のピンＤ１は、Ｑクロック５ＦＱＣを発生す
る為にカウンタ１９２．１９４の出力端から「１アウト
オブ５（５の内の１つ）」フレームシーケンスを派生す
る。ＮＴモードにおいて、ＱクロックはＴＸ＝ＩＮＦＯ
４である場合にイネーブルされる。ＴＥモードにおいて
、スーパーフレームタイミングがインロック即ちロック
状態にある場合にＱクロックがイネーブルされる。この
クロックは２つの要素を供給する。即ち、伝送データプ
ロセサ２０２及びフレーム同期器／ロック検知器２０４
である（第７Ｄ−６図参照）。第１の接続は、Ｆａ／Ｎ
　（ＩＮＦＯ４）又はＦ　ａ　／　Ｌ（ＩＮＦＯ３）ビ
ットをコード化する為に送信機へのタイミング情報を与
える。第２接続は、フレームロック回路２０４が、スー
パーフレーム期間中に、喪失フレームトリガーパルスに
応答することを禁止する。

８２信号はＴＥモードにおけるデータ出力であり、且つ
ＲＸ−８２ｔ’ＲＸＣ−ＤＴＡからデコードすることが
可能である。該信号は、又、ＮＴ送信機への８２データ
入力である。

第７Ｄ−５図及び第７Ｄ−６図を参照すると、伝送デー
タプロセサ／エンコーダは、部品２０６゜２０２．２０
８，２０４，２１０，２１２，２１４．２１６，２１８
によって形成される。部品２０２のピンＡ６における信
号ＴＸＤはＴＸ　　Ｂ／Ｄチャンネルデータ入力、１＝
０＋又は〇−である。Ｂチャンネルデータ経路は、部品
２１８の夫々ピン２Ｑ及びＩＱにおける信号ＢＳＨＴ及
びＴＸＦ８によってイネーブルされる。チャンネルＢ１
は、ＴＸＦ８が高で且つＢＳＨＴが高の場合に選択され
、チャンネルＢ２は、ＴＸＦ８２が低でＢＳＨＴが高で
ある場合に選択される。ＴＸＦ８信号も半フレームタイ
ミングを与える。

ＴＥモードにおいて、Ｄチャンネルデータ経路は、部品
２０２のピンＤ１におけるＤＳＨＴによてイネーブルさ
れる。Ｄチャンネルが活性化されない場合（ＤＡＣＴ＝
低）、ＤＳＨＴパルスは出力されず且つ伝送データは自
動的に二進１にセットされる。ＮＴモードにおいて、部
品２０２のピンＡ４におけるＤＲＸ信号及びＥビットＴ
Ｘデータ入力はＤチャンネルＲＸ出力端へ接続され且つ
部品２０２によってＴＸデータ経路内にマルチプレクサ
処理される。部品２０２のピンＡ７は、スーパーフレー
ムデータ入力を供給する（ＴＥモードのみ）。

ＮＴモードにおいて、該送信機は、最後のＬビット期間
を短絡する（３９カウント）か又は幅広（４１カウント
）とさせることによって、外部源（Ｕインターフェース
）へフレーム同期される。

ＴＥモードにおいて、該送信機は２ビツトオフセツトで
ＲＸフレームへフレーム同期される。

第７Ｄ−１図に示した如く１部品２２０及び２２２はＴ
Ｅ／ＮＴセレクトを供給する。ＮＴモードにおいて、レ
シーバ即ち受信機は非同期ＩＮＦＯ１信号を受は取る為
に適応タイミングモード（ＴＥモードにおけるレシーバ
に類似）としてコンフィギュア即ち形態が構成される。

ＩＮＦＯｌを認識した後に、該レシーバは通常モードへ
スイッチングにより復帰される。ＮＴ適応タイミングモ
ードにおいて、フレーミングの損失又はＩＮＦＯＯの受
は取り後に起因して、ＮＴがＧ３状態からＧ２状態へ変
化すると、部品２２２のピン３Ｑは、ＰＬＬロック回路
をリセットする為の低移行パルスを発生し、従って第２
サンプリングクロツクの位相再推定乃至は評価を行なわ
せる。

第７Ｅ−１図、第７Ｅ−２図、第７Ｅ−３図を参照する
と、ＮＴフレーム同期器は部品２２２゜２２４．２２６
，２２８，２３２，２３４，２３６によって形成される
。ＮＴ受は取りクロックＮＴＲＣＬＫ、部品２２４のピ
ンＱＣ１は１９２ＫＨｚであり且つ７．６８ＭＨｚを部
品２３２及び２３４中のモジュロ４０で分割することに
よって発生される。各ビット期間に対して、４０個の７
゜６８ＭＨｚクロックがある。部品２２４のピンＢにお
けるＮＴフレーム同期入力信号ＮＴＦＳＹＮは、送信機
のフレーミングを同期させる為に外部８ＫＨｚ同期信号
用に供給される。この入力端に信号が無い場合、部品２
３６のピン４９に供給される送信機フレームクロックは
、クリスタル周波数（７，６８ＭＨｚ）の約数（／４０
、ビット当たり４０クロック；及び／４８、フレーム当
たりのビット）においてフリーランニング即ち自走状態
である。外部同期信号へこの入力端へ印加されると、カ
ウンタ２３２．２３４は、フレームタイミングが外部入
力端の圧端に周波数ロック状態とされる迄、各フレーム
の最後のビットの期間中にカウントを加算するか又は減
算するかのいずれかを行なう０部品２３６のコーディン
グアルゴリズムは、連続的な反対の変化（例えば、１つ
のフレームにおける３９と次のフレームにおける４１）
を許容することが無く、次の反対の変化の前にカウンタ
は通常の状態（／４０）を介してステップ動作せねばな
らない。サンプラクロックプロセサ内において使用され
るカウンタ１１５，１１７（第７Ｂ図）も、ＮＴ適応タ
イミングモードにおいて外部同期信号へ周波数ロック状
態とされる。

このことは、部品２３６のピンＤ２と部品１１７のピン
ＥＮＰとの間を接続する信号ＢＣ３９４０によって達成
される。

第７Ｅ−２図及び第７Ｅ−３図に示した如く、部品２３
８，２４０，２４２，２４４，２４６゜２４８によって
システムクロック発生器が形成されている。このクロッ
ク入力は、ＴＥモードにおいて１５．３６ＭＨｚクリス
タルであり°、且つＵインターフェースからのＮＴモー
ドにおいて１５゜３６ＭＨｚ外部入力である。部品２４
８のピンＱＢにおける固定タイミングサンプリングクロ
ック信号ＦＴＭＣＬＫは異なったＲＸサンプリングタイ
ミング用のその他のタップへ移動させることが可能であ
り、この接続はＮＴ固定タイミングモードに影響を与え
るのみである。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は本発明の１実施例に基づいて使用されるシンク
ロナイザ−（同期器）を示した概略ブロック図、第２図
は第１図に示したシンクロナイザ−の連続的なキャリア
及びベースバンド変調タイミング信号を示したタイミン
グ線図、第３Ａ図は第１図に示１ノたシンクロナイザ−
の簡単な一次モデルを示した概略ブロック図、第３Ｂ図
は第３Ａ図に示したシンクロナイザ−の信号遷移を示し
たタイミング線図、第３Ｃ図は第３Ａ図に示したシンク
ロナイザ−の信号間の位相関係を示したタイミング線図
、第４Ａ図は位相検知制御回路の商アルゴリズム操作及
び関連する変数を示した説明図。 第４Ｂ図は位相検知器制御回路の商操作の数値例を示し
た説明図、第５図は第１図に示したシンクロナイザ−の
信号間の関係を示したタイミング線図、第６Ａ図は第１
図に示したシンクロナイザ−において使用される範囲位
相検知器の伝達特性を示した説明図、第６Ｂ図は第１図
に示したシンクロナイザ−において使用される範囲位相
検知器の捕獲プロセスを示した説明図、第７Ａ−１図乃
至第７Ｅ−３図は一体に組み合わされて本発明の１実施
例に基づいて使用される商アルゴリズムデジタルフェー
ズロックループを使用するレシーバ回路を示した各部分
概略回路図、である。 （符号の説明） ５０．５２：ＲＯＭ ６０：加算回路 ７２．８０：フィルタ ８４　：　ＦＲＯＭ ８８．９０，９２：カウンタ ９８．１００：デコーダ １０２：速度カウンタ １０４：デジタル制御クロック １０６：ラッチ １０８．１１０：分割器 １１４．１１６：ＲＯＭ １１８：第１サンプラクロツク １２０：第２サンプラクロツク １２２：第３サンプラクロツク １４０　：　ＦＲＯＭ １６４：カウンタ １９２．１９４：カウンタ ２０２：伝送データプロセサ ２０４：フレームロック回路

Claims (1)

1. 【特許請求の範囲】 １、商デジタルフェーズロックループにおいて、 （ａ）入力信号の位相がボークロック信号の位相に関し
   て早いか又は遅いかを表す位相エラービットシーケンス
   を与える為に入力信号を内部的に発生されたボークロッ
   ク信号と比較する二進位相検知器手段、 （ｂ）前記ボークロック信号の非周期的位相操作を行な
   わせる為に前記位相エラービットシーケンスを積分する
   デジタル制御クロック、 を有することを特徴とする商デジタルフェーズロックル
   ープ。 ２、特許請求の範囲第１項において、前記デジタル制御
   クロックは、各周期が前記デジタル制御クロックへのク
   リスタルクロック入力によって定義される除数定数によ
   って逐次的な蓄積器値を割る商プロセサ手段を有してお
   り、前記除算は商値と残りの値とを発生させ、該商値は
   ０又は１のみであり、前記残部の値の和が所定の値と等
   しくなるか又はそれを越える迄引き続く除算に対する前
   記残部の値を加算し、前記残部の値の和が前記所定の値
   と等しいか又はそれを越えるときにのみ前記商値は０と
   等しく、その結果１及び非周期的な０のシーケンスを有
   する商値ビットストリームが得られ、前記商値ビットス
   トリームを使用して前記ボークロック信号の非周期的位
   相操作を行なうことを特徴とする商デジタルフェーズロ
   ックループ。 ３、特許請求の範囲１項において、前記デジタル制御ク
   ロックの出力の位相が所定の位相範囲内のものであるか
   否かを表す出力を発生する範囲位相検知器を有すること
   を特徴とする商デジタルフェーズロックループ。 ４、特許請求の範囲第３項において、前記範囲位相検知
   器出力は、前記ボークロック信号の位相操作の周波数を
   動的に変化させる為に使用されることを特徴とする商デ
   ジタルフェーズロックループ。 ５、特許請求の範囲第１項において、ストローブ欠如条
   件の期間中は位相操作を回避する手段を有することを特
   徴とする商デジタルフェーズロックループ。 ６、特許請求の範囲第１項において、パターン従属ノイ
   ズが減少される様にタイミング情報が得られない場合に
   位相操作をディスエーブルさせる手段を有することを特
   徴とする商デジタルフェーズロックループ。 ７、特許請求の範囲第１項において、広範囲の捕獲範囲
   と低ジッターとを得る為にループ時定数を動的に変化さ
   せる手段を有することを特徴とする商デジタルフェーズ
   ロックループ。