JP3649194B2 - Ｐｌｌ回路および光通信受信装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ(phase locked loop;位相ロックループ)回路および光通信受信装置に関し、特に位相検出回路および周波数検出回路を有するＰＬＬ回路およびこれを受信データのリタイミング処理に用いるためのクロック信号の生成回路として用いた光通信受信装置に関する。
【０００２】
【従来の技術】
図１４に、現在一般的に用いられているＰＬＬ回路の構成を示す。このＰＬＬ回路は、位相検出（ＰＤ）回路１０１および周波数検出（ＦＤ）回路１０２を有しており、その動作は次の通りである。
【０００３】
先ず、周波数検出回路１０２において、入力信号ＤＡＴＡとクロック信号（ＩＣＬＫ，ＱＣＬＫ）との周波数比較を行う。そして、その比較結果に基づいてチャージポンプ（ＣＰ）回路１０４およびループフィルタ１０５を介してＶＣＯ（電圧制御発振器）１０６の発振周波数クロックＶＣＯＣＬＫの周波数を制御することにより、目標の発振周波数に引き込む。尚、クロック信号（ＩＣＬＫ，ＱＣＬＫ）は、クロック発生器１０７において、ＶＣＯ１０６の発振周波数クロックＶＣＯＣＬＫに基づいて生成される。
【０００４】
次に、位相検出回路１０１において、入力信号ＤＡＴＡとＶＣＯ１０６の発振周波数クロックＶＣＯＣＬＫとの位相比較を行う。そして、その比較結果に基づいてチャージポンプ回路１０３およびループフィルタ１０５を介してＶＣＯ１０６の発振周波数クロックＶＣＯＣＬＫの位相を制御することにより、入力信号ＤＡＴＡの位相に対してＶＣＯ１０６の発振周波数クロックＶＣＯＣＬＫの位相を一致させる。
【０００５】
この種のＰＬＬ回路において、周波数比較回路１０２として、従来、図１５に示す構成のものが用いられていた。以下、この周波数比較回路１０２の具体的な回路構成およびその動作について説明する。
【０００６】
なお、ここでは、ＮＲＺ(non-return-to-zero;非ゼロ復帰)波形のディジタル信号ＤＡＴＡが周波数比較回路１０２に入力されるものとする。また、クロック発生器１０７では、ＶＣＯ１０６の発振周波数クロックＶＣＯＣＬＫを、所定の分周比１／ｎ（本例では、ｎ＝１）で分周することによってクロック信号ＩＣＬＫが、またこれを９０°位相シフトすることによってクロック信号ＱＣＬＫがそれぞれ得られ、これらクロック信号ＩＣＬＫ，ＱＣＬＫが周波数比較回路１０２に与えられるものとする。
【０００７】
先ず、ＮＲＺ波形の入力信号ＤＡＴＡが与えられるデータ入力端子１１１は、Ｄ−ＦＦ（Ｄ型フリップフロップ）１１２のＤ（データ）入力端子に接続されるとともに、ＥＸ−ＯＲ（排他的論理和）ゲート１１３の一方の入力端子Ａに接続されている。一方、クロック信号ＩＣＬＫが与えられるＩＣＬＫ入力端子１１４はＡＮＤゲート１１６，１１７の各一方の入力端子Ａに接続され、クロック信号ＱＣＬＫが与えられるＱＣＬＫ入力端子１１５はＡＮＤゲート１１６，１１７の各他方の入力端子Ｂに接続されている。ただし、ＡＮＤゲート１１７の一方の入力端子Ａは、クロック信号ＩＣＬＫの極性が反転されて入力される反転入力端子である。
【０００８】
ＡＮＤゲート１１６，１１７の各出力端子は、Ｄ−ＦＦ１１８，１１９の各Ｄ入力端子に接続されている。これらＤ−ＦＦ１１８，１１９の各ＣＬＫ（クロック）入力端子には、ＥＸ−ＯＲゲート１１３の出力端子が接続されている。Ｄ−ＦＦ１１８，１１９の各Ｑ出力端子はＤ−ＦＦ１２０，１２１の各Ｄ入力端子に接続され、これらＤ−ＦＦ１２０，１２１の各Ｑ出力端子はＤ−ＦＦ１２２，１２３の各Ｄ入力端子に接続されている。なお、Ｄ−ＦＦ１１２およびＤ−ＦＦ１２０〜１２３の各ＣＬＫ端子は、ＩＣＬＫ入力端子１１４に接続されている。
【０００９】
Ｄ−ＦＦ１２２のＱ出力端子は、ＡＮＤゲート１２４の一方の入力端子Ａに接続されている。Ｄ−ＦＦ１２３のＱ出力端子は、ＡＮＤゲート１２５の他方の入力端子Ｂに接続されている。Ｄ−ＦＦ１２０のＱ出力端子はさらにＡＮＤゲート１２５の一方の入力端子Ａに接続され、Ｄ−ＦＦ１２１のＱ出力端子はさらにＡＮＤゲート１２４の他方の入力端子Ｂに接続されている。そして、ＡＮＤゲート１２４，１２５の各出力端子は、回路出力端子１２６，１２７にそれぞれ接続されている。
【００１０】
なお、ＡＮＤゲート１２４からはその出力信号として、図１４のＶＣＯ１０６の発振周波数を下げる方向に制御するＤＯＷＮパルス信号が導出され、ＡＮＤゲート１２５からはその出力信号として上記発振周波数を上げる方向に制御するＵＰパルス信号が導出される。そして、ＤＯＷＮパルス信号およびＵＰパルス信号は、回路出力端子１２６，１２７を介して図１４のチャージポンプ回路１０４へ供給される。
【００１１】
次に、上記構成の周波数検出回路の回路動作について、図１６のタイミングチャートを参照して説明する。なお、図１６のタイミングチャートにおいて、波形（ａ）〜（ｏ）は、図１５の各ノード（ａ）〜（ｏ）の波形をそれぞれ示している。
【００１２】
先ず、クロック信号ＩＣＬＫ（ａ）は、時刻ｔ０で立ち上がって高レベル（以下、“Ｈ”レベルと記す）になり、時刻ｔ２で立ち下がって低レベル（以下、“Ｌ”レベルと記す）になるパルス波形である。以下同様に、時刻ｔ４，ｔ８，ｔ１２，…で立ち上がり、時刻ｔ６，ｔ１０，…で立ち下がる。このクロック信号ＩＣＬＫ（ａ）は、ＩＣＬＫ入力端子１１４を介してＡＮＤゲート１１６，１１７の各一方の入力端子Ａに供給されるとともに、Ｄ−ＦＦ１１２およびＤ−ＦＦ１２０〜１２３の各ＣＬＫ端子に供給される。
【００１３】
クロック信号ＱＣＬＫ（ｂ）は、クロック信号ＩＣＬＫ（ａ）に対して９０°位相シフトされた、具体的には９０°位相が遅れたパルス波形となっている。すなわち、時刻ｔ１，ｔ５，ｔ９，…で立ち上がって“Ｈ”レベルになり、時刻ｔ３，ｔ７，ｔ１１，…で立ち下がって“Ｌ”レベルになる。このクロック信号ＱＣＬＫ（ｂ）は、ＱＣＬＫ入力端子１１５を介してＡＮＤゲート１１６，１１７の各他方の入力端子Ｂに供給される。
【００１４】
ＡＮＤゲート１１６は、クロック信号ＩＣＬＫ（ａ）とクロック信号ＱＣＬＫ（ｂ）との論理積をとることから、これらクロック信号ＩＣＬＫ，ＱＣＬＫが共に“Ｈ”レベルとなる期間、即ち時刻ｔ１〜ｔ２の期間、時刻ｔ５〜ｔ６の期間、時刻ｔ９〜ｔ１０の期間で、その出力信号（ｃ）が“Ｈ”レベルとなる。それ以外の期間、即ち時刻ｔ０〜ｔ１、時刻ｔ２〜ｔ５の期間、時刻ｔ６〜ｔ９の期間、時刻ｔ１０〜ｔ１２の期間では、出力信号（ｃ）は“Ｌ”レベルとなる。
【００１５】
一方、ＡＮＤゲート１１７は、クロック信号ＩＣＬＫ（ａ）の反転クロック信号ＩＣＬＫＸとクロック信号ＱＣＬＫ（ｂ）との論理積をとることから、これらクロック信号ＩＣＬＫＸ，ＱＣＬＫが共に“Ｈ”レベルとなる期間、即ち時刻ｔ２〜ｔ３の期間、時刻ｔ６〜ｔ７の期間、時刻ｔ１０〜ｔ１１の期間で、その出力信号（ｄ）が“Ｈ”レベルとなる。それ以外の期間、即ち時刻ｔ０〜ｔ２、時刻ｔ３〜ｔ６の期間、時刻ｔ７〜ｔ１０の期間、時刻ｔ１１以降の期間では、出力信号（ｄ）は“Ｌ”レベルとなる。
【００１６】
図１６のタイミングチャートにおいて、出力信号（ｃ）の“Ｈ”レベルの期間を期間Ａ、出力信号（ｄ）の“Ｈ”レベルの期間を期間Ｂとそれぞれ記す。
【００１７】
一方、ＮＲＺの入力信号ＤＡＴＡ（ｆ）は、データ入力端子１１１を介して直接、ＥＸ−ＯＲゲート１１３の一方の入力端子Ａに供給されるとともに、Ｄ−ＦＦ１１２のＤ入力端子に供給される。Ｄ−ＦＦ１１２は、クロック信号ＩＣＬＫ（ａ）の立ち上がりタイミングでＤ入力端子の入力波形の“Ｈ”レベル／“Ｌ”レベルを取り込む。この場合、時刻ｔ０では入力信号ＤＡＴＡ（ｆ）が“Ｈ”レベルとすると、これを取り込むことでそのＱ出力信号（ｅ）が“Ｈ”レベルとなる。
【００１８】
また、時刻ｔ１とｔ２の間で入力信号ＤＡＴＡ（ｆ）が変化し、その極性が反転していることから、次のクロック信号ＩＣＬＫ（ａ）の立ち上がりタイミングｔ４では、“Ｌ”レベルの入力信号ＤＡＴＡ（ｆ）を取り込み、そのＱ出力信号（ｅ）が“Ｌ”レベルになる。さらに、時刻ｔ６とｔ７の間で入力信号ＤＡＴＡ（ｆ）の極性が再度反転していることから、次のクロック信号ＩＣＬＫ（ａ）の立ち上がりタイミングｔ８で“Ｈ”レベルの入力信号ＤＡＴＡ（ｆ）の“Ｈ”レベルを取り込み、そのＱ出力信号（ｅ）が“Ｈ”レベルになる。それ以降時刻ｔ１２までは、この“Ｈ”レベルを維持し続ける。
【００１９】
このＤ−ＦＦ１１２のＱ出力信号（ｅ）は、ＥＸ−ＯＲゲート１１３の他方の入力端子Ｂに供給され、このＥＸ−ＯＲゲート１１３において、その一方の入力端子Ａに供給される入力信号ＤＡＴＡ（ｆ）との排他的論理和演算が行われる。その結果、ＥＸ−ＯＲゲート１１３の出力信号（ｇ）は、図１６のタイミングチャートから明らかなように、時刻ｔ１〜ｔ２の期間中の入力信号ＤＡＴＡ（ｆ）の反転時に“Ｌ”レベルから“Ｈ”レベルに遷移し、Ｄ−ＦＦ１１２のＱ出力信号（ｅ）が“Ｌ”レベルに遷移する時刻ｔ４で“Ｌ”レベルへ遷移する。
【００２０】
この時刻ｔ４から入力信号ＤＡＴＡ（ｆ）のデータ反転期間の間、ＥＸ−ＯＲゲート１１３の出力信号（ｇ）は“Ｌ”レベルを維持し続ける。そして、時刻ｔ６とｔ７の間で入力信号ＤＡＴＡ（ｆ）が反転すると、その反転タイミングでＥＸ−ＯＲゲート１１３の出力信号（ｇ）は“Ｌ”レベルから“Ｈ”レベルへ遷移する。
【００２１】
続いて、時刻ｔ８になると、Ｄ−ＦＦ１１２のＱ出力信号（ｅ）が“Ｌ”レベルから“Ｈ”レベルに遷移するので、入力信号ＤＡＴＡ（ｆ）の“Ｈ”レベルとこのＱ出力信号（ｅ）の“Ｈ”レベルとの排他的論理和演算が行われることで、ＥＸ−ＯＲゲート１１３の出力信号（ｇ）が“Ｌ”レベルに遷移する。そして、それ以降の時刻ｔ８〜ｔ１２の期間においては、ＥＸ−ＯＲゲート１１３の出力信号（ｇ）のレベルは変化しない。
【００２２】
ＡＮＤゲート１１６，１１７の各出力信号（ｃ），（ｄ）は、次段のＤ−ＦＦ１１８，１１９の各Ｄ入力端子に供給される。Ｄ−ＦＦ１１８，１１９は、ＥＸ−ＯＲゲート１１３の出力信号（ｇ）をＣＬＫ入力としており、このクロック波形の立ち上がりのタイミングでＤ入力波形を取り込み、そのレベルをＱ出力信号（ｈ），（ｋ）として導出する。
【００２３】
ここで、ＥＸ−ＯＲゲート１１３の出力信号（ｇ）が時刻ｔ１〜ｔ２の期間で立ち上がり、この期間ではＡＮＤゲート１１６の出力信号（ｃ）が“Ｈ”レベル、ＡＮＤゲート１１７の出力信号（ｄ）が“Ｌ”レベルであるから、Ｄ−ＦＦ１１８のＱ出力信号（ｈ）が“Ｈ”レベルに、Ｄ−ＦＦ１１９のＱ出力信号（ｋ）が“Ｌ”レベルになる。
【００２４】
ＥＸ−ＯＲゲート１１３の出力信号（ｇ）が次に“Ｌ”レベルから“Ｈ”レベルに遷移するタイミングは、時刻ｔ６〜ｔ７の期間における入力信号ＤＡＴＡ（ｆ）の変化点である。このタイミングにおけるＡＮＤゲート１１６の出力信号（ｃ）が“Ｌ”レベル、ＡＮＤゲート１１７の出力信号（ｄ）が“Ｈ”レベルであるから、Ｄ−ＦＦ１１８のＱ出力信号（ｈ）が“Ｈ”レベルから“Ｌ”レベルに遷移し、Ｄ−ＦＦ１１９のＱ出力信号（ｋ）が“Ｌ”レベルから“Ｈ”レベルに遷移し、時刻ｔ１２までこれらのレベルを維持し続ける。
【００２５】
これらＤ−ＦＦ１１８，１１９の各Ｑ出力信号（ｈ），（ｋ）はＤ−ＦＦ１２０，１２１の各Ｄ入力端子に供給される。Ｄ−ＦＦ１２０，１２１は、クロック信号ＩＣＬＫ（ａ）をＣＬＫ入力としており、その波形の立ち上がりタイミングでＤ入力波形を取り込む。ここで、クロック信号ＩＣＬＫ（ａ）の立ち上がりタイミングは時刻ｔ４であり、そのときのＤ−ＦＦ１１８のＱ出力信号（ｈ）が“Ｈ”レベル、Ｄ−ＦＦ１１９のＱ出力信号（ｋ）が“Ｌ”レベルであるので、Ｄ−ＦＦ１２０のＱ出力信号（ｉ）は“Ｈ”レベルに、Ｄ−ＦＦ１２１のＱ出力信号（ｌ）は“Ｌ”レベルになる。
【００２６】
クロック信号ＩＣＬＫ（ａ）の次の立ち上がりタイミングは時刻ｔ８であり、このときのＤ−ＦＦ１１８のＱ出力信号（ｈ）が“Ｌ”レベルであるので、Ｄ−ＦＦ１２０のＱ出力信号（ｉ）は“Ｌ”レベルに遷移し、またＤ−ＦＦ１１９のＱ出力信号（ｋ）が“Ｈ”レベルであるので、Ｄ−ＦＦ１２１のＱ出力信号（ｌ）は“Ｈ”レベルに遷移する。そして、これらＱ出力信号（ｉ），（ｌ）の各レベルは、時刻ｔ１２まで維持される。
【００２７】
Ｄ−ＦＦ１２０，１２１の各Ｑ出力信号（ｉ），（ｌ）は次段のＤ−ＦＦ１２２，１２３の各Ｄ入力端子に供給される。これらＤ−ＦＦ１２２，１２３も、クロック信号ＩＣＬＫ（ａ）をＣＬＫ入力としており、その波形の立ち上がりタイミングでＤ入力波形を取り込む。ここで、クロック信号ＩＣＬＫ（ａ）の立ち上がりタイミングは時刻ｔ８であり、この時点でのＤ−ＦＦ１２０，１２１のＱ出力信号（ｉ），（ｌ）の各レベルを取り込むことになる。その結果、Ｄ−ＦＦ１２２のＱ出力信号（ｊ）は“Ｈ”レベルに、Ｄ−ＦＦ１２３のＱ出力信号（ｍ）は“Ｌ”レベルになる。
【００２８】
クロック信号ＩＣＬＫ（ａ）が次に立ち上がるタイミングは時刻ｔ１２であり、そのタイミングでのＤ−ＦＦ１２０のＱ出力信号（ｉ）が“Ｌ”レベル、Ｄ−ＦＦ１２１のＱ出力信号（ｌ）が“Ｈ”レベルであるから、Ｄ−ＦＦ１２２のＱ出力信号（ｊ）は“Ｈ”レベルから“Ｌ”レベルに、Ｄ−ＦＦ１２３のＱ出力信号（ｍ）は“Ｌ”レベルから“Ｈ”レベルにそれぞれ遷移する。
【００２９】
Ｄ−ＦＦ１２２のＱ出力信号（ｊ）は、ＡＮＤゲート１２４の入力端子Ａに供給される。ＡＮＤゲート１２４の入力端子Ｂには、Ｄ−ＦＦ１２１のＱ出力信号（ｌ）が供給される。これにより、ＡＮＤゲート１２４の出力信号（ｎ）であるＤＯＷＮパルス信号は、時刻ｔ４でＤ−ＦＦ１２１のＱ出力信号（ｌ）が“Ｌ”レベルに遷移するので“Ｌ”レベルになり、時刻ｔ８になるとＤ−ＦＦ１２１，１２２の各Ｑ出力信号（ｌ），（ｊ）が共に“Ｈ”レベルに遷移するので“Ｈ”レベルになる。
【００３０】
また、時刻ｔ１２になると、Ｄ−ＦＦ１２１のＱ出力信号（ｌ）のレベルは変化せず“Ｈ”レベルのままであるが、Ｄ−ＦＦ１２２のＱ出力信号（ｊ）のレベルが“Ｈ”レベルから“Ｌ”レベルに遷移する。したがって、ＡＮＤゲート１２４の出力信号（ｎ）、即ちＤＯＷＮパルス信号は“Ｈ”レベルから“Ｌ”レベルに遷移する。
【００３１】
一方、Ｄ−ＦＦ１２３のＱ出力信号（ｍ）は、ＡＮＤゲート１２５の入力端子Ｂに供給される。ＡＮＤゲート１２５の入力端子Ａには、Ｄ−ＦＦ１２０のＱ出力信号（ｉ）が供給される。これにより、ＡＮＤゲート１２５の出力信号（ｏ）であるＵＰパルス信号は、時刻ｔ８でＤ−ＦＦ１２０，１２３の各Ｑ出力信号（ｉ），（ｍ）が共に“Ｌ”レベルに遷移するので“Ｌ”レベルとなる。また、時刻ｔ１２になると、Ｄ−ＦＦ１２３のＱ出力信号（ｍ）が“Ｈ”レベルに遷移するが、Ｄ−ＦＦ１２０のＱ出力信号（ｉ）が“Ｌ”レベルであるので、ＡＮＤゲート１２５の出力信号（ｏ）は“Ｌ”レベルを維持する。
【００３２】
以上から、図１５の周波数検出回路の動作をまとめると次のようになる。あるＤＡＴＡ変化時点において（ＩＣＬＫ，ＱＣＬＫ）＝（０，１）をサンプリングした後の次のＤＡＴＡ変化時点で（１，１）をサンプリングすると、クロック信号ＩＣＬＫの１周期分の長さのＵＰパルス信号を出力する。すなわち、この２つのＤＡＴＡ変化点の間にｍ（ｍは任意の整数）ビットのデータが存在すると、この間のクロック信号ＩＣＬＫはｍサイクル以下存在することになるから、クロック信号ＩＣＬＫの周波数を高くするため、ＵＰパルス信号のパルスが生じることになる。
【００３３】
また、あるＤＡＴＡ変化時点において（ＩＣＬＫ，ＱＣＬＫ）＝（０，１）をサンプリングした後の次のＤＡＴＡ変化時点で（０，０）をサンプリングすると、クロック信号ＩＣＬＫの１周期分の長さのＤＯＷＮパルス信号を出力する。すなわち、この２つのＤＡＴＡ変化点の間にｍ′（ｍ′は任意の整数）ビットのデータが存在すると、この間のクロック信号ＩＣＬＫはｍ′サイクル以上存在することになるから、クロック信号ＩＣＬＫの周波数を低くするため、ＤＯＷＮパルス信号のパルスが生じることになる。
【００３４】
クロック信号ＩＣＬＫと入力信号ＤＡＴＡの周波数が完全に一致しているときは、（０，０），（０，１），（１，０）（１，１）のいずれかをＤＡＴＡ変化時点でサンプリングし続け、ＵＰパルス信号、ＤＯＷＮパルス信号のパルスは発生しない。
【００３５】
このように、ＡＮＤゲート１２４の出力信号（ｎ）をＤＯＷＮパルス信号として、またＡＮＤゲート１２５の出力信号（ｏ）をＵＰパルス信号として、図１４のチャージポンプ回路１０４に供給する。そして、これらＤＯＷＮ／ＵＰパルス信号によって当該チャージポンプ回路１０４を制御し、その出力電流を平滑化（整流）することで、ループフィルタ１０５を介してＶＣＯ１０６の制御電圧を発生させる。
【００３６】
以上においては、入力信号ＤＡＴＡやクロック信号（ＩＣＬＫ，ＱＣＬＫ）のデューティ比をそれぞれ１００％、５０％として周波数検出回路１０２の動作を説明した。しかしながら、特に光通信などにおいては、図１７（ｂ），（ｃ）に示すように、伝送信号ＤＡＴＡにはデューティ歪が生じているため、ＰＬＬ回路が誤動作する可能性がある。図１８に、デューティ歪のある場合のクロックＩＣＬＫ，ＱＣＬＫおよび伝送信号ＤＡＴＡの各波形を示す。
【００３７】
【発明が解決しようとする課題】
上述したように、従来例に係る周波数検出回路では、入力信号ＤＡＴＡの変化点でクロック信号ＩＣＬＫとクロック信号ＱＣＬＫの値をサンプリングしているので、周波数が完全に一致していると、図１６に対応した時刻ｔ２とｔ３の期間のサンプリング値はクロック信号ＩＣＬＫが“０”、クロック信号ＱＣＬＫが“１”であり、また次のＤＡＴＡ変化点ｔ６とｔ７の間でのサンプリング値はクロック信号ＩＣＬＫが“０”、クロック信号ＱＣＬＫが“１”、さらに時刻ｔ１０とｔ１１の間にＤＡＴＡ変化点が存在するとすると、そのサンプリング値はやはりクロック信号ＩＣＬＫが“０”、クロック信号ＱＣＬＫが“１”となり、３つの変化点のサンプリング値はいずれも同じであることがわかる。
【００３８】
しかし、入力信号ＤＡＴＡが歪み、デューティ比が異なる場合のタイミング関係を示す図１８のタイミングチャートから明らかなように、クロック信号ＩＣＬＫを９０°位相遅延したものがクロック信号ＱＣＬＫであり、これに対して入力信号ＤＡＴＡのデューティ比が大きくなり、その“Ｈ”レベルの１ビット分幅がクロック信号ＩＣＬＫの周期よりも大きい場合、時刻ｔ１とｔ２間で入力信号ＤＡＴＡが立ち上がると、この立ち上がりエッジでのクロック信号ＩＣＬＫのレベルが“１”、クロック信号ＱＣＬＫのレベルが“１”である。
【００３９】
次に、入力信号ＤＡＴＡの立ち下がりエッジｔ７とｔ８の間においては、クロック信号ＩＣＬＫ，ＱＣＬＫのレベルが共に“０”となり、入力信号ＤＡＴＡの立ち上がりと立ち下がりエッジにおけるクロック信号ＩＣＬＫ，ＱＣＬＫのサンプリング値は（１，１）から（０，０）と変化してしまい、誤動作することが解かる。
【００４０】
また、入力信号ＤＡＴＡのデューティ比が小さくなり、その“Ｈ”レベルの１ビット分幅がクロック信号ＩＣＬＫの周期よりも小さくなると、図示してあるように、時刻ｔ３とｔ４の間にある立ち上がりエッジではクロック信号ＩＣＬＫ，ＱＣＬＫのレベルが共に“０”となる。しかし、時刻ｔ５とｔ６の期間にある入力信号ＤＡＴＡの立ち下がりエッジのクロック信号ＩＣＬＫ，ＱＣＬＫのレベルが共に“１”となり、（０，０）から（１，１）とクロック信号ＩＣＬＫ，ＱＣＬＫのサンプリング値が異なってくる。その結果、周波数検出回路は誤動作してしまう。
【００４１】
次に、位相検出回路１０１の一般的な構成について述べる。図１９は、その回路構成の一例を示すブロック図である。先ず、位相検出回路１０１の回路構成について説明する。
【００４２】
図１９において、入力信号ＤＡＴＡが供給されるデータ入力端子１３１は、Ｄ−ＦＦ１３３のＤ入力端子に接続されるとともに、２入力のＥＸ−ＯＲ（排他的論理和）ゲート１３５の一方の入力端子Ａに接続されている。一方、ＶＣＯ１０６の発振周波数クロックＶＣＯＣＬＫが供給されるＣＬＫ入力端子１３２は、Ｄ−ＦＦ１３３のＣＬＫ端子に接続されるとともに、Ｄ−ＦＦ１３４の反転ＣＬＫ端子に接続されている。
【００４３】
Ｄ−ＦＦ１３３のＱ出力端子は、ＥＸ−ＯＲゲート１３５の他方の入力端子Ｂ、２入力のＥＸ−ＯＲゲート１３６の一方の入力端子ＡおよびＤ−ＦＦ１３４のＤ入力端子にそれぞれ接続されている。Ｄ−ＦＦ１３４のＱ出力端子は、ＥＸ−ＯＲゲート１３６の他方の入力端子Ｂに接続されている。ＥＸ−ＯＲゲート１３５の出力端子はＵＰ出力端子１３７に、ＥＸ−ＯＲゲート１３６の出力端子はＤＯＷＮ出力端子１３８にそれぞれ接続されている。
【００４４】
続いて、上記構成の位相検出回路１０１の回路動作について、図２０のタイミングチャートを用いて説明する。なお、図２０のタイミングチャートにおいて、波形（ａ）〜（ｆ）は、図１９の各ノード（ａ）〜（ｆ）の波形をそれぞれ示している。
【００４５】
今、ＶＣＯ１０６（図１４を参照）からＣＬＫ入力端子１３２を介して入力される発振周波数クロックＶＣＯＣＬＫ（ａ）の立ち上がりを時刻ｔ０，ｔ２，ｔ４，ｔ６，ｔ８，ｔ１０，ｔ１２，ｔ１４とし、また立ち下がりを時刻ｔ１，ｔ３，ｔ５，ｔ７，ｔ９，ｔ１１，ｔ１３，ｔ１５とする。
【００４６】
入力信号ＤＡＴＡ（ｂ）の波形は、時刻ｔ１とｔ２の間で立ち下がり、時刻ｔ５とｔ６の間で立ち上がり、この間は“Ｌ”レベルであるとし、時刻ｔ８とｔ９の間で立ち下がり、この期間“Ｈ”レベルを維持し、時刻ｔ１０とｔ１１の間で立ち上がり、この期間“Ｌ”レベルを維持し、さらに時刻ｔ１２とｔ１３の間で立ち下がり、この期間“Ｈ”レベルを維持し、それ以降時刻ｔ１５まで“Ｌ”レベルとする。
【００４７】
Ｄ−ＦＦ１３３において、発振周波数クロックＶＣＯＣＬＫ（ａ）の立ち上がりタイミングｔ２で入力信号ＤＡＴＡ（ｂ）の“Ｌ”レベルを取り込む。これにより、Ｄ−ＦＦ１３３のＱ出力信号（ｃ）は“Ｌ”レベルに変化する。次の発振周波数クロックＶＣＯＣＬＫ（ａ）の立ち上がりタイミングｔ４では、入力信号ＤＡＴＡが変化せず“Ｌ”レベルのままであるから、Ｄ−ＦＦ１３３のＱ出力信号（ｃ）も変化せず、“Ｌ”レベルを維持する。
【００４８】
発振周波数クロックＶＣＯＣＬＫ（ａ）の次の立ち上がりタイミングｔ６で入力信号ＤＡＴＡが“Ｈ”レベルであるから、Ｄ−ＦＦ１３３のＱ出力信号（ｃ）は“Ｈ”レベルに変化する。また、時刻ｔ８における発振周波数クロックＶＣＯＣＬＫ（ａ）の立ち上がりタイミングでは、入力信号ＤＡＴＡが“Ｈ”レベルであり、この“Ｈ”レベルを取り込むので、Ｄ−ＦＦ１３３のＱ出力信号（ｃ）は変化せず、“Ｈ”レベルのままである。
【００４９】
時刻ｔ１０になると、入力信号ＤＡＴＡが“Ｌ”レベルに変化しているから、Ｄ−ＦＦ１３３のＱ出力信号（ｃ）も“Ｈ”レベルから“Ｌ”レベルへと変化する。時刻ｔ１２になると、入力信号ＤＡＴＡが“Ｈ”レベルであるから、Ｄ−ＦＦ１３３のＱ出力信号（ｃ）が“Ｈ”レベルになり、次の発振周波数クロックＶＣＯＣＬＫ（ａ）の立ち上がりタイミングｔ１４になると、入力信号ＤＡＴＡが“Ｌ”レベルになっている。これにより、Ｄ−ＦＦ１３３ではこの“Ｌ”レベルを取り込み、そのＱ出力信号（ｃ）が“Ｌ”レベルへ変化する。
【００５０】
一方、Ｄ−ＦＦ１３４にはそのＣＬＫ入力として、発振周波数クロックＶＣＯＣＬＫ（ａ）が反転されて与えられている。したがって、Ｄ−ＦＦ１３４は、発振周波数クロックＶＣＯＣＬＫ（ａ）の立ち下がりの時刻ｔ１，ｔ３，ｔ５，ｔ７，ｔ９，ｔ１１，ｔ１３，ｔ１５において入力信号ＤＡＴＡを取り込むことになる。
【００５１】
時刻ｔ１において、Ｄ−ＦＦ１３３のＱ出力信号（ｃ）が“Ｈ”レベルであるから、Ｄ−ＦＦ１３４のＱ出力信号（ｄ）は“Ｈ”レベルになり、次の発振周波数クロックＶＣＯＣＬＫ（ａ）の立ち下がりタイミングｔ３まで、“Ｈ”レベルを維持する。時刻ｔ３になると、Ｄ−ＦＦ１３３のＱ出力信号（ｃ）が“Ｌ”レベルであるから、この“Ｌ”レベルを取り込むことで、Ｄ−ＦＦ１３４のＱ出力信号（ｄ）は“Ｈ”レベルから“Ｌ”レベルに変化し、時刻ｔ５を経て時刻ｔ７の直前まで“Ｌ”レベルを維持する。
【００５２】
時刻ｔ７の発振周波数クロックＶＣＯＣＬＫ（ａ）の立ち下がりタイミングでは、Ｄ−ＦＦ１３３のＱ出力信号（ｃ）が“Ｈ”レベルであるから、この“Ｈ”レベルを取り込むことにより、Ｄ−ＦＦ１３４のＱ出力信号（ｄ）は“Ｈ”レベルに変化する。時刻ｔ９において、Ｄ−ＦＦ１３３のＱ出力信号（ｃ）は変化せず、時刻ｔ１０で“Ｌ”レベルに変化し、時刻ｔ１２までこの“Ｌ”レベルを維持し続けている。時刻ｔ１１では、Ｄ−ＦＦ１３３のＱ出力信号（ｃ）が“Ｌ”レベルになっており、Ｄ−ＦＦ１３４はこの“Ｌ”レベルを取り込むので、そのＱ出力信号（ｄ）が“Ｈ”レベルから“Ｌ”レベルへ変化する。
【００５３】
時刻ｔ１３において、Ｄ−ＦＦ１３３のＱ出力信号（ｃ）が“Ｈ”レベルにあるからＤ−ＦＦ１３４はこの“Ｈ”レベルを取り込み、そのＱ出力信号（ｄ）が“Ｌ”レベルから“Ｈ”レベルへ変化する。また、この“Ｈ”レベルの情報は次の発振周波数クロックＶＣＯＣＬＫ（ａ）の立ち下がりタイミングｔ１５まで維持され、そこでＤ−ＦＦ１３３のＱ出力信号（ｃ）の“Ｌ”レベルがＤ−ＦＦ１３４に取り込まれる。これにより、Ｄ−ＦＦ１３４のＱ出力信号（ｄ）が“Ｈ”レベルから“Ｌ”レベルへ変化する。
【００５４】
次に、ＵＰパルス信号（ｅ）を発生するＥＸ−ＯＲゲート１３５の動作について、図２０のタイミングチャートを用いて説明する。なお、ＥＸ−ＯＲゲート１３５の２つの入力端子Ａ，Ｂには、入力信号ＤＡＴＡ（ｂ）とＤ−ＦＦ１３３のＱ出力信号（ｃ）がそれぞれ供給されている。
【００５５】
ここで、入力信号ＤＡＴＡ（ｂ）とＤ−ＦＦ１３３のＱ出力信号（ｃ）の論理値が互いに異なる期間は、時刻ｔ１とｔ２の間で入力信号ＤＡＴＡ（ｂ）が“Ｈ”レベルから“Ｌ”レベルに変化する時点からＤ−ＦＦ１３３のＱ出力信号（ｃ）が“Ｈ”レベルである時刻ｔ２までの期間、時刻ｔ５とｔ６の間で入力信号ＤＡＴＡ（ｂ）が“Ｌ”レベルから“Ｈ”レベルに変化する時点からＤ−ＦＦ１３３のＱ出力信号（ｃ）が“Ｌ”レベルから“Ｈ”レベルに変化する時点ｔ６までの期間、時刻ｔ８とｔ９の間で入力信号ＤＡＴＡ（ｂ）が“Ｈ”レベルから“Ｌ”レベルに変化する時点から時刻ｔ１０までの期間、時刻ｔ１０とｔ１１の間で入力信号ＤＡＴＡ（ｂ）が“Ｌ”レベルから“Ｈ”レベルに変化する時点から時刻ｔ１２までの期間、さらに時刻ｔ１２とｔ１３の間で入力信号ＤＡＴＡ（ｂ）が“Ｈ”レベルから“Ｌ”レベルに変化する時点から時刻ｔ１４までの期間の各期間である。
【００５６】
そして、これらの期間中、ＥＸ−ＯＲゲート１３５の出力信号（ｅ）は“Ｈ”レベルとなる。また、それ以外の期間では、入力信号ＤＡＴＡ（ｂ）とＤ−ＦＦ１３３のＱ出力信号（ｃ）の各信号レベルがそれぞれ“Ｈ”レベルと“Ｈ”レベル、または“Ｌ”レベルと“Ｌ”レベルになっているので、ＥＸ−ＯＲゲート１３５の出力信号（ｅ）は“Ｌ”レベルとなる。このＥＸ−ＯＲゲート１３５の出力信号（ｅ）がＵＰパルス信号となる。
【００５７】
次に、ＤＯＷＮパルス信号（ｆ）を発生するＥＸ−ＯＲゲート１３６の動作について、図２０のタイミングチャートを用いて説明する。なお、ＥＸ−ＯＲゲート１３６の２つの入力端子Ａ，Ｂには、Ｄ−ＦＦ１３３のＱ出力信号（ｃ）とＤ−ＦＦ１３４のＱ出力信号（ｄ）がそれぞれ供給されている。
【００５８】
ここで、Ｄ−ＦＦ１３３のＱ出力信号（ｃ）とＤ−ＦＦ１３４のＱ出力信号（ｄ）の論理値が互いに異なる期間は、時刻ｔ２からｔ３の期間、時刻ｔ６からｔ７の期間、時刻ｔ１０からｔ１１の期間、時刻ｔ１２からｔ１３の期間、さらに時刻ｔ１４からｔ１５の期間の各期間である。
【００５９】
そして、これらの期間中、ＥＸ−ＯＲゲート１３６の出力信号（ｆ）は“Ｈ”レベルとなる。また、それ以外の期間では、Ｄ−ＦＦ１３３のＱ出力信号（ｃ）とＤ−ＦＦ１３４のＱ出力信号（ｄ）の各信号レベルがそれぞれ“Ｈ”レベルと“Ｈ”レベル、または“Ｌ”レベルと“Ｌ”レベルになっているので、ＥＸ−ＯＲゲート１３６の出力信号（ｆ）は“Ｌ”レベルとなる。このＥＸ−ＯＲゲート１３６の出力信号（ｆ）がＤＯＷＮパルス信号となる。
【００６０】
このようにして、入力信号ＤＡＴＡが変化する度にＵＰパルス信号（ｅ）とＤＯＷＮパルス信号（ｆ）のパルス波形がそれぞれ１回ずつ発生する。この回路例の場合には、ＤＯＷＮパルス信号（ｆ）のパルス幅は常に一定であり、ＵＰパルス信号（ｅ）のパルス幅を調整することにより、位相の制御が行われることになる。
【００６１】
入力信号ＤＡＴＡにデューティ歪が無い場合は、周波数検出回路１０２および位相検出回路１０１の各制御信号（ＵＰパルス信号／ＤＯＷＮパルス信号）に基づく制御により、ＶＣＯ１０６の発振周波数クロックＶＣＯＣＬＫが入力信号ＤＡＴＡにロックすると、図２１のタイミングチャートに示すように、入力信号ＤＡＴＡのアイパターンの中心にクロック信号ＩＣＬＫの立ち上がりタイミングが位置するようになる。
【００６２】
ところで、周波数検出回路１０２は、先述したように、入力信号ＤＡＴＡの変化点でクロック信号ＩＣＬＫとクロック信号ＱＣＬＫの値（レベル）をサンプリングし、そのサンプリング値を用いて周波数情報を得ている。ここで、クロック信号ＩＣＬＫと入力信号ＤＡＴＡが、図２１に示すような位相関係のときは、クロック信号ＩＣＬＫの立ち下がりタイミングと入力信号ＤＡＴＡの変化点がほぼ同時刻となる。
【００６３】
したがって、入力信号ＤＡＴＡのデューティ比の変化に対して、周波数検出回路１０２での入力信号ＤＡＴＡの変化点におけるクロック信号ＩＣＬＫのサンプリング値は不安定となる（但し、クロック信号ＱＣＬＫのサンプリング値はクロック信号ＩＣＬＫのそれに比較すると安定している）。このとき、周波数検出回路１０２では周波数情報の誤検出が行われ、誤った制御信号が発生されることになる。
【００６４】
以上述べたように、位相検出回路１０１および周波数検出回路１０２を具備する従来のＰＬＬ回路において、周波数検出回路１０２では、入力信号ＤＡＴＡの変化点においてクロック信号ＩＣＬＫとクロック信号ＱＣＬＫのサンプリングを行うため、入力信号ＤＡＴＡにデューティ歪があるとき、周波数検出回路１０２から誤った制御信号（ＵＰパルス信号／ＤＯＷＮパルス信号）が出力される。
【００６５】
また、ＶＣＯ１０６の発振周波数クロックＶＣＯＣＬＫが入力信号ＤＡＴＡに対してロックしたときには、位相検出回路１０１の働きにより、入力信号ＤＡＴＡのアイパターン中心がクロック信号ＩＣＬＫの立ち上がりに位置することになるため、入力信号ＤＡＴＡのデューティ比の僅かな変化に対して周波数検出回路１０２でのクロック信号ＩＣＬＫのサンプリング値が不安定となり、周波数検出回路１０２から誤った制御信号が出力される。
【００６６】
【課題を解決するための手段】
上記課題を解決するために、本発明では、ＶＣＯ、位相検出回路および周波数検出回路を有するＰＬＬ回路、あるいはこのＰＬＬ回路を用いた光通信受信装置において、ＰＬＬ回路を次のような構成とする。すなわち、信号発生回路では、ＶＣＯの発振周波数信号に基づいて、この発振周波数信号と同相の第１の信号、この第１の信号に対して第１の位相だけ遅れた第２の信号および第２の位相だけ遅れた第３の信号をそれぞれ発生する。そして、周波数検出回路では、第１，第２の信号を入力信号に同期して取り込み、その取り込んだ２信号の“Ｈ”レベル／“Ｌ”レベルの論理の組み合わせが特定のパターンであるときに、次に取り込んだ２信号の高レベル／低レベルの論理の組み合わせに応じてＵＰ／ＤＯＷＮの周波数制御信号を発生する。ここで、上記第２の位相として、当該特定のパターン内に第３の信号の変化点が位置する位相に設定する。位相検出回路では、第３の信号と入力信号との位相差に基づいて位相制御信号を発生する。
【００６７】
上記構成のＰＬＬ回路において、位相検出回路では、上記の位相条件を満足する第３の信号と入力信号との位相差に基づく位相制御が行われることで、第３の信号の変化点が、入力信号の変化点ではなく、入力信号のパルス波形（アイパターン）の中央部分に設定される。これにより、周波数検出回路では、特定周波数のロック近傍の第１，第２の信号の取り込みタイミングにおいて、入力信号のデューティ比が変化したときに生じる準安定状態に対する耐力が向上する。したがって、入力信号のデューティ比が変化しても、周波数検出回路の周波数検出に要する収束時間が短くなるとともに、周波数検出回路の制御信号に対する誤動作が生じにくくなる。
【００６８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の一実施形態に係るＰＬＬ回路の構成例を示すブロック図である。ここでは、本ＰＬＬ回路が例えば光通信における受信装置に用いられる場合を例に採って説明するものとするが、この適用例に限られるものではない。
【００６９】
図１において、本ＰＬＬ回路１０は、位相検出（ＰＤ）回路１１、周波数検出（ＦＤ）回路１２、チャージポンプ（ＣＰ）回路１３，１４、ループフィルタ１５、ＶＣＯ（電圧制御発振器）１６およびクロック発生器１７を有する構成となっている。そして、本ＰＬＬ回路１０の回路入力端子１８には、シリアルのディジタル信号ＤＡＴＡが入力信号される。ここで、光通信で用いられるディジタル信号ＤＡＴＡとしては、ＮＲＺの信号（波形）が採用されている。
【００７０】
回路入力端子１８は、位相検出回路１１の一方の入力端子（データ入力端子）および周波数検出回路１２のデータ入力端子１２１に接続されている。位相検出回路１１の他方の入力端子は、クロック発生器１７のＩ′ＣＬＫ出力端子１７３に接続されている。周波数検出回路１２のＩＣＬＫ入力端子１２２およびＱＣＬＫ入力端子１２３は、クロック発生器１７のＩＣＬＫ出力端子１７１およびＱＣＬＫ出力端子１７２にそれぞれ接続されている。
【００７１】
位相検出回路１１の出力端子は、チャージポンプ回路１３の入力端子に接続されている。チャージポンプ回路１３の出力端子は、ループフィルタ１５を介してＶＣＯ１６の制御入力端子に接続されている。周波数検出回路１２の出力端子１２７，１２８は、チャージポンプ回路１４の対応する入力端子にそれぞれ接続されている。チャージポンプ回路１４の出力端子も、ループフィルタ１５を介してＶＣＯ１６の制御入力端子に接続されている。
【００７２】
ループフィルタ１５は、例えば、チャージポンプ回路１３，１４の各出力端子間に接続された抵抗Ｒ１１と、チャージポンプ回路１４の出力端子とグランドとの間に接続されたコンデンサＣ１１とからなるローパスフィルタ構成となっている。ＶＣＯ１６の出力端子は、回路出力端子１９およびクロック発生器１７のクロック入力端子１７４に接続されている。
【００７３】
クロック発生器１７は、分周器１７５および移相回路１７６を有し、ＶＣＯ１６の発振周波数クロックに基づいて互いに位相が異なる第１，第２および第３の信号、例えば、ＶＣＯ発振周波数クロックと同相（Ｉｎ Ｐｈａｓｅ）のクロック信号ＩＣＬＫと、このクロック信号ＩＣＬＫに対して第１の位相、例えば９０°（Ｑｕａｄｒａｔｕｒｅ Ｐｈａｓｅ）だけ位相シフト（移相）したクロック信号ＱＣＬＫと、クロック信号ＩＣＬＫに対して例えば１８０°を超えかつ２７０°未満の範囲内の第２の位相、好ましくは２２５°だけ位相シフトしたクロック信号Ｉ′ＣＬＫとをそれぞれ発生する。
【００７４】
具体的には、分周器１７５は、ＶＣＯ１６の発振周波数クロックを所定の分周比（１／ｎ）で分周して移相回路１７６に供給する。移相回路１７６は、分周器１７５での分周クロックを、そのままクロック信号ＩＣＬＫとして出力端子１７１から、またこのクロック信号ＩＣＬＫに対して例えば９０°位相をシフトしてクロック信号ＱＣＬＫとして出力端子１７２から、さらにクロック信号ＩＣＬＫに対して例えば２２５°位相をシフトしてクロック信号Ｉ′ＣＬＫとして出力端子１７３からそれぞれ出力する。
【００７５】
図２に、分周器を含むクロック発生器１７の具体的な回路構成の一例を示す。ここでは、分周比（１／ｎ）がｎ＝４の場合を例に採っており、この場合のクロック発生器１７は、縦続接続された３個のＤ−ＦＦ１７７，１７８，１７９からなる構成となっている。
【００７６】
図２において、３個のＤ−ＦＦ１７７，１７８，１７９の各ＣＬＫ端子は、クロック入力端子１７４に接続されている。ここで、Ｄ−ＦＦ１７９のＣＬＫ端子は、ＶＣＯ１６からクロック入力端子１７４を介して供給されるＶＣＯ１６の発振周波数クロックＶＣＯＣＬＫが、その極性が反転されて入力される反転入力端子となっている。
【００７７】
１段目のＤ−ＦＦ１７７のＤ入力端子は、２段目のＤ−ＦＦ１７８のＱ出力端子に接続されている。また、１段目のＤ−ＦＦ１７７のＱ出力端子は、ＱＣＬＫ出力端子１７２に接続されるとともに、２段目のＤ−ＦＦ１７８のＤ入力端子に接続されている。２段目のＤ−ＦＦ１７８のＤ入力端子は、１段目のＤ−ＦＦ１７７のＱ出力信号の極性が反転されて入力される反転入力端子となっている。２段目のＤ−ＦＦ１７８のＱ出力端子は、ＩＣＬＫ出力端子１７１に接続されるとともに、３段目のＤ−ＦＦ１７９のＤ入力端子に接続されている。３段目のＤ−ＦＦ１７９のＱ出力端子は反転出力端子となっており、Ｉ′ＣＬＫ出力端子１７３に接続されている。
【００７８】
ここで、上記構成のクロック発生器１７の回路動作について、図３のタイミングチャートを用いて説明する。なお、図３のタイミングにおいて、波形（ａ）〜（ｅ）は、図２の各ノード（ａ）〜（ｅ）の波形をそれぞれ示している。また、Ｄ−ＦＦ１７７，１７８，１７９は、クロックＣＬＫの立ち上がりタイミングでＤ入力波形を取り込むものとする。
【００７９】
時刻ｔ０以前に、Ｄ−ＦＦ１７８のＱ出力信号（ｄ）が“Ｈ”レベルであると仮定すると、Ｄ−ＦＦ１７７は時刻ｔ０においてその“Ｈ”レベルを取り込むため、そのＱ出力信号（ｂ）が“Ｈ”レベルとなる。これにより、その反転信号であるＤ−ＦＦ１７８のＤ入力信号（ｃ）が“Ｌ”レベルとなるが、Ｄ−ＦＦ１７８はこの“Ｌ”レベルへの変化直前の“Ｈ”レベルを取り込むため、そのＱ出力信号（ｄ）は“Ｈ”レベルを維持する。また、Ｄ−ＦＦ１７９は、そのＣＬＫ端子が反転入力端子となっており、時刻ｔ１の“Ｈ”レベルのＤ入力波形を取り込むため、その反転Ｑ出力信号（ｅ）が“Ｌ”レベルのままである。
【００８０】
次に、時刻ｔ２になると、Ｄ−ＦＦ１７７のＤ入力端子に対してＤ−ＦＦ１７８の“Ｈ”レベル（“Ｈ”レベルから“Ｌ”レベルへ変化する直前のレベル）のＱ出力信号（ｄ）が供給されるので、Ｄ−ＦＦ１７７のＱ出力信号（ｂ）は“Ｈ”レベルを維持する。このとき、Ｄ−ＦＦ１７８のＤ入力波形（ｃ）が“Ｌ”レベルであるため、そのＱ出力信号（ｄ）は“Ｌ”レベルに遷移する。この“Ｌ”レベルのＱ出力信号（ｄ）がＤ−ＦＦ１７９のＤ入力となることから、時刻ｔ３において、Ｄ−ＦＦ１７９の反転Ｑ出力信号（ｅ）が“Ｈ”レベルに遷移する。
【００８１】
時刻ｔ４において、Ｄ−ＦＦ１７７のＤ入力端子にはＤ−ＦＦ１７８の“Ｌ”レベルのＱ出力信号（ｄ）が供給され、Ｄ−ＦＦ１７７がその“Ｌ”レベルを取り込むため、Ｄ−ＦＦ１７７のＱ出力信号（ｂ）は“Ｌ”レベルに遷移する。この“Ｌ”レベルのＱ出力信号（ｂ）が反転されてＤ−ＦＦ１７８のＤ入力となるが、Ｄ−ＦＦ１７８はその反転直前の“Ｌ”レベルを取り込むため、Ｄ−ＦＦ１７８のＱ出力信号（ｄ）は“Ｌ”レベルを維持する。
【００８２】
時刻ｔ６において、Ｄ−ＦＦ１７７のＤ入力端子にはＤ−ＦＦ１７８の“Ｌ”レベルのＱ出力信号（ｄ）が供給されるので、Ｄ−ＦＦ１７７のＱ出力信号（ｂ）は“Ｌ”レベルを維持する。このとき、Ｄ−ＦＦ１７８の反転Ｄ入力端子には“Ｈ”レベルが供給されており、Ｄ−ＦＦ１７８はその“Ｈ”レベルを取り込むため、Ｄ−ＦＦ１７８のＱ出力信号（ｄ）は“Ｈ”レベルに遷移する。
【００８３】
時刻ｔ７において、Ｄ−ＦＦ１７８の“Ｈ”レベルのＱ出力信号（ｄ）がＤ−ＦＦ１７９のＤ入力となり、これをＤ−ＦＦ１７９が取り込むため、Ｄ−ＦＦ１７９の反転Ｑ出力信号（ｅ）は“Ｌ”レベルに遷移する。時刻ｔ８になると、Ｄ−ＦＦ１７７のＤ入力端子にはＤ−ＦＦ１７８の“Ｈ”レベルのＱ出力信号（ｄ）が供給され、これをＤ−ＦＦ１７７が取り込むため、Ｄ−ＦＦ１７７のＱ出力信号（ｂ）は“Ｈ”レベルに遷移する。このとき、Ｄ−ＦＦ１７８の反転Ｄ入力が“Ｌ”レベルに遷移するが、Ｄ−ＦＦ１７８はその反転直前の“Ｈ”レベルを取り込むため、Ｄ−ＦＦ１７８のＱ出力信号（ｄ）は“Ｈ”レベルを維持する。
【００８４】
以下、時刻ｔ９から時刻ｔ１９まで、上述した時刻ｔ１から時刻ｔ８までの動作が同様に繰り返される。
【００８５】
このように、Ｄ−ＦＦ１７８のＱ出力端子から取り出されるクロック信号をクロック信号ＩＣＬＫとし、Ｄ−ＦＦ１７９の反転Ｑ出力端子から取り出されるクロック信号をクロック信号Ｉ′ＣＬＫとすると、Ｄ−ＦＦ１７９のＣＬＫ端子が反転入力端子となっていることから、クロック信号Ｉ′ＣＬＫはクロック信号ＩＣＬＫよりも位相が２２５°遅れることになる。また、Ｄ−ＦＦ１７７のＱ出力端子から取り出されるクロックをクロック信号ＱＣＬＫとすると、クロック信号ＱＣＬＫはクロック信号ＩＣＬＫに対して位相が９０°遅れることになる。
【００８６】
このクロック発生器１７で発生されたクロック信号Ｉ′ＣＬＫが図１の位相検出回路１１に供給されて位相を検出するための信号として、またクロック信号ＩＣＬＫ，ＱＣＬＫが図１の周波数検出回路１２に供給されて周波数を検出する基準信号として用いられることになる。
【００８７】
再び図１に示すＰＬＬ回路１０において、ＮＲＺのディジタル信号は、回路入力端子１８を介して位相検出回路１１の一方の入力端子および周波数検出回路１２のデータ入力端子１２１に供給される。一方、位相検出回路の他方の入力端子にはクロック発生器１７で発生されるクロック信号Ｉ′ＣＬＫが供給され、また周波数検出回路１２のＩＣＬＫ入力端子１２２およびＱＣＬＫ入力端子１２３にはクロック発生器１７で発生されるクロック信号ＩＣＬＫ，ＱＣＬＫがそれぞれ供給される。
【００８８】
周波数検出回路１２は、２つのＤ−ＦＦ１２４，１２５および制御ロジック回路１２６を有する構成となっている。Ｄ−ＦＦ１２４は、そのＤ入力端子がＩＣＬＫ入力端子１２２に、ＣＬＫ端子がデータ入力端子１２１にそれぞれ接続されている。Ｄ−ＦＦ１２５は、そのＤ入力端子がＱＣＬＫ入力端子１２３に、ＣＬＫ端子がデータ入力端子１２１にそれぞれ接続されている。
【００８９】
ここで、２つのＤ−ＦＦ１２４，１２５および制御ロジック回路１２６からなる周波数検出回路１２の回路動作にいて、図４のタイミングチャートを用いて説明する。
【００９０】
先ず、ＩＣＬＫ入力端子１２２に供給されるクロック信号ＩＣＬＫのタイミング波形は、時刻ｔ０から時刻ｔ２の期間で“Ｈ”レベル、時刻ｔ２から時刻ｔ４の期間で“Ｌ”レベル、時刻ｔ４から時刻ｔ６の期間で“Ｈ”レベル、時刻ｔ６から時刻ｔ８の期間で“Ｌ”レベル、時刻ｔ８から時刻ｔ１０の期間で“Ｈ”レベル、時刻ｔ１０から時刻ｔ１２の期間で“Ｌ”レベル、さらに時刻ｔ１２から時刻ｔ１４の期間で“Ｈ”レベルとなっている。
【００９１】
また、ＱＣＬＫ入力端子１２３に供給されるクロック信号ＱＣＬＫは、クロック信号ＩＣＬＫに対して９０°位相を遅延した波形であり、時刻ｔ１から時刻ｔ３の期間で“Ｈ”レベル、時刻ｔ３から時刻ｔ５の期間で“Ｌ”レベル、時刻ｔ５から時刻ｔ７の期間で“Ｈ”レベル、時刻ｔ７から時刻ｔ９の期間で“Ｌ”レベル、時刻ｔ９から時刻ｔ１１の期間で“Ｈ”レベル、時刻ｔ１１から時刻ｔ１３の期間で“Ｌ”レベル、さらに時刻ｔ１３から時刻ｔ１５の期間で“Ｈ”レベルとなっている。
【００９２】
一方、データ入力端子１２１に供給される入力信号ＤＡＴＡの波形は、時刻ｔ０から時刻ｔ２まで“Ｌ”レベル、時刻ｔ２から時刻ｔ６まで“Ｈ”レベル、時刻ｔ６から時刻ｔ１０まで“Ｌ”レベル、時刻ｔ１０から時刻ｔ１３まで“Ｈ”レベル、時刻ｔ１３以降“Ｌ”レベルとなっている。
【００９３】
ここで、Ｄ−ＦＦ１２４，１２５のＤ入力データの取り込みタイミングをクロックの立ち上がりとすると、時刻ｔ２のタイミングでクロック信号ＩＣＬＫとクロック信号ＱＣＬＫの論理レベルの組み合わせの４パターン（０，０）、（０，１）、（１，０）、（１，１）のうちの特定のパターン（ＩＣＬＫ，ＱＣＬＫ）＝（０，１）を取り込み、そのデータに対応した値をＱ出力信号として次段の制御ロジック回路１２６に供給する。
【００９４】
この周波数検出回路１２は、Ｄ−ＦＦ１２４，１２５のＤ入力端子に供給されるデータが特定の値（０，１）をサンプリングしたときにウインドウを開き、次のサンプリング値によって比較結果を出力する機能を持っている。
【００９５】
入力信号ＤＡＴＡの時刻ｔ２の次の立ち上がりタイミングにおいて、その立ち上がりタイミングが時刻ｔ１０であると、Ｄ−ＦＦ１２４，１２５におけるＤ入力端子のデータ取り込み値は（０，１）となる。このときは、次段の制御ロジック回路１２６において、周波数が一致していると判断し、何も出力しない。
【００９６】
また、（０，１）を取り込んだ後次の取り込みタイミングが時刻ｔ９とｔ１０の間とすると、データの取り込み（サンプリング）は（１，１）となる。このときは、次段の制御ロジック回路１２６において、クロックの周波数が低いと判断し、周波数を高めるためのＵＰパルス信号を出力する。一方、（０，１）を取り込んだ後、次の取り込みタイミングが時刻ｔ１１とｔ１２で（０，０）をサンプリングする場合、制御ロジック回路１２６において、クロックの周波数が高いと判断し、周波数を低めるためのＤＯＷＮパルス信号を出力する。
【００９７】
このように、周波数検出回路１２で周波数検出して得られたＵＰ／ＤＯＷＮパルス信号のディジタル信号（パルス信号）は、次段のチャージポンプ回路１４に供給され、当該回路１４のトランジスタをＯＮ／ＯＦＦして例えば電流の流出／流入の制御を行う。この電流制御するチャージポンプ回路１４は、例えばＭＯＳトランジスタやバイポーラトランジスタによって構成される。チャージポンプ回路１４の出力電流は、ループフィルタ１５で整流されてＤＣ電圧（直流信号）に変換されて、ＶＣＯ１６にその制御電圧として与えられる。
【００９８】
ＶＣＯ１６は例えばバリキャップを有する構成となっており、このバリキャップに対して上記ＤＣ電圧が制御電圧として印加される。バリキャップは、その印加される制御電圧に応じて容量が変化することによってＶＣＯ１６の発振周波数クロックの周波数を制御する。この発振周波数クロックは、クロック発生器１７を介して周波数検出回路１２に帰還される。
【００９９】
周波数検出回路１２は、この帰還されたクロック信号ＩＣＬＫ，ＱＣＬＫとＮＲＺのディジタル信号ＤＡＴＡとの周波数比較を行う。上述した周波数比較による周波数制御の動作が繰り返されることによってＶＣＯ１６の発振周波数クロックの周波数が入力信号ＤＡＴＡの目標周波数にロックされる。このロック状態でループフィルタ１５の出力電圧は一定になり、これ以降、周波数が変動しない限り変化しない。
【０１００】
ＶＣＯ１６の発振周波数クロックの周波数が入力信号ＤＡＴＡの目標周波数にロックされると、周波数検出回路１２の動作は固定された状態（即ち、周波数検出回路１２の出力信号であるＵＰ／ＤＯＷＮ信号が“Ｌ”レベル固定の状態）になる。このとき、チャージポンプ回路１４のコンデンサＣ１１の電荷を充放電する電流がチャージポンプ回路１３のそれに比べて十分大きいとすると、この周波数検出回路１２の動作に引き続いて、位相検出回路１１が実質的に動作することになる。
【０１０１】
すなわち、周波数検出回路１２の検出出力に基づくＤＣ電圧に、位相検出回路１１の検出出力に基づくＤＣ電圧がループフィルタ１５で重畳されてＶＣＯ１６に印加する制御電圧をさらに変化させることにより、ＶＣＯ１６の発振周波数クロックの位相を制御する。
【０１０２】
具体的には、位相検出回路１１において、入力信号ＤＡＴＡに対するクロック信号Ｉ′ＣＬＫ、ひいてはＶＣＯ１６の発振周波数クロックの位相の遅れ／進みを検出する。この位相の遅れ／進みに応じて位相検出回路１１の出力ディジタル（パルス）信号は、次段のチャージポンプ回路１３に供給され、当該回路１３のトランジスタをＯＮ／ＯＦＦして例えば電流の流出／流入の制御を行う。この電流制御するチャージポンプ回路１３は、周波数検出回路１２側のチャージポンプ回路１４と同様に、例えばＭＯＳトランジスタやバイポーラトランジスタによって構成される。
【０１０３】
チャージポンプ回路１３の出力電流は、ループフィルタ１５で整流されてＤＣ電圧に変換される。このＤＣ電圧は、周波数検出回路１２側のＤＣ電圧にループフィルタ１５で重畳されてＶＣＯ１６にその制御電圧として供給され、先述したバリキャップに印加される。バリキャップは、その印加される制御電圧に応じて容量が変化することによってＶＣＯ１６の発振周波数クロックについてその位相を制御する。
【０１０４】
この位相制御がなされたＶＣＯ１６の発振周波数クロックは、クロック発生器１７を介してクロック信号Ｉ′ＣＬＫとして位相比較回路１１に帰還される。位相検出回路１１は、この帰還されたクロック信号Ｉ′ＣＬＫとＮＲＺのディジタル信号ＤＡＴＡとの位相比較を行う。そして、上述した位相検出および位相制御の動作が繰り返されて、最終的には、ＶＣＯ１６の発振周波数クロックの位相も入力信号ＤＡＴＡと一致することになる。
【０１０５】
なお、本ＰＬＬ回路１０では、チャージポンプ回路１３，１４としてシングル出力構成のものを、ＶＣＯ１６としてシングル入力構成のものをそれぞれ用いるとともに、ループフィルタ１５として、チャージポンプ回路１３，１４の各出力端子間に接続された抵抗Ｒ１１と、チャージポンプ回路１４の出力端子とグランドとの間に接続されたコンデンサＣ１１とからなるものを用いる構成としたが、ＰＬＬ回路としてはこの構成のものに限られるものではない。
【０１０６】
すなわち、例えば図５に示すように、チャージポンプ回路１３′，１４′として差動出力構成のものを、ＶＣＯ１６′として差動入力構成のものをそれぞれ用いるとともに、ループフィルタ２０として、チャージポンプ回路１３′，１４′の各一方の出力端子間に接続された抵抗Ｒ１２と、チャージポンプ回路１４′の差動出力端子間に接続されたコンデンサＣ１２と、チャージポンプ回路１４′，１３′の各他方の出力端子間に接続された抵抗Ｒ１３とからなる構成のＰＬＬ回路１０′であっても良い。
【０１０７】
図６に、上述した本発明に係るＰＬＬ回路１０（１０′）で用いられる周波数検出回路１２の具体的な回路構成の一例、特に先述した制御ロジック回路１２６の内部構成の一例を示す。先ず、その回路構成について説明する。
【０１０８】
図６において、ＩＣＬＫ入力端子３１にはクロック信号ＩＣＬＫが、ＱＣＬＫ入力端子３２にはクロック信号ＱＣＬＫがそれぞれ供給される。また、データ入力端子３３にはＮＲＺのディジタル信号ＤＡＴＡが供給される。ここで、ＩＣＬＫ入力端子３１、ＱＣＬＫ入力端子３２およびデータ入力端子３３は、図１のＩＣＬＫ入力端子１２２、ＱＣＬＫ入力端子１２３およびデータ入力端子１２１にそれぞれ対応している。
【０１０９】
ＩＣＬＫ入力端子３１はＤ−ＦＦ３４のＤ入力端子に接続され、ＱＣＬＫ入力端子３２はＤ−ＦＦ３５のＤ入力端子に接続されている。データ入力端子３３はＤ−ＦＦ３４，３５の各ＣＬＫ端子に接続されている。これらＤ−ＦＦ３４，３５は、図１のＤ−ＦＦ１２４，１２５にそれぞれ対応している。
【０１１０】
Ｄ−ＦＦ３４，３５の各々は、クロックＣＬＫの立ち上がりでＤ入力データを取り込む構成となっている。すなわち、Ｄ−ＦＦ３４は入力信号ＤＡＴＡの立ち上がりでクロック信号ＩＣＬＫをサンプリングする機能を持ち、Ｄ−ＦＦ３５は入力信号ＤＡＴＡの立ち上がりでクロック信号ＱＣＬＫをサンプリングする機能を持っている。
【０１１１】
Ｄ−ＦＦ３４のＱ出力端子は、２入力ＯＲゲート３６の入力端子Ａに接続されるとともに、３入力ＯＲゲート３８の反転入力端子Ａに接続され、さらに３入力のＯＲゲート３９の入力端子Ｂに接続されている。また、Ｄ−ＦＦ３５のＱ出力端子は、ＯＲゲート３６の反転入力端子Ｂに接続されるとともに、ＯＲゲート３８の反転入力端子Ｂに接続され、さらにＯＲゲート３９の入力端子Ｃに接続されている。
【０１１２】
ＯＲゲート３６の出力端子は、Ｄ−ＦＦ３７のＤ入力端子に接続されている。Ｄ−ＦＦ３７のＣＬＫ入力端子は、ＩＣＬＫ入力端子３１に接続されている。Ｄ−ＦＦ３７のＱ出力端子は、ＯＲゲート３８の入力端子Ｃに接続されるとともに、ＯＲゲート３９の入力端子Ａに接続されている。
【０１１３】
ＯＲゲート３８，３９の各出力端子は、Ｄ−ＦＦ４０，４１の各Ｄ入力端子にそれぞれ接続されている。Ｄ−ＦＦ４０，４１の各ＣＬＫ入力端子は、ＩＣＬＫ入力端子３１に接続されている。Ｄ−ＦＦ４０，４１の各Ｑ出力端子は、回路出力端子４２，４３にそれぞれ接続されている。なお、Ｄ−ＦＦ４０，４１の各Ｑ出力端子は反転出力端子となっている。
【０１１４】
上述したＯＲゲート３６、Ｄ−ＦＦ３７、ＯＲゲート３８，３９およびＤ−ＦＦ４０，４１により、図１の制御ロジック回路１２６が構成されている。但し、この回路構成は一例に過ぎず、これに限定されるものではない。
【０１１５】
次に、上記構成の周波数検出回路の回路動作について、図７および図８のタイミングチャートを用いて説明する。なお、図７はＵＰパルス信号を出力するときのタイミングチャート、図８はＤＯＷＮパルス信号を出力するときのタイミングチャートをそれぞれ示している。また、図７および図８において、波形（ａ）〜（ｋ）は、図６の各ノード（ａ）〜（ｋ）の波形をそれぞれ示している。
【０１１６】
先ず、図７のタイミングチャートを用いて、ＵＰパルス信号を出力するときの回路動作について説明する。今、入力信号ＤＡＴＡ（ｃ）の波形が、時刻ｔ２とｔ３の間で“Ｌ”レベルから“Ｈ”レベルに変化し、時刻ｔ６付近で“Ｈ”レベルから“Ｌ”レベルに変化し、時刻ｔ９とｔ１０の間で“Ｌ”レベルから“Ｈ”レベルに変化し、それ以降は“Ｈ”レベルを維持しているものとする。
【０１１７】
Ｄ−ＦＦ３４，３５は、入力信号ＤＡＴＡ（ｃ）の波形の立ち上がりエッジでクロック信号ＩＣＬＫ（ａ），ＱＣＬＫ（ｂ）をそれぞれ取り込む。時刻ｔ２〜ｔ３の期間では、クロック信号ＩＣＬＫ（ａ）が“Ｌ”レベル、クロック信号ＱＣＬＫ（ｂ）が“Ｈ”レベルであるため、これらのレベルをＤ−ＦＦ３４，３５が取り込むことで、Ｄ−ＦＦ３４のＱ出力信号（ｄ）が“Ｌ”レベル、Ｄ−ＦＦ３５のＱ出力信号（ｅ）が“Ｈ”レベルになる。
【０１１８】
Ｄ−ＦＦ３４，３５の各ＣＬＫ端子に供給される入力信号ＤＡＴＡ（ｃ）の波形の次の立ち上がりエッジは、時刻ｔ９とｔ１０の間に存在し、その時点におけるクロック信号ＩＣＬＫ（ａ）とクロック信号ＱＣＬＫ（ｂ）の各レベルはそれぞれ“Ｈ”レベルである。したがって、Ｄ−ＦＦ３４のＱ出力信号（ｄ）は、時刻ｔ９とｔ１０の間で“Ｌ”レベルから“Ｈ”レベルに変化する。
【０１１９】
このとき、クロック信号ＱＣＬＫ（ｂ）のレベルが“Ｈ”レベルであるため、Ｄ−ＦＦ３５のＱ出力信号（ｅ）は変化せず、“Ｈ”レベルのままである。これ以降時刻ｔ１６までは、入力信号ＤＡＴＡ（ｃ）の波形は変化せず、また波形の立ち上がりがないため、Ｄ−ＦＦ３４，３５の各Ｑ出力信号（ｄ），（ｅ）は変化せず、それまでのレベルをそのまま維持する。
【０１２０】
入力信号ＤＡＴＡ（ｃ）が時刻ｔ２とｔ３の間で変化する時点において、Ｄ−ＦＦ３４のＱ出力信号（ｄ）の“Ｌ”レベルがＯＲゲート３６の入力端子Ａに、Ｄ−ＦＦ３５のＱ出力信号（ｅ）の“Ｈ”レベルがＯＲゲート３６の反転入力端子Ｂにそれぞれ供給されるため、ＯＲゲート３６の出力信号（ｆ）は“Ｌ”レベルとなる。また、入力信号ＤＡＴＡ（ｃ）の次の変化点の“Ｌ”レベルから“Ｈ”レベルへの遷移は時刻ｔ９とｔ１０の間で起こる。
【０１２１】
この“Ｌ”レベルから“Ｈ”レベルへの遷移タイミングにおいて、Ｄ−ＦＦ３４のＱ出力信号（ｄ）は“Ｌ”レベルから“Ｈ”レベルに変化し、Ｄ−ＦＦ３５のＱ出力信号（ｅ）は“Ｈ”レベルのままであるから、ＯＲゲート３６の出力信号（ｆ）は、“Ｌ”レベルから“Ｈ”レベルに変化する。これ以降時刻ｔ１６まで入力信号ＤＡＴＡ（ｃ）の波形の変化は無いので、ＯＲゲート３６の出力信号（ｆ）は“Ｈ”レベルを維持し続ける。
【０１２２】
ＯＲゲート３６の出力信号（ｆ）はＤ−ＦＦ３７のＤ入力端子に供給される。このＤ−ＦＦ３７にはそのＣＬＫ入力として、Ｄ−ＦＦ３４，３５と異なり、クロック信号ＩＣＬＫ（ａ）が供給されている。これにより、Ｄ−ＦＦ３７は、クロック信号ＩＣＬＫ（ａ）の立ち上がりエッジでそのＤ入力であるＯＲゲート３６の出力信号（ｆ）を取り込む。
【０１２３】
すなわち、Ｄ−ＦＦ３７において、クロック信号ＩＣＬＫ（ａ）の立ち上がりタイミングｔ４でＯＲゲート３６の出力信号（ｆ）が取り込まれ、その出力信号（ｇ）が“Ｌ”レベルになる。また、次のクロック信号ＩＣＬＫ（ａ）の立ち上がりタイミングｔ８においては、ＯＲゲート３６の出力信号（ｆ）が“Ｌ”レベルであるから、Ｄ−ＦＦ３７のＱ出力信号（ｇ）は変化せず、“Ｌ”レベルを維持している。
【０１２４】
さらに、時刻ｔ１２でのクロック信号ＩＣＬＫ（ａ）の立ち上がりエッジにおいては、ＯＲゲート３６の出力信号（ｆ）が“Ｈ”レベルであるから、Ｄ−ＦＦ３７のＱ出力信号（ｇ）は“Ｌ”レベルから“Ｈ”レベルへ変化する。また、時刻ｔ１６においても同様に、ＯＲゲート３６の出力信号（ｆ）が“Ｈ”レベルであるから、Ｄ−ＦＦ３７のＱ出力信号（ｇ）も“Ｈ”レベルであり、時刻ｔ１６以降もこの“Ｈ”レベルの状態を維持する。
【０１２５】
３入力のＯＲゲート３８には、その反転入力端子ＡにＤ−ＦＦ３４のＱ出力信号（ｄ）が、その反転入力端子ＢにＤ−ＦＦ３５のＱ出力信号（ｅ）が、その入力端子ＣにＤ−ＦＦ３７のＱ出力信号（ｇ）がそれぞれ供給される。
【０１２６】
ここで、Ｄ−ＦＦ３４のＱ出力信号（ｄ）の反転信号が、時刻ｔ２とｔ３の間のＤＡＴＡ立ち上がりエッジから時刻ｔ９とｔ１０の間のＤＡＴＡ立ち上がりエッジまでは“Ｈ”レベルになり、このＤＡＴＡ立ち上がりエッジのタイミング以降は“Ｌ”レベルであり、Ｄ−ＦＦ３５のＱ出力信号（ｅ）の反転信号が、時刻ｔ２とｔ３の間のＤＡＴＡ立ち上がりエッジ以降は“Ｌ”レベルになり、さらにＤ−ＦＦ３７のＱ出力信号（ｇ）が、時刻ｔ４からｔ１２までは“Ｌ”レベル、ｔ１２以降は“Ｈ”レベルになっている。したがって、ＯＲゲート３８の出力信号（ｈ）は、時刻ｔ４から時刻ｔ９とｔ１０の間のＤＡＴＡ立ち上がりエッジまで“Ｈ”レベルになり、このＤＡＴＡ立ち上がりエッジの時点から時刻ｔ１２まで“Ｌ”レベルになり、時刻ｔ１２以降は“Ｈ”レベルとなる。
【０１２７】
一方、３入力のＯＲゲート３９には、その入力端子ＡにＤ−ＦＦ３７のＱ出力信号（ｇ）が、その入力端子ＢにＤ−ＦＦ３４のＱ出力信号（ｄ）が、その入力端子ＣにＤ−ＦＦ３５のＱ出力信号（ｅ）がそれぞれ供給される。
【０１２８】
ここで、Ｄ−ＦＦ３４のＱ出力信号（ｄ）が、時刻ｔ２とｔ３の間のＤＡＴＡ立ち上がりエッジから時刻ｔ９とｔ１０の間のＤＡＴＡ立ち上がりエッジまでは“Ｌ”レベルになり、このＤＡＴＡ立ち上がりエッジのタイミング以降は“Ｈ”レベルであり、Ｄ−ＦＦ３５のＱ出力信号（ｅ）が、時刻ｔ２とｔ３の間のＤＡＴＡ立ち上がりエッジ以降は“Ｈ”レベルになり、さらにＤ−ＦＦ３７のＱ出力信号（ｇ）が、時刻ｔ４からｔ１２までは“Ｌ”レベル、ｔ１２以降は“Ｈ”レベルになっている。したがって、ＯＲゲート３９の出力信号（ｉ）は、時刻ｔ４以降は“Ｈ”レベルを維持することになる。
【０１２９】
ＯＲゲート３８の出力信号（ｈ）はＤ−ＦＦ４０のＤ入力端子に供給される。Ｄ−ＦＦ４０は、Ｄ入力データであるＯＲゲート３８の出力信号（ｈ）をクロック信号ＩＣＬＫ（ａ）に同期して取り込む。すなわち、Ｄ−ＦＦ４０において、時刻ｔ８のクロック信号ＩＣＬＫ（ａ）の立ち上がりエッジでＯＲゲート３８の出力信号（ｈ）の“Ｈ”レベルが取り込まれる。
【０１３０】
これにより、Ｄ−ＦＦ４０の反転Ｑ出力信号（ｊ）が“Ｌ”レベルとなる。次のクロック信号ＩＣＬＫ（ａ）の立ち上がりエッジは時刻ｔ１２であり、その時点でのＯＲゲート３８の出力信号（ｈ）が“Ｌ”レベルであるから、Ｄ−ＦＦ４０の反転Ｑ出力信号（ｊ）が“Ｈ”レベルへ変化する。さらに、次のクロック信号ＩＣＬＫ（ａ）の立ち上がりエッジが時刻ｔ１６で、このときのＯＲゲート３８の出力信号（ｈ）が“Ｈ”レベルであるため、Ｄ−ＦＦ４０の反転Ｑ出力信号（ｊ）は、“Ｈ”レベルから“Ｌ”レベルへ変化する。このＤ−ＦＦ４０の反転Ｑ出力信号（ｊ）をＵＰパルス信号として用い、回路出力端子４２から次段のチャージポンプ回路（図１におけるチャージポンプ回路１４）に供給する。
【０１３１】
一方、ＯＲゲート３９の出力信号（ｉ）はＤ−ＦＦ４１のＤ入力端子に供給される。このＤ−ＦＦ４１にも、クロック信号ＩＣＬＫ（ａ）がＤ入力として供給されているので、Ｄ入力データの取り込みはＤ−ＦＦ４０と同じ取り込みタイミングとなる。すなわち、時刻ｔ８において、ＯＲゲート３９の出力信号（ｉ）が“Ｈ”レベルであるから、Ｄ−ＦＦ４１の反転Ｑ出力信号（ｋ）は“Ｌ”レベルとなる。
【０１３２】
また、次のクロック信号ＩＣＬＫ（ａ）の立ち上がりタイミングｔ１２，ｔ１６においても同様に、ＯＲゲート３９の出力信号（ｉ）が“Ｈ”レベルであるから、Ｄ−ＦＦ４１の反転Ｑ出力信号（ｋ）は“Ｌ”レベルを出力し続ける。このＤ−ＦＦ４１の反転Ｑ出力信号（ｋ）をＤＯＷＮパルス信号として用い、回路出力端子４３から次段のチャージポンプ回路（図１におけるチャージポンプ回路１４）に供給する。
【０１３３】
次に、図８のタイミングチャートを用いて、ＤＯＷＮパルス信号を出力するときの回路動作について説明する。ここで、入力信号ＤＡＴＡの波形が時刻ｔ２とｔ３の間で“Ｌ”レベルから“Ｈ”レベルに変化し、時刻ｔ６付近で“Ｈ”レベルから“Ｌ”レベルに変化し、時刻ｔ１１とｔ１２の間で再び“Ｌ”レベルから“Ｈ”レベルに変化し、その以降は“Ｈ”レベルを維持しているとする。
【０１３４】
Ｄ−ＦＦ３４，３５は、入力信号ＤＡＴＡ（ｃ）の波形の立ち上がりエッジでＤ入力データ、即ちクロック信号ＩＣＬＫ（ａ），ＱＣＬＫ（ｂ）をそれぞれ取り込む。時刻ｔ２〜ｔ３の期間では、クロック信号ＩＣＬＫ（ａ）が“Ｌ”レベル、クロック信号ＱＣＬＫ（ｂ）が“Ｈ”レベルであるため、これらのレベルをＤ−ＦＦ３４，３５がサンプリングして取り込むことで、Ｄ−ＦＦ３４のＱ出力信号（ｄ）が“Ｌ”レベル、Ｄ−ＦＦ３５のＱ出力信号（ｅ）が“Ｈ”レベルになる。
【０１３５】
Ｄ−ＦＦ３４，３５の各ＣＬＫ端子に供給される入力信号ＤＡＴＡ（ｃ）の波形の次の立ち上がりエッジは、時刻ｔ１１とｔ１２との間に存在し、その時点におけるクロック信号ＩＣＬＫ（ａ）とクロック信号ＱＣＬＫ（ｂ）の各レベルはそれぞれ“Ｌ”レベルである。したがって、Ｄ−ＦＦ３４のＱ出力信号（ｄ）は“Ｌ”レベルを維持する。
【０１３６】
一方、クロック信号ＱＣＬＫ（ｂ）のレベルも“Ｌ”レベルであるため、Ｄ−ＦＦ３５のＱ出力信号（ｅ）は“Ｈ”レベルから“Ｌ”レベルに変化する。それ以降は、入力信号ＤＡＴＡ（ｃ）の波形が変化せず、また波形の立ち上がりがないため、Ｄ−ＦＦ３４，３５の各Ｑ出力信号（ｄ），（ｅ）は変化せず、それまでのレベルをそのまま維持する。
【０１３７】
入力信号ＤＡＴＡ（ｃ）が時刻ｔ２とｔ３の間で変化する時点において、Ｄ−ＦＦ３４のＱ出力信号（ｄ）の“Ｌ”レベルがＯＲゲート３６の入力端子Ａに、Ｄ−ＦＦ３５のＱ出力信号（ｅ）の“Ｌ”レベルがＯＲゲート３６の反転入力端子Ｂにそれぞれ供給されるため、ＯＲゲート３６の出力信号（ｆ）は“Ｌ”レベルとなる。また、入力信号ＤＡＴＡ（ｃ）の次の変化点の“Ｌ”レベルから“Ｈ”レベルへの遷移は時刻ｔ１１とｔ１２の間で起こる。
【０１３８】
この“Ｌ”レベルから“Ｈ”レベルへの遷移タイミングにおいて、Ｄ−ＦＦ３４のＱ出力信号（ｄ）は“Ｌ”レベルのままであり、またＤ−ＦＦ３５のＱ出力信号（ｅ）は“Ｈ”レベルから“Ｌ”レベルに変化するから、ＯＲゲート３６の出力信号（ｆ）は、“Ｌ”レベルから“Ｈ”レベルに変化する。これ以降入力信号ＤＡＴＡ（ｃ）の波形の変化は無いので、ＯＲゲート３６の出力信号（ｆ）は“Ｈ”レベルを維持し続ける。
【０１３９】
ＯＲゲート３６の出力信号（ｆ）はＤ−ＦＦ３７のＤ入力端子に供給される。このＤ−ＦＦ３７にはそのＣＬＫ入力として、Ｄ−ＦＦ３４，３５のＣＬＫ入力端子に供給されている入力信号ＤＡＴＡと異なり、クロック信号ＩＣＬＫ（ａ）が供給されている。これにより、Ｄ−ＦＦ３７は、クロック信号ＩＣＬＫ（ａ）の立ち上がりエッジでそのＤ入力であるＯＲゲート３６の出力信号（ｆ）を取り込む。
【０１４０】
すなわち、Ｄ−ＦＦ３７において、クロック信号ＩＣＬＫ（ａ）の立ち上がりタイミングｔ４でＯＲゲート３６の出力信号（ｆ）が取り込まれ、その出力信号（ｇ）が“Ｌ”レベルになる。また、次のクロック信号ＩＣＬＫ（ａ）の立ち上がりタイミングｔ８においては、ＯＲゲート３６の出力信号（ｆ）が“Ｌ”レベルであるから、Ｄ−ＦＦ３７のＱ出力信号（ｇ）は変化せず、“Ｌ”レベルを維持している。
【０１４１】
さらに、時刻ｔ１２でのクロック信号ＩＣＬＫ（ａ）の立ち上がりエッジにおいて、ＯＲゲート３６の出力信号（ｆ）が“Ｈ”レベルであるから、Ｄ−ＦＦ３７のＱ出力信号（ｇ）は“Ｌ”レベルから“Ｈ”レベルへ変化する。また、時刻ｔ１６においても同様に、ＯＲゲート３６の出力信号（ｆ）が“Ｈ”レベルであるから、Ｄ−ＦＦ３７のＱ出力信号（ｇ）も“Ｈ”レベルであり、時刻ｔ１６以降もこの“Ｈ”レベルの状態を維持する。
【０１４２】
３入力のＯＲゲート３８には、その反転入力端子ＡにＤ−ＦＦ３４のＱ出力信号（ｄ）が、その反転入力端子ＢにＤ−ＦＦ３５のＱ出力信号（ｅ）が、その入力端子ＣにＤ−ＦＦ３７のＱ出力信号（ｇ）がそれぞれ供給される。
【０１４３】
ここで、Ｄ−ＦＦ３４のＱ出力信号（ｄ）の反転信号が、時刻ｔ２とｔ３の間のＤＡＴＡ立ち上がりエッジから時刻ｔ１８までは“Ｈ”レベルになり、Ｄ−ＦＦ３５のＱ出力信号（ｅ）の反転信号が、時刻ｔ２とｔ３の間のＤＡＴＡ立ち上がりエッジから時刻ｔ１１とｔ１２の間までは“Ｌ”レベルで、またこの遷移以降は“Ｈ”レベルに変化し、さらにＤ−ＦＦ３７のＱ出力信号（ｇ）が、時刻ｔ４からｔ１２までは“Ｌ”レベル、ｔ１２以降は“Ｈ”レベルになっている。したがって、ＯＲゲート３８の出力信号（ｈ）は、時刻ｔ４以降“Ｈ”レベルになっている。
【０１４４】
一方、３入力のＯＲゲート３９には、その入力端子ＡにＤ−ＦＦ３７のＱ出力信号（ｇ）が、その入力端子ＢにＤ−ＦＦ３４のＱ出力信号（ｄ）が、その入力端子ＣにＤ−ＦＦ３５のＱ出力信号（ｅ）がそれぞれ供給される。
【０１４５】
ここで、Ｄ−ＦＦ３４のＱ出力信号（ｄ）が、時刻ｔ２とｔ３の間のＤＡＴＡ立ち上がりエッジ以降は“Ｌ”レベルになり、Ｄ−ＦＦ３５のＱ出力信号（ｅ）が、時刻ｔ２とｔ３の間のＤＡＴＡ立ち上がりエッジから時刻ｔ１１とｔ１２の間の入力信号ＤＡＴＡの波形の立ち上がりエッジまで“Ｈ”レベルで、それ以降“Ｌ”レベルであり、さらにＤ−ＦＦ３７のＱ出力信号（ｇ）が、時刻ｔ４からｔ１２までは“Ｌ”レベル、ｔ１２以降は“Ｈ”レベルになっている。したがって、ＯＲゲート３９の出力信号（ｉ）は、時刻ｔ４から時刻ｔ１１とｔ１２の間の入力信号ＤＡＴＡの立ち上がりエッジ間で“Ｈ”レベル、またこのＤＡＴＡ立ち上がりエッジから時刻ｔ１２の間は“Ｌ”レベルとなる。さらに、時刻ｔ１２以降の期間は“Ｈ”レベルを維持し続ける。
【０１４６】
ＯＲゲート３８の出力信号（ｈ）はＤ−ＦＦ４０のＤ入力端子に供給される。Ｄ−ＦＦ４０は、Ｄ入力データであるＯＲゲート３８の出力信号（ｈ）をクロック信号ＩＣＬＫ（ａ）に同期して取り込む。すなわち、Ｄ−ＦＦ４０において、時刻ｔ８のクロック信号ＩＣＬＫ（ａ）の立ち上がりエッジでＯＲゲート３８の出力信号（ｈ）の“Ｈ”レベルが取り込まれる。
【０１４７】
その結果、Ｄ−ＦＦ４０の反転Ｑ出力信号（ｊ）が“Ｌ”レベルとなる。次のクロック信号ＩＣＬＫ（ａ）の立ち上がりエッジは時刻ｔ１２，ｔ１６であり、その時点でのＯＲゲート３８の出力信号（ｈ）が“Ｈ”レベルであるから、Ｄ−ＦＦ４０の反転Ｑ出力信号（ｊ）は“Ｌ”レベルを維持する。
【０１４８】
一方、ＯＲゲート３９の出力信号（ｉ）はＤ−ＦＦ４１のＤ入力端子に供給される。このＤ−ＦＦ４１にも、クロック信号ＩＣＬＫ（ａ）がＤ入力として供給されているので、Ｄ入力データの取り込みはＤ−ＦＦ４０と同じ取り込みタイミングとなる。すなわち、時刻ｔ８において、ＯＲゲート３９の出力信号（ｉ）が“Ｈ”レベルであるから、Ｄ−ＦＦ４１の反転Ｑ出力信号（ｋ）は“Ｌ”レベルとなる。
【０１４９】
また、次のクロック信号ＩＣＬＫ（ａ）の立ち上がりエッジのタイミングｔ１２において、ＯＲゲート３９の出力信号（ｉ）が“Ｌ”レベルであるから、Ｄ−ＦＦ４１の反転Ｑ出力信号（ｋ）は“Ｈ”レベルへ変化する。また、時刻ｔ１６でＯＲゲート３９の出力信号（ｉ）が“Ｈ”レベルであるから、Ｄ−ＦＦ４１の反転Ｑ出力信号（ｋ）は“Ｈ”レベルから“Ｌ”レベルへ変化する。このＤ−ＦＦ４１の反転Ｑ出力信号（ｋ）をＤＯＷＮパルス信号として用い、回路出力端子４３から次段のチャージポンプ回路（図１におけるチャージポンプ回路１４）に供給する。
【０１５０】
このように、Ｄ−ＦＦ４０の反転Ｑ出力信号であるＵＰパルス信号（ｊ）は時刻ｔ８からｔ１８の期間で“Ｌ”レベルを維持し続ける一方、Ｄ−ＦＦ４１の反転Ｑ出力信号であるＤＯＷＮパルス信号（ｋ）は時刻ｔ１２からｔ１６の期間で“Ｈ”レベルを維持し、次段のチャージポンプ回路１４に対する電流制御を行うことにより、ＶＣＯ１６への制御電圧を発生する。
【０１５１】
以上から、図６の周波数検出回路の回路動作をまとめると次のようになる。あるＤＡＴＡ立ち上がりエッジの時点において、（ＩＣＬＫ，ＱＣＬＫ）＝（０，１）をサンプリングした後の次のＤＡＴＡ立ち上がりエッジ時点に（１，１）をサンプリングすると、クロック信号ＩＣＬＫの１周期分の長さのＵＰパルス信号を出力する。すなわち、この２つのＤＡＴＡ立ち上がりエッジの時点間にｍ（ｍは任意の整数）ビットのデータが存在すると、この間のクロック信号ＩＣＬＫはｍサイクル以下存在することになるから、クロック信号ＩＣＬＫの周波数を高くするために、ＵＰパルス信号のパルスが生じることになる。
【０１５２】
また、あるＤＡＴＡ立ち上がりエッジ時点において（ＩＣＬＫ，ＱＣＬＫ）＝（０，１）をサンプリングした後の次のＤＡＴＡ立ち上がりエッジ時点に（０，０）をサンプリングすると、クロック信号ＩＣＬＫの１周期分の長さのＤＯＷＮパルス信号を出力する。すなわち、この２つのＤＡＴＡ立ち上がりエッジの時点の間にｍ′（ｍ′は任意の整数）ビットのデータが存在すると、この間のクロック信号ＩＣＬＫはｍ′サイクル以上存在することになるから、クロック信号ＩＣＬＫの周波数を低くするために、ＤＯＷＮパルス信号のパルスが生じることになる。
【０１５３】
入力信号ＤＡＴＡにデューティ歪が無い場合、クロック信号ＩＣＬＫと入力信号ＤＡＴＡの周波数が完全に一致しているときは、（０，０），（０，１），（１，０），（１，１）のいずれかを入力信号ＤＡＴＡの立ち上がりエッジ時点でサンプリングし続け、ＵＰパルス信号、ＤＯＷＮパルス信号のいずれのパルスも生じることはない。
【０１５４】
入力信号ＤＡＴＡにデューティ歪がある場合でも、クロック信号ＩＣＬＫと入力信号ＤＡＴＡの周波数が完全に一致しているときは、図９のタイミングチャートに示すように、クロック信号ＩＣＬＫ，ＱＣＬＫを入力信号ＤＡＴＡの立ち上がりエッジのみでサンプリングするため、そのサンプリング値の組み合わせは常に一定となる。
【０１５５】
なお、上記実施形態に係る周波数検出回路１２では、シリアル入力信号ＤＡＴＡの立ち上がりエッジで、クロック信号ＩＣＬＫの“Ｌ”レベル（論理“０”）を、クロック信号ＱＣＬＫの“Ｈ”レベル（論理“１”）をそれぞれサンプリングするとしたが、その論理の組み合わせは任意である。ただし、本実施形態に係る論理の組み合わせを採った場合には、図９のタイミングチャートから明らかなように、その論理の組み合わせが入力信号ＤＡＴＡの１周期のほぼ中央に位置することになることから、周波数調整後の位相調整時の制御を入力信号ＤＡＴＡの１周期の中央付近で行えることになるため、位相制御の制御範囲を広くとれるという利点がある。
【０１５６】
また、上記実施形態に係る周波数検出回路１２においては、入力信号ＤＡＴＡの立ち上がりエッジのみでクロック信号ＩＣＬＫとクロック信号ＱＣＬＫのサンプリングを行うとしたが、入力信号ＤＡＴＡの立ち下がりエッジのみでクロック信号ＩＣＬＫとクロック信号ＱＣＬＫのサンプリングを行うことも可能であり、この場合にも同様に、誤った制御信号（ＵＰパルス信号／ＤＯＷＮパルス信号）を発生することが無くなり、安定したＰＬＬ動作ができる。
【０１５７】
次に、本発明に係るＰＬＬ回路１０（１０′）で用いられる位相検出回路１１について説明する。図１０に、その回路構成の一例を示す。先ず、位相検出回路１１の回路構成について説明する。
【０１５８】
図１０において、入力信号ＤＡＴＡが供給されるデータ入力端子５１は、Ｄ−ＦＦ５３のＤ入力端子に接続されるとともに、２入力のＥＸ−ＯＲ（排他的論理和）ゲート５５の一方の入力端子Ａに接続されている。一方、クロック発生器１７で発生されるクロック信号Ｉ′ＣＬＫが供給されるＣＬＫ入力端子５２は、Ｄ−ＦＦ５３のＣＬＫ端子に接続されるとともに、Ｄ−ＦＦ５４の反転ＣＬＫ端子に接続されている。
【０１５９】
Ｄ−ＦＦ５３のＱ出力端子は、ＥＸ−ＯＲゲート５５の他方の入力端子Ｂ、２入力のＥＸ−ＯＲゲート５６の一方の入力端子ＡおよびＤ−ＦＦ５４のＤ入力端子にそれぞれ接続されている。Ｄ−ＦＦ５４のＱ出力端子は、ＥＸ−ＯＲゲート５６の他方の入力端子Ｂに接続されている。ＥＸ−ＯＲゲート５５の出力端子はＵＰ出力端子５７に、ＥＸ−ＯＲゲート５６の出力端子はＤＯＷＮ出力端子５８にそれぞれ接続されている。
【０１６０】
続いて、上記構成の位相検出回路１１の回路動作について、図１１のタイミングチャートを用いて説明する。なお、図１１のタイミングチャートにおいて、波形（ａ）〜（ｆ）は、図１０の各ノード（ａ）〜（ｆ）の波形をそれぞれ示している。
【０１６１】
今、クロック発生器（図１を参照）からＣＬＫ入力端子５２を介して入力されるクロック信号Ｉ′ＣＬＫ（ａ）の立ち上がりを時刻ｔ０，ｔ２，ｔ４，ｔ６，ｔ８，ｔ１０，ｔ１２，ｔ１４とし、また立ち下がりを時刻ｔ１，ｔ３，ｔ５，ｔ７，ｔ９，ｔ１１，ｔ１３，ｔ１５とする。
【０１６２】
入力信号ＤＡＴＡ（ｂ）の波形は、時刻ｔ１とｔ２の間で立ち下がり、時刻ｔ５とｔ６の間で立ち上がり、この間は“Ｌ”レベルであるとし、時刻ｔ８とｔ９の間で立ち下がり、この期間“Ｈ”レベルを維持し、時刻ｔ１０とｔ１１の間で立ち上がり、この期間“Ｌ”レベルを維持し、さらに時刻ｔ１２とｔ１３の間で立ち下がり、この期間“Ｈ”レベルを維持し、それ以降時刻ｔ１５まで“Ｌ”レベルとする。
【０１６３】
Ｄ−ＦＦ５３において、クロック信号Ｉ′ＣＬＫ（ａ）の立ち上がりタイミングｔ２で入力信号ＤＡＴＡ（ｂ）の“Ｌ”レベルを取り込む。これにより、Ｄ−ＦＦ５３のＱ出力信号（ｃ）は“Ｌ”レベルに変化する。次のクロック信号Ｉ′ＣＬＫ（ａ）の立ち上がりタイミングｔ４では、入力信号ＤＡＴＡが変化せず“Ｌ”レベルのままであるから、Ｄ−ＦＦ５３のＱ出力信号（ｃ）も変化せず、“Ｌ”レベルを維持する。
【０１６４】
クロック信号Ｉ′ＣＬＫ（ａ）の次の立ち上がりタイミングｔ６で入力信号ＤＡＴＡが“Ｈ”レベルであるから、Ｄ−ＦＦ５３のＱ出力信号（ｃ）は“Ｈ”レベルに変化する。また、時刻ｔ８におけるクロック信号Ｉ′ＣＬＫ（ａ）の立ち上がりタイミングでは、入力信号ＤＡＴＡが“Ｈ”レベルであり、この“Ｈ”レベルを取り込むので、Ｄ−ＦＦ５３のＱ出力信号（ｃ）は変化せず、“Ｈ”レベルのままである。
【０１６５】
時刻ｔ１０になると、入力信号ＤＡＴＡが“Ｌ”レベルに変化しているから、Ｄ−ＦＦ５３のＱ出力信号（ｃ）も“Ｈ”レベルから“Ｌ”レベルへ変化する。時刻ｔ１２になると、入力信号ＤＡＴＡが“Ｈ”レベルであるから、Ｄ−ＦＦ５３のＱ出力信号（ｃ）が“Ｈ”レベルになり、次のクロック信号Ｉ′ＣＬＫ（ａ）の立ち上がりタイミングｔ１４になると、入力信号ＤＡＴＡが“Ｌ”レベルになっている。これにより、Ｄ−ＦＦ５３ではこの“Ｌ”レベルを取り込み、そのＱ出力信号（ｃ）が“Ｌ”レベルへ変化する。
【０１６６】
一方、Ｄ−ＦＦ５４にはそのＣＬＫ入力として、クロック信号Ｉ′ＣＬＫ（ａ）の反転クロックが与えられている。したがって、Ｄ−ＦＦ５４は、クロック信号Ｉ′ＣＬＫ（ａ）の立ち下がりの時刻ｔ１，ｔ３，ｔ５，ｔ７，ｔ９，ｔ１１，ｔ１３，ｔ１５において入力信号ＤＡＴＡを取り込むことになる。
【０１６７】
時刻ｔ１において、Ｄ−ＦＦ５３のＱ出力信号（ｃ）が“Ｈ”レベルであるから、Ｄ−ＦＦ５４のＱ出力信号（ｄ）は“Ｈ”レベルになり、次のクロック信号Ｉ′ＣＬＫ（ａ）の立ち下がりタイミングｔ３まで、“Ｈ”レベルを維持する。時刻ｔ３になると、Ｄ−ＦＦ５３のＱ出力信号（ｃ）が“Ｌ”レベルであるから、この“Ｌ”レベルを取り込むことで、Ｄ−ＦＦ５４のＱ出力信号（ｄ）は“Ｈ”レベルから“Ｌ”レベルに変化し、時刻ｔ５を経て時刻ｔ７の直前まで“Ｌ”レベルを維持する。
【０１６８】
時刻ｔ７のクロック信号Ｉ′ＣＬＫ（ａ）の立ち下がりタイミングでは、Ｄ−ＦＦ５３のＱ出力信号（ｃ）が“Ｈ”レベルであるから、この“Ｈ”レベルを取り込むことにより、Ｄ−ＦＦ５４のＱ出力信号（ｄ）は“Ｈ”レベルに変化する。時刻ｔ９において、Ｄ−ＦＦ５３のＱ出力信号（ｃ）は変化せず、時刻ｔ１０で“Ｌ”レベルに変化し、時刻ｔ１２までこの“Ｌ”レベルを維持し続けている。時刻ｔ１１では、Ｄ−ＦＦ５３のＱ出力信号（ｃ）が“Ｌ”レベルになっており、Ｄ−ＦＦ５４はこの“Ｌ”レベルを取り込むので、そのＱ出力信号（ｄ）が“Ｈ”レベルから“Ｌ”レベルへ変化する。
【０１６９】
時刻ｔ１３において、Ｄ−ＦＦ５３のＱ出力信号（ｃ）が“Ｈ”レベルにあるからＤ−ＦＦ５４はこの“Ｈ”レベルを取り込み、そのＱ出力信号（ｄ）が“Ｌ”レベルから“Ｈ”レベルへ変化する。また、この“Ｈ”レベルは次のクロック信号Ｉ′ＣＬＫ（ａ）の立ち下がりタイミングｔ１５まで維持され、そこでＤ−ＦＦ５３のＱ出力信号（ｃ）の“Ｌ”レベルがＤ−ＦＦ５４に取り込まれる。これにより、Ｄ−ＦＦ５４のＱ出力信号（ｄ）が“Ｈ”レベルから“Ｌ”レベルへ変化する。
【０１７０】
次に、ＵＰパルス信号（ｅ）を発生するＥＸ−ＯＲゲート５５の動作について、図１１のタイミングチャートを用いて説明する。なお、ＥＸ−ＯＲゲート５５の入力端子Ａ，Ｂには、入力信号ＤＡＴＡ（ｂ）とＤ−ＦＦ５３のＱ出力信号（ｃ）がそれぞれ供給されている。
【０１７１】
ここで、入力信号ＤＡＴＡ（ｂ）とＤ−ＦＦ５３のＱ出力信号（ｃ）の論理値が互いに異なる期間は、時刻ｔ１とｔ２の間で入力信号ＤＡＴＡ（ｂ）が“Ｈ”レベルから“Ｌ”レベルに変化する時点からＤ−ＦＦ５３のＱ出力信号（ｃ）が“Ｈ”レベルである時刻ｔ２までの期間、時刻ｔ５とｔ６の間で入力信号ＤＡＴＡ（ｂ）が“Ｌ”レベルから“Ｈ”レベルに変化する時点からＤ−ＦＦ５３のＱ出力信号（ｃ）が“Ｌ”レベルから“Ｈ”レベルに変化する時点（ｔ６）までの期間、時刻ｔ８とｔ９の間で入力信号ＤＡＴＡ（ｂ）が“Ｈ”レベルから“Ｌ”レベルに変化する時点から時刻ｔ１０までの期間、時刻ｔ１０とｔ１１の間で入力信号ＤＡＴＡ（ｂ）が“Ｌ”レベルから“Ｈ”レベルに変化する時点から時刻ｔ１２までの期間、さらに時刻ｔ１２とｔ１３の間で入力信号ＤＡＴＡ（ｂ）が“Ｈ”レベルから“Ｌ”レベルに変化する時点から時刻ｔ１４までの期間の各期間である。
【０１７２】
そして、これらの期間中、ＥＸ−ＯＲゲート５５の出力信号（ｅ）は“Ｈ”レベルとなる。また、それ以外の期間では、入力信号ＤＡＴＡ（ｂ）とＤ−ＦＦ５３のＱ出力信号（ｃ）の各信号レベルがそれぞれ“Ｈ”レベルと“Ｈ”レベル、または“Ｌ”レベルと“Ｌ”レベルになっているので、ＥＸ−ＯＲゲート５５の出力信号（ｅ）は“Ｌ”レベルとなる。このＥＸ−ＯＲゲート５５の出力信号（ｅ）がＵＰパルス信号となる。
【０１７３】
次に、ＤＯＷＮパルス信号（ｆ）を発生するＥＸ−ＯＲゲート５６の動作について、図１１のタイミングチャートを用いて説明する。なお、ＥＸ−ＯＲゲート５６の入力端子Ａ，Ｂには、Ｄ−ＦＦ５３のＱ出力信号（ｃ）とＤ−ＦＦ５４のＱ出力信号（ｄ）がそれぞれ供給されている。
【０１７４】
ここで、Ｄ−ＦＦ５３のＱ出力信号（ｃ）とＤ−ＦＦ５４のＱ出力信号（ｄ）の論理値が互いに異なる期間は、時刻ｔ２からｔ３の期間、時刻ｔ６からｔ７の期間、時刻ｔ１０からｔ１１の期間、時刻ｔ１２からｔ１３の期間、さらに時刻ｔ１４からｔ１５の期間の各期間である。
【０１７５】
そして、これらの期間中、ＥＸ−ＯＲゲート５６の出力信号（ｆ）は“Ｈ”レベルとなる。また、それ以外の期間では、Ｄ−ＦＦ５３のＱ出力信号（ｃ）とＤ−ＦＦ５４のＱ出力信号（ｄ）の各信号レベルがそれぞれ“Ｈ”レベルと“Ｈ”レベル、または“Ｌ”レベルと“Ｌ”レベルになっているので、ＥＸ−ＯＲゲート５６の出力信号（ｆ）は“Ｌ”レベルとなる。このＥＸ−ＯＲゲート５６の出力信号（ｆ）がＤＯＷＮパルス信号となる。
【０１７６】
このようにして、入力信号ＤＡＴＡが変化する度にＵＰパルス信号（ｅ）とＤＯＷＮパルス信号（ｆ）のパルス波形がそれぞれ１回ずつ発生する。この回路例の場合には、ＤＯＷＮパルス信号（ｆ）のパルス幅は常に一定であり、ＵＰパルス信号（ｅ）のパルス幅を調整することにより、位相の制御が行われることになる。
【０１７７】
入力信号ＤＡＴＡにデューティ歪が無い場合は、周波数検出回路１２が特定の周波数にロックされる近傍になると、周波数検出回路１２の動作中に位相検出回路１１が動作し始め、上述した位相検出回路１１の動作により、特に、入力信号ＤＡＴＡのパルス（波形）の幅のセンターに、クロック信号Ｉ′ＣＬＫの“Ｌ”レベルから“Ｈ”レベルに遷移する立ち上がり時点を同期させる。
【０１７８】
ここで、入力信号ＤＡＴＡにデューティ歪が生じた場合を考える。図６に示す回路構成の周波数検出回路１２を用いると、先述したことから明らかなように、入力信号ＤＡＴＡにデューティ歪が生じても正しく周波数を検出することが可能である。このように、正しく周波数検出が行われている状態において、位相検出回路１１におけるある任意の期間でのＵＰパルス信号のパルス幅の総和とＤＯＷＮパルス信号のそれとが等しくなったときが安定（ロック）状態である。この安定状態においても、入力信号ＤＡＴＡのアイパターンの中心にクロック信号Ｉ′ＣＬＫの立ち上がり時点が位置することになる。
【０１７９】
位相同期させた例について、図１２のタイミングチャートを用いて説明する。図１２のタイミングチャートにおいて、波形（ａ）はＤｕｔｙ＝１００％の場合の入力信号（ＮＲＺ波形）ＤＡＴＡを、波形（ｂ）はＤｕｔｙ＞１００％の場合の入力信号ＤＡＴＡを、波形（ｃ）はＤｕｔｙ＜１００％の場合の入力信号ＤＡＴＡを、波形（ｄ）はクロック信号ＩＣＬＫを、波形（ｅ）はクロック信号ＱＣＬＫを、波形（ｆ）クロック信号Ｉ’ＣＬＫをそれぞれ示している。
【０１８０】
このタイミングチャートから明らかなように、クロック信号Ｉ’ＣＬＫ（ｆ）はその立ち上がり時点が、Ｄｕｔｙ＝１００％の場合の入力信号ＤＡＴＡ（ａ）の波形（幅）のセンターに位置しており、またＤｕｔｙ＞１００％の場合の入力信号ＤＡＴＡ（ｂ）およびＤｕｔｙ＜１００％の場合の入力信号ＤＡＴＡ（ｃ）に対してもその波形（幅）のセンターに同期している。
【０１８１】
このように、位相がロックした状態では、入力信号ＤＡＴＡのデューティ歪によってそのパルス幅が広くなったり、狭くなったりしても、クロック信号Ｉ′ＣＬＫ（ｆ）の立ち上がり時点は、入力信号ＤＡＴＡの“Ｈ”レベルの期間（パルス幅）のセンターに位置することになる。
【０１８２】
従来技術で説明したように、位相検出回路により、入力信号ＤＡＴＡのアイパターンの中心にクロック信号ＩＣＬＫの立ち上がり時点が位置しており、かつ入力信号ＤＡＴＡの変化点でクロック信号ＩＣＬＫ，ＱＣＬＫをサンプリングする場合は、ロック状態における入力信号ＤＡＴＡのデューティ歪の変化に対する周波数検出回路でのクロック信号ＩＣＬＫのサンプリング値が不安定であった。
【０１８３】
これに対し、上述したように、クロック信号ＩＣＬＫ（ｄ）に対して１８０°を越えかつ２７０°未満の範囲内の任意の位相、例えば２２５°だけ遅れたクロック信号Ｉ′ＣＬＫ（ｆ）をＶＣＯ１６の発振周波数クロックＶＣＯＣＬＫに基づいて生成し、位相検出回路１１において、位相ロックの状態ではクロック信号Ｉ′ＣＬＫの立ち上がり時点（変化点）を入力信号ＤＡＴＡのアイパターンの中心に位置させることで、以下のように、デューティ歪に対する位相制御の耐力を向上できる。
【０１８４】
すなわち、図１２のタイミングチャートから明らかなように、クロック信号ＩＣＬＫ（ｄ）の立ち下がりとクロック信号ＱＣＬＫ（ｅ）と立ち下がりの中間にクロック信号Ｉ′ＣＬＫ（ｆ）の立ち上がりが位置しているため、入力信号ＤＡＴＡ（Ｄｕｔｙ＝１００％）の立ち上がりタイミングが（ＩＣＬＫ，ＱＣＬＫ）＝（１，０）の中間に位置する。
【０１８５】
したがって、周波数検出回路１２において、周波数の引き込みが完了した状態では、常に（ＩＣＬＫ，ＱＣＬＫ）＝（１，０）をサンプリングすることになるために周波数制御信号（ＵＰパルス信号／ＤＯＷＮパルス信号）を発生するためのウインドウが開くことはなく、またデューティ歪によって入力信号ＤＡＴＡの立ち上がりタイミングが前後し、（ＩＣＬＫ，ＱＣＬＫ）＝（１，０）の範囲を超えたとしても、（ＩＣＬＫ，ＱＣＬＫ）＝（０，０）または（１，１）をサンプリングすることになるため同様にウインドウが開くことはなく、その結果、デューティ歪に対するマージンが、（ＩＣＬＫ，ＱＣＬＫ）の論理レベルの組み合わせパターンが（０，０）、（１，０）、（１，１）の範囲、即ち２７０°（即ち、±１３５°）となる。
【０１８６】
因みに、クロック信号Ｉ′ＣＬＫをクロック信号ＩＣＬＫに対して０°を越えかつ９０°未満の範囲内の任意の位相、例えば４５°だけ遅れた位相関係に設定した場合には、入力信号ＤＡＴＡ（Ｄｕｔｙ＝１００％）の立ち上がりタイミングが（ＩＣＬＫ，ＱＣＬＫ）＝（０，１）の中間に位置することになる。この場合は、周波数検出回路１２において、（ＩＣＬＫ，ＱＣＬＫ）＝（０，１）をサンプリングするために周波数制御信号（ＵＰパルス信号／ＤＯＷＮパルス信号）を発生するためのウインドウが開くことになる。しかし、周波数の引き込みが完了した状態では常に（ＩＣＬＫ，ＱＣＬＫ）＝（０，１）をサンプリングすることになるためにＵＰパルス信号／ＤＯＷＮパルス信号が出力されることはないものの、デューティ歪に対するマージンとしては、ＩＣＬＫ，ＱＣＬＫ）＝（０，１）の範囲、即ち９０°（即ち、±４５°）しか設定できない。
【０１８７】
Ｄｕｔｙ＞１００％の場合でも、Ｄｕｔｙ＜１００％の場合でも、入力信号ＤＡＴＡのアイパターンのセンターは、クロック信号Ｉ′ＣＬＫの立ち上がり時点に設定されているため、デューティ歪によって入力信号ＤＡＴＡのパルス幅が変化しても、図２１に示すように、入力信号ＤＡＴＡの変化点でクロック信号ＩＣＬＫの立ち下がり付近をサンプリングしていた従来例と比べると、（ＩＣＬＫ，ＱＣＬＫ）＝（０，１）のサンプリング値が維持されるデューティ比の変動幅は大きくなる。その結果、周波数検出回路１２において入力信号ＤＡＴＡに同期してクロック信号ＩＣＬＫ，ＱＣＬＫをサンプリングし、そのサンプリング値が一定になるデューティ比の変動幅が増加することになる。
【０１８８】
以上述べたように、位相検出回路１１および周波数検出回路１２を具備するＰＬＬ回路１０（１０′）において、周波数検出回路１２では、シリアル入力信号ＤＡＴＡの立ち上がりエッジ（または、立ち下がりエッジ）のみでクロック信号ＩＣＬＫ，ＱＣＬＫのサンプリングを行うで、入力信号ＤＡＴＡのデューティ比が変化しても、入力信号ＤＡＴＡとクロック信号ＩＣＬＫ，ＱＣＬＫの周波数が一致している場合に、クロック信号ＩＣＬＫとクロック信号ＱＣＬＫのサンプリング値の組が常に等しくなり、誤った制御信号（ＵＰパルス信号／ＤＯＷＮパルス信号）を発生することが無くなるため、安定したＰＬＬ動作ができる。
【０１８９】
また、パルス発生器１７において、クロック信号ＩＣＬＫに対して１８０°を越えかつ２７０°未満の範囲内の任意の位相、例えば２２５°だけ位相が遅れたクロック信号Ｉ′ＣＬＫを、ＶＣＯ１６の発振周波数クロックＶＣＯＣＬＫに基づいて生成し、このクロック信号Ｉ′ＣＬＫを入力信号ＤＡＴＡと共に位相検出回路１１に入力することにより、位相検出回路１１ではその位相制御により、入力信号ＤＡＴＡのパルス波形（例えば、“Ｈ”レベル期間）の中央にクロック信号Ｉ′ＣＬＫの立ち上がりタイミングが設定される。
【０１９０】
これにより、周波数検出回路１２での特定周波数のロック近傍の例えば（ＩＣＬＫ，ＱＣＬＫ）＝（０，１）のサンプリングにおいて、入力信号ＤＡＴＡのデューティ比が変動したときに生じるメタステーブル（準安定状態）に対する位相制御の耐力（安定領域）が向上する。したがって、入力信号ＤＡＴＡのデューティ比が変動しても、周波数検出回路１２の周波数検出に要する収束時間が短くなるとともに、周波数検出回路１２の制御信号に対する誤動作が生じにくくなる効果がある。その結果、ＰＬＬ回路１０（１０′）を構成する周波数検出回路１２が誤動作せず、それに伴ってＰＬＬ回路全体の動作が安定になる。
【０１９１】
なお、上記実施形態では、クロック信号ＩＣＬＫ，ＱＣＬＫの論理レベルの４通りの組み合わせパターン（０，０）、（０，１）、（１，０）、（１，１）のうち、（ＩＣＬＫ，ＱＣＬＫ）＝（０，１）のパターンを周波数検出回路１２で取り込み、その条件の下でクロック信号ＩＣＬＫに対して１８０°を越えかつ２７０°未満の範囲、好ましくは２２５°だけクロック信号Ｉ′ＣＬＫの位相を遅らせることで、入力信号ＤＡＴＡ（Ｄｕｔｙ＝１００％）の立ち上がりタイミングを（ＩＣＬＫ，ＱＣＬＫ）＝（１，０）の中間に位置させ、デューティ歪に対するマージンを２７０°の範囲に設定するとしたが、これは一例に過ぎず、これに限られるものではない。
【０１９２】
すなわち、周波数検出回路１２を（ＩＣＬＫ，ＱＣＬＫ）＝（１，０）のパターンを取り込むように構成する場合は、クロック信号ＩＣＬＫに対してクロック信号Ｉ′ＣＬＫの位相を、０°を越えかつ９０°未満の範囲、好ましくは４５°だけ遅らせるように、（ＩＣＬＫ，ＱＣＬＫ）＝（１，１）のパターンを取り込むように構成する場合は、９０°を越えかつ１８０°未満の範囲、好ましくは１３５°だけ遅らせるように、ＩＣＬＫ，ＱＣＬＫ）＝（０，０）のパターンを取り込むように構成する場合は、２７０°を越えかつ３６０°未満の範囲、好ましくは３１５°だけ遅らせるように位相関係を設定することによっても、上記実施形態に場合と同様の作用効果を奏することができる。
【０１９３】
また、上記実施形態では、シリアル入力信号ＤＡＴＡの一方のエッジのみでクロック信号ＩＣＬＫ，ＱＣＬＫのサンプリングを行う構成の周波数検出回路１２を用いたＰＬＬ回路において、クロック信号ＩＣＬＫに対して例えば２２５°位相が遅れたクロック信号Ｉ′ＣＬＫを入力信号ＤＡＴＡと共に位相検出回路１１に入力する構成の場合を例に採って説明したが、これに限られるものではなく、シリアル入力信号ＤＡＴＡの立ち上がりおよび立ち下がりの両エッジでクロック信号ＩＣＬＫ，ＱＣＬＫのサンプリングを行う構成の従来例に係る周波数検出回路を用いたＰＬＬ回路に対しても同様に適用可能である。
【０１９４】
図１３は、本発明に係る光通信受信装置の構成例を示すブロック図である。図１３において、光信号が光検出器（ＰＤ）６１で受光され、ここで電気信号に変換されて信号電流として出力される。この信号電流は、Ｉ（電流）−Ｖ（電圧）変換回路６２で信号電圧に変換され、アンプ６３で増幅されてリタイミング回路６４およびＰＬＬ回路６５に供給される。
【０１９５】
ＰＬＬ回路６５は、増幅器６３から供給される受信データからそれに含まれるクロック成分を抽出し、このクロック成分に位相同期した新たなクロック信号を生成してリタイミング回路６４に供給するために設けられたものである。このＰＬＬ回路６５として、先述した実施形態に係るＰＬＬ回路１０（１０′）が用いられる。リタイミング回路６４は、ＰＬＬ回路６５から与えられるクロック信号に基づいて、増幅器６３から供給される受信データをリタイミング（一種の波形整形）して出力する。
【０１９６】
このように、例えばＮＲＺのディジタルデータを用いる光通信において、その受信装置のＰＬＬ回路６５として先述した実施形態に係るＰＬＬ回路を用いることにより、当該ＰＬＬ回路は入力信号のデューティ比が変動しても、周波数検出回路の周波数検出に要する収束期間が短くなるとともに、周波数検出回路の制御信号に対する誤動作が生じにくくなり、安定したＰＬＬ動作が可能であるため、デューティ歪が生じ易い伝送信号のデータに対してもＰＬＬ回路６５が誤動作することがなく、したがってリタイミング回路６４でのリタイミング処理をより確実に行えることになる。
【０１９７】
なお、ここでは、光通信の受信装置に適用した場合を例に採って説明したが、この適用例に限られるものではなく、特にデューティ歪が生じ易いデータを処理する処理系全般に適用可能である。
【０１９８】
【発明の効果】
以上説明したように、本発明によれば、ＶＣＯの発振周波数信号に基づいて、この発振周波数信号と同相の第１の信号、この第１の信号に対して第１の位相だけ遅れた第２の信号および第２の位相だけ遅れた第３の信号をそれぞれ生成し、周波数検出回路では、第１，第２の信号を入力信号に同期して取り込み、その取り込んだ２信号の論理レベルの組み合わせが特定のパターンであるときに、次に取り込んだ２信号の高レベル／低レベルの論理の組み合わせに応じて周波数制御信号を発生するとともに、当該特定のパターン内に第３の信号の変化点が位置するように上記第２の位相を設定し、位相検出回路では第３の信号と入力信号との位相差に基づいて位相制御を行うようにしたことにより、第３の信号の変化点が入力信号の変化点ではなく、パルス波形の中央部分に設定され、入力信号のデューティ比が変化しても、周波数検出回路の周波数検出に要する収束時間が短くなるとともに、周波数検出回路の制御信号に対する誤動作が生じにくくなるため、ＰＬＬ回路全体の動作が安定になる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＰＬＬ回路の構成例を示すブロック図である。
【図２】クロック発生器の具体的な回路構成の一例を示すブロック図である。
【図３】クロック発生器の回路動作を説明するためのタイミングチャートである。
【図４】図１に示す周波数検出回路の回路動作を説明するためのタイミングチャートである。
【図５】本実施形態に係るＰＬＬ回路の変形例を示すブロック図である。
【図６】周波数検出回路の具体的な回路構成を示すブロック図である。
【図７】図６に示す周波数検出回路のＵＰパルス信号を出力するときの回路動作を説明するためのタイミングチャートである。
【図８】図６に示す周波数検出回路のＤＯＷＮパルス信号を出力するときの回路動作を説明するためのタイミングチャートである。
【図９】入力信号ＤＡＴＡにデューティ歪があるときの回路動作を説明するためのタイミングチャートである。
【図１０】位相検出回路の具体的な回路構成を示すブロック図である。
【図１１】位相検出回路の回路動作を説明するためのタイミングチャートである。
【図１２】位相同期状態でのタイミング関係を示すタイミングチャートである。
【図１３】本発明に係る光通信受信装置の要部の構成を示すブロック図である。
【図１４】ＰＬＬ回路の基本構成を示すブロック図である。
【図１５】周波数検出回路の従来例を示すブロック図である。
【図１６】従来例に係る周波数検出回路の回路動作を説明するためのタイミングチャートである。
【図１７】デューティ歪が有る場合と無い場合の入力信号ＤＡＴＡの波形図である。
【図１８】入力信号ＤＡＴＡにデューティ歪が有る場合の従来例に係る周波数検出回路の回路動作を説明するためのタイミングチャートである。
【図１９】位相検出回路の従来例を示すブロック図である。
【図２０】従来例に係る位相検出回路の回路動作を説明するためのタイミングチャートである。
【図２１】従来技術における位相同期状態でのタイミング関係を示すタイミングチャートである。
【符号の説明】
１１…位相検出回路、１２…周波数検出回路、１３，１３′，１４，１４′…チャージポンプ回路、１５，２０…ループフィルタ、１６，１６′…ＶＣＯ（電圧制御発振器）、１７…クロック発生器

Claims (24)

1. 発振周波数が可変な発振器と、
   前記発振器の発振周波数信号に基づいて、この発振周波数信号と同相の第１の信号、この第１の信号に対して第１の位相だけ遅れた第２の信号および第２の位相だけ遅れた第３の信号をそれぞれ発生する信号発生回路と、
   前記信号発生回路で発生される前記第３の信号と入力信号との位相を比較し、その比較結果に基づいて前記発振器の発振周波数信号の位相を進める第１の位相制御信号または位相を遅らせる第２の位相制御信号を出力する位相検出回路と、
   前記信号発生回路で発生される前記第１，第２の信号を前記入力信号に同期して取り込み、その取り込んだ２信号の高レベル／低レベルの論理の組み合わせが特定のパターンであるときに、次に取り込んだ２信号の高レベル／低レベルの論理の組み合わせに応じて前記発振器の発振周波数信号の周波数を上げる第１の周波数制御信号または周波数を下げる第２の周波数制御信号を出力する周波数検出回路とを備え、
   前記信号発生回路は、前記第２の位相を前記第３の信号の変化点が前記特定のパターン内に位置する位相に設定する
   ことを特徴とするＰＬＬ回路。
2. 前記第１，第２，第３の信号はクロック信号である
   ことを特徴とする請求項１記載のＰＬＬ回路。
3. 前記第２の位相は９０°である
   ことを特徴とする請求項１記載のＰＬＬ回路。
4. 前記第２の位相は、前記特定のパターンが（１，０）のときに０°を越えかつ９０°未満、（１，１）のときに９０°を越えかつ１８０°未満、（０，１）のときに１８０°を越えかつ２７０°未満、（０，０）のときに２７０°を越えかつ３６０°未満である
   ことを特徴とする請求項１記載のＰＬＬ回路。
5. 前記第２の位相は、前記特定のパターンが（１，０）のときに４５°、（１，１）のときに１３５°、（０，１）のときに２２５°、（０，０）のときに３１５°である
   ことを特徴とする請求項４記載のＰＬＬ回路。
6. 前記周波数検出回路は、前記第１，第２の信号を前記入力信号に同期してその周期ごとに取り込むとともに、その取り込んだ信号と１周期前に取り込んだ信号とを論理演算してその演算結果に基づいて前記発振器の発振周波数信号の周波数を上げる第１の周波数制御信号または周波数を下げる第２の周波数制御信号を出力する
   ことを特徴とする請求項１記載のＰＬＬ回路。
7. 前記周波数検出回路は、前記入力信号に同期してその周期ごとに前記第１の信号を取り込む第１のサンプリング回路と、前記入力信号に同期してその周期ごとに前記第２の信号を取り込む第２のサンプリング回路と、前記第１，第２のサンプリング回路で取り込まれた信号を保持し、その保持した信号と前記第１，第２のサンプリング回路で次に取り込まれる信号とを論理演算してその演算結果に基づいて前記第１の周波数制御信号または前記第２の周波数制御信号を発生する制御ロジック回路とからなる
   ことを特徴とする請求項６記載のＰＬＬ回路。
8. 前記制御ロジック回路は、前記第１，第２のサンプリング回路の各出力信号を論理演算する第１の論理演算回路と、前記第１の論理演算回路の出力信号を格納する第１の格納回路と、前記第１，第２のサンプリング回路の各出力信号と前記第１の格納回路の格納信号とを論理演算する第２の論理演算回路と、前記第１，第２のサンプリング回路の各出力信号を論理処理した信号と前記第１の格納回路の格納信号とを論理演算する第３の論理演算回路と、前記第２の論理演算回路の出力信号を格納する第２の格納手段と、前記第３の論理演算回路の出力信号を格納する第３の格納手段とを有する
   ことを特徴とする請求項７記載のＰＬＬ回路。
9. 前記第１，第２のサンプリング回路は、前記入力信号の立ち上がりまたは立ち下がりのタイミングで前記第１，第２の信号をそれぞれサンプリングする
   ことを特徴とする請求項７記載のＰＬＬ回路。
10. 前記第１，第２のサンプリング回路は、フリップフロップによって構成されている
    ことを特徴とする請求項７記載のＰＬＬ回路。
11. 前記フリップフロップがＤ型フリップフロップである
    ことを特徴とする請求項１０記載のＰＬＬ回路。
12. 前記Ｄ型フリップフロップは、そのクロック入力の立ち上がりタイミングで前記第１，第２の信号を取り込む
    ことを特徴とする請求項１１記載のＰＬＬ回路。
13. 前記第１，第２および第３の論理演算回路は、ＯＲ回路によって構成されている
    ことを特徴とする請求項８記載のＰＬＬ回路。
14. 前記第１，第２および第３の格納回路は、フリップフロップによって構成されている
    ことを特徴とする請求項８記載のＰＬＬ回路。
15. 前記フリップフロップがＤ型フリップフロップである
    ことを特徴とする請求項１４記載のＰＬＬ回路。
16. 光信号を受光し、この光信号を電気信号に変換して出力する受光手段と、前記受光手段の出力信号に同期したクロック信号を生成するＰＬＬ回路と、前記ＰＬＬ回路で生成されたクロック信号に基づいて前記受光手段の出力信号に対してリタイミング処理を行うリタイミング回路とを具備する光通信受信装置であって、
    前記ＰＬＬ回路は、
    発振周波数が可変な発振器と、
    前記発振器の発振周波数信号に基づいて、この発振周波数信号と同相の第１の信号、この第１の信号に対して第１の位相だけ遅れた第２の信号および第２の位相だけ遅れた第３の信号をそれぞれ発生する信号発生回路と、
    前記信号発生回路で発生される前記第３の信号と入力信号との位相を比較し、その比較結果に基づいて前記発振器の発振周波数信号の位相を進める第１の位相制御信号または位相を遅らせる第２の位相制御信号を出力する位相検出回路と、
    前記信号発生回路で発生される前記第１，第２の信号を前記入力信号に同期して取り込み、その取り込んだ２信号の高レベル／低レベルの論理の組み合わせが特定のパターンであるときに、次に取り込んだ２信号の高レベル／低レベルの論理の組み合わせに応じて前記発振器の発振周波数信号の周波数を上げる第１の周波数制御信号または周波数を下げる第２の周波数制御信号を出力する周波数検出回路とを備え、
    前記信号発生回路は、前記第２の位相を前記第３の信号の変化点が前記特定のパターン内に位置する位相に設定する
    ことを特徴とする光通信受信装置。
17. 前記第１，第２，第３の信号はクロック信号である
    ことを特徴とする請求項１６記載の光通信受信装置。
18. 前記第２の位相は９０°である
    ことを特徴とする請求項１６記載の光通信受信装置。
19. 前記第２の位相は、前記特定のパターンが（１，０）のときに０°を越えかつ９０°未満、（１，１）のときに９０°を越えかつ１８０°未満、（０，１）のときに１８０°を越えかつ２７０°未満、（０，０）のときに２７０°を越えかつ３６０°未満である
    ことを特徴とする請求項１６記載の光通信受信装置。
20. 前記第２の位相は、前記特定のパターンが（１，０）のときに４５°、（１，１）のときに１３５°、（０，１）のときに２２５°、（０，０）のときに３１５°である
    ことを特徴とする請求項１９記載の光通信受信装置。
21. 前記周波数検出回路は、前記第１，第２の信号を前記入力信号に同期してその周期ごとに取り込むとともに、その取り込んだ信号と１周期前に取り込んだ信号とを論理演算してその演算結果に基づいて前記発振器の発振周波数信号の周波数を上げる第１の周波数制御信号または周波数を下げる第２の周波数制御信号を出力する
    ことを特徴とする請求項１６記載の光通信受信装置。
22. 前記周波数検出回路は、前記入力信号に同期してその周期ごとに前記第１の信号を取り込む第１のサンプリング回路と、前記入力信号に同期してその周期ごとに前記第２の信号を取り込む第２のサンプリング回路と、前記第１，第２のサンプリング回路で取り込まれた信号を保持し、その保持した信号と前記第１，第２のサンプリング回路で次に取り込まれる信号とを論理演算してその演算結果に基づいて前記第１の周波数制御信号または前記第２の周波数制御信号を発生する制御ロジック回路とからなる
    ことを特徴とする請求項２１記載の光通信受信装置。
23. 前記制御ロジック回路は、前記第１，第２のサンプリング回路の各出力信号を論理演算する第１の論理演算回路と、前記第１の論理演算回路の出力信号を格納する第１の格納回路と、前記第１，第２のサンプリング回路の各出力信号と前記第１の格納回路の格納信号とを論理演算する第２の論理演算回路と、前記第１，第２のサンプリング回路の各出力信号を論理処理した信号と前記第１の格納回路の格納信号とを論理演算する第３の論理演算回路と、前記第２の論理演算回路の出力信号を格納する第２の格納手段と、前記第３の論理演算回路の出力信号を格納する第３の格納手段とを有する
    ことを特徴とする請求項２２記載の光通信受信装置。
24. 前記第１，第２のサンプリング回路は、前記入力信号の立ち上がりまたは立ち下がりのタイミングで前記第１，第２の信号をそれぞれサンプリングする
    ことを特徴とする請求項２２記載の光通信受信装置。

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