JP2005150890A - 位相比較器、位相同期ループ回路、およびクロック・データ・リカバリ回路 - Google Patents

Abstract

【課題】外部から入力される信号と内部で発生されるクロック信号との間の位相差が大きい場合には収束速度を早め、両者の位相がほぼ一致した場合には、クロックの安定性を向上させてジッタが発生するのを低減することができる位相比較器、ならびにこの位相比較器を用いたＰＬＬ回路およびＣＤＲ回路を提供する。
【解決手段】本発明の位相比較器は、外部から入力される外部信号と内部で発生される内部クロックとの間の位相差を検出し、その位相情報を出力するもので、位相差が大きくなるに従って、位相情報の出力の傾きが大きくなり、位相差が小さくなるに従って、位相情報の出力の傾きが小さくなる出力特性を持つ。また、本発明のＰＬＬ回路およびＣＤＲ回路は、本発明の位相比較器を用いて構成されたものである。
【選択図】図１

Description

本発明は、外部から入力される外部信号と内部で発生される内部クロックとの間の位相差を検出し、その位相情報を出力する位相比較器、ならびにこの位相比較器を用いて構成された位相同期ループ回路（以下、ＰＬＬ回路という）およびクロック・データ・リカバリ回路（以下、ＣＤＲ回路という）に関するものである。

以下、ＣＤＲ回路を例に挙げて説明するが、ＰＬＬ回路についても同様である。
図５は、ＣＤＲ回路の一例の構成概略図である。ＣＤＲ回路は、外部から入力されるデータと位相同期したクロックを再生する一種のＰＬＬ回路であって、同図に示すように、位相比較器ＰＤと、チャージポンプＣＰと、ローパスフィルタＬＰＦと、電圧制御発振器ＶＣＯとを備えている。

ＣＤＲ回路では、位相比較器ＰＤにおいて、外部から入力されたデータと内部で発生されたクロックとの間の位相差に応じた位相情報が出力され、チャージポンプＣＰおよびローパスフィルタＬＰＦを介して、位相比較器ＰＤから入力された位相情報に応じた制御電圧が発生される。ローパスフィルタＬＰＦから出力された制御電圧は電圧制御発振器ＶＣＯに入力され、電圧制御発振器ＶＣＯにより、制御電圧に応じてクロックの発振周波数が変更される。

例えば、データよりもクロックの位相の方が遅いときには、クロックの位相を早くするために制御電圧が高くされ、クロックの周波数が早くなるように変更される。これに対し、データよりもクロックの位相の方が早いときには、クロックの位相を遅くするために制御電圧が低くされ、クロックの周波数が遅くなるように変更される。そして、以後同様に、データと発振周波数の変更されたクロックとの間の位相差が繰り返し検出され、データとクロックとの間の位相が同期される。

従来のＣＤＲ回路では、位相比較器ＰＤとして、バイナリ型およびリニア型（線形）の２種類のものが使用されている。

バイナリ型の位相比較器は、図６（ａ）に示すように、データＤａｔａのエッジでクロックＣｌｏｃｋを保持し位相情報（ＰＤ出力）として出力する。バイナリ型の位相比較器からは、図６（ｂ）に示すように、位相情報として、データアーリ（Data Early）またはデータレイト（Data Late）のいずれかの状態が出力される。すなわち、データの位相がクロックよりも早い場合にはデータアーリが出力され、データの位相がクロックよりも遅い場合にはデータレイトが出力される。

このように、バイナリ型の位相比較器からは、データアーリまたはデータレイトのどちらかの状態が出力されるため、データとクロックの位相がほぼ一致している場合であっても、データアーリとデータレイトの状態が交互に出力される。

従って、ループの応答感度を上げすぎると、データとクロックの位相がほぼ一致した状態でのクロックの安定性が悪くなり、ジッタを生じるという問題がある。特に、チャージポンプや電圧制御発振器などの応答時間がループ全体の応答時間に影響する場合には、これによってループの位相余裕が少なくなり、安定性が悪化してジッタ耐性が低下する。このため、ループの安定性を向上させるためには、位相比較器の出力、すなわちチャージポンプおよびローパスフィルタを介して出力される制御電圧のレベルをある程度以下に抑える必要がある。

しかし、ジッタの発生を低減するために位相比較器の出力を小さく抑えると、データとクロックとの間の位相が大きくずれた状態から両者の位相を合わせるまでの収束時間が長くなるという問題が発生するため、両者の兼ね合いを考慮する必要がある。

一方、リニア型の位相比較器は、図７に示すように、データとクロックとの位相差Φと、位相比較器の出力（ＰＤ出力）との間に線形の関係を持っている。すなわち、データとクロックとの位相差が大きい場合には、位相比較器の出力が大きくなって位相の調整量が大きくなり、両者の位相差が小さい場合には位相の調整量は小さくなる。従って、リニア型の位相比較器は、バイナリ型の位相比較器と比べて、データとクロックの位相がほぼ一致した状態でのクロックの安定性が高く、ジッタの発生も少なくなる。

しかし、以下に示すように、リニア型の位相比較器においても、データとクロックとの間の全ての位相差について必ずしも線形の関係が成り立つわけではなく、バイナリ型の位相比較器に近い特性を持つ場合がある。

リニア型の位相比較器としては、非特許文献１に開示されているように、例えば図８（ａ）に示すような回路が用いられる。同図に示す位相比較器において、信号エラー（Error）としては、データの遷移エッジからクロックの立ち上がりエッジまでの時間に相当するパルスが出力される。すなわち、データとクロックの位相差に応じて信号エラーのパルス幅は変化し、両者の位相がほぼ一致した場合には、クロックの半周期分の長さのパルスが出力される。

一方、信号リファレンス（Reference）としては、常に一定幅（クロック半周期分）のパルスが出力されている。従って、信号エラーと信号リファレンスの差分値は、データとクロックとの間の位相差に比例し、リニアに変化する。

しかし、データとクロックとの間の位相差が大きく、特に両者の変化タイミングが一致している場合、信号エラーを発生するフリップフロップおよびＥＸＯＲ回路が正しく反応できなくなるため、図８（ｂ）に示すように、データとクロックとの間の位相差Φと、位相比較器の出力（ＰＤ出力）との関係は非線形となる。この場合、バイナリ型の位相比較器の場合と同様に、両者の位相がほぼ一致した状態となった時に、ループの応答感度が良すぎると、クロックが安定せずジッタが発生する。なお、図８（ａ）に示すような回路において、位相比較器の特性が線形とならないことは非特許文献２等にも述べられている。

また、特許文献１には、相補データラインを介して入力される差動電圧を持つデータとクロックとの間の位相誤差に比例する差分アナログ電圧を出力する位相比較器を使用するＣＤＲ回路が開示されている。この位相比較器の出力特性は、例えば図９（ａ）に示すデータが入力された場合、同図（ｂ）に示すような波形となる。すなわち、図８（ｂ）に示す出力特性と同じように、位相差がゼロの付近ではほぼ線形の特性となるが、位相差が大きくなるに従って線形からはずれる。従って、特許文献１のＣＤＲ回路においても、前述の場合と同様に収束特性が悪くなる可能性がある。

Hogge, IEEE J.Lightwave Technology, Vol.LT-3, pp.1312-1314, Dec 1985 T.Morikawa, et.al, IEEE International Solide-State Circuits Conference 1999 WP22.3 特表２００２−５３３９７２号公報

本発明の目的は、前記従来技術に基づく問題点を解消し、外部から入力される信号と内部で発生されるクロック信号との間の位相差が大きい場合には収束速度を早め、両者の位相がほぼ一致した場合には、クロックの安定性を向上させてジッタが発生するのを低減することができる位相比較器、ならびにこの位相比較器を用いたＰＬＬ回路およびＣＤＲ回路を提供することにある。

上記目的を達成するために、本発明は、外部から入力される外部信号と内部で発生される内部クロックとの間の位相差を検出し、その位相情報を出力する位相比較器であって、
前記位相差が大きくなるに従って、前記位相情報の出力の傾きが大きくなり、前記位相差が小さくなるに従って、前記位相情報の出力の傾きが小さくなる出力特性を持つことを特徴とする位相比較器を提供するものである。

ここで、前記位相情報の出力は、前記外部信号の入力波形の微分波形に等しい出力特性を持つのが好ましい。また、位相の異なる第１および第２の内部クロックにより、それぞれ前記外部信号をサンプルホールドして出力する第１および第２のサンプルホールド回路と、前記外部信号の極性に応じて、それぞれ前記第１および第２のサンプルホールド回路から出力される信号を選択的に入れ替え前記位相情報として出力する第１および第２のマルチプレクサとを備えるのが好ましい。

また、本発明は、上記のいずれかに記載の位相比較器を用いて、外部から入力される第１のクロックに位相同期した第２のクロックを発生する位相同期ループ回路であって、
前記位相比較器は、前記外部信号となる前記第１のクロックと前記内部クロックとなる前記第２のクロックとの間の位相差を検出し、その位相情報を出力することを特徴とする位相同期ループ回路を提供する。

また、本発明は、上記のいずれかに記載の位相比較器を用いて、外部から入力されるデータに位相同期したクロックを発生するクロック・データ・リカバリ回路であって、
前記位相比較器は、前記外部信号となる前記データと前記内部クロックとなる前記クロックとの間の位相差を検出し、その位相情報を出力することを特徴とするクロック・データ・リカバリ回路を提供する。

本発明の位相比較器では、データとクロックとの間の位相差が大きい場合には、位相情報の出力の傾きが大きくなるため、収束速度が早くなる。また、両者の位相差が小さくなるに従って位相情報の出力の傾きが小さくなるため、両者の位相がほぼ一致した状態でのクロックの安定性が向上し、クロックジッタの発生を低減することができる。また、本発明のＰＬＬ回路およびＣＤＲ回路は、本発明の位相比較器を用いて構成されるもので、クロックジッタの発生を抑えつつ、外部から入力される基準クロックおよびデータと内部で発生されるクロックとを高速に位相同期させることができる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の位相比較器、位相同期ループ回路、およびクロック・データ・リカバリ回路を詳細に説明する。

本発明の位相比較器は、例えばＰＬＬ回路やＣＤＲ回路において、外部から入力される外部信号と内部で発生される内部クロックとの間の位相差を検出し、その位相情報を出力するものである。以下、本発明について、ＣＤＲ回路およびＣＤＲ回路で用いられる位相比較器を例に挙げて説明を行うが、ＰＬＬ回路およびＰＬＬ回路で用いられる位相比較器についてもＣＤＲ回路の場合と同様である。

図１は、本発明のＣＤＲ回路で用いられる位相比較器の出力特性を表す一実施形態のグラフである。図１のグラフにおいて、横軸は、本発明の位相比較器に入力されるデータとクロックとの間の位相差Φ、縦軸は、位相比較器からの位相情報の出力（ＰＤ出力）を表す。このグラフに示すように、本発明の位相比較器は、データとクロックとの間の位相差が大きくなるに従って、位相情報の出力の傾きが大きくなり、両者の位相差が小さくなるに従って、位相情報の出力の傾きが小さくなる出力特性を持つ。

すなわち、本発明の位相比較器では、データとクロックとの間の位相差が大きい場合には、位相情報の出力の傾きが大きくなり、ＣＤＲ回路のループの応答感度が高くなって収束速度が早くなり、高速にデータとクロックとの間の位相差を少なくすることができる。また、両者の位相差が小さくなるに従って位相情報の出力の傾きが小さくなって、ループの応答感度が鈍くなり、両者の位相がほぼ一致した状態での安定性が向上するため、クロックジッタの発生を低減することができる。

従来のＣＤＲ回路のように、データとクロックとの間の位相差が大きい状態から両者の位相を合わせようとする場合に、位相比較器の出力を大きくして収束速度を早めると、データとクロックとの間の位相差が小さくなって両者の位相がほぼ一致した状態での安定性が悪化し、再生されたクロックにジッタが発生する。これに対し、図１に示す出力特性を持つ位相比較器を使用する本発明のＰＬＬ回路やＣＤＲ回路では、上記の通り、収束速度の高速性と再生されるクロックの安定性を両立させることができる。

次に、位相情報の出力特性の具体例を挙げて説明する。

図２（ａ）および（ｂ）は、本発明のＣＤＲ回路で用いられる位相比較器に入力されるデータの入力波形およびその微分波形を表す一実施形態のグラフである。同図（ａ）の横軸は時間ｔ、縦軸はデータの電圧を表し、同図（ｂ）の横軸は時間ｔ、縦軸は微分波形の大きさを表す。図２（ａ）に示すように、データの入力波形は、ＮＲＺ（Non Return to Zero）のデータであり、データの遷移がない場合、その傾きは最小値のゼロとなり、データが０Ｖを横切るポイントで傾きが最大値になるとする。

本発明のＣＤＲ回路で用いられる位相比較器において、クロックで１Ｕ．Ｉ（ユニット・インターバル）（１データ分）毎に、図２（ａ）に示すデータをサンプリングする場合を考える。まず、ポイントＡの位相のクロックでデータをサンプリングした場合、すなわち両者の同期が取れている場合、同図（ｂ）に示すように、データの傾きすなわちその微分値はほぼゼロとなる。一方、ポイントＢの位相のクロックでデータをサンプリングすると、ポイントＢは、ポイントＡから０．５Ｕ．Ｉすなわちπだけ位相がずれており、データの微分値は最大値となる。

すなわち、外部からＣＤＲ回路に入力されるデータの微分値を位相比較器の位相情報の出力とすることによって、図１のグラフに示す位相情報の出力特性を持つ位相比較器を実現することが可能である。

また、データとクロックとの間の位相がわずかにずれている場合について考える。図２に示すように、データよりもクロックが遅れている場合には、ポイントＥ１，Ｅ２の位相のクロックでデータをサンプリングすることになる。この場合、位相比較器からは、位相情報としてポイントＥ１におけるデータの微分値が出力され、次段のチャージポンプに入力される。なお、ポイントＥ２の位相のクロックでサンプリングしたデータの傾き、すなわち微分値はゼロであり、位相情報は出力されない。

一方、データよりもクロックが早く、ポイントＬ１，Ｌ２の位相のクロックでデータをサンプリングした場合、位相比較器からは、位相情報としてポイントＬ２におけるデータの微分値が出力される。なお、ポイントＬ１の位相のクロックでサンプリングしたデータの微分値はゼロであり、位相情報は出力されない。図２に示す例では、ポイントＥ１およびポイントＬ２におけるデータの傾きは等しいが、その極性が逆であるため、このデータの極性に基づいて位相が遅れているのか早いのかを判断することができる。

次に、本発明のＣＤＲ回路の具体例を挙げて説明する。

図３は、本発明のＣＤＲ回路の一実施形態の構成概略図である。同図に示すＣＤＲ回路１０は、外部から入力されるデータＤＡＴＡに位相同期したクロックを発生するもので、位相比較器ＰＤと、チャージポンプＧｍと、ローパスフィルタＬＰＦと、電圧制御発振器ＶＣＯとを備えている。

位相比較器ＰＤは、本発明の位相比較器の一実施形態となるもので、バッファ１２と、２つのサンプルホールド回路１４ａ、１４ｂと、２つのマルチプレクサ１６ａ、１６ｂと、２つのスイッチ１８ａ、１８ｂとを備えている。

データは、バッファ１２と、２つのサンプルホールド回路１４ａ、１４ｂに入力されている。また、２つのサンプルホールド回路１４ａ、１４ｂの出力信号Ａ，Ｂは、それぞれ２つのマルチプレクサ１６ａ、１６ｂの入力端子１および入力端子０に入力されている。バッファ１２の出力信号Ｓｅｌｅｃｔは、マルチプレクサ１６ａの選択入力およびマルチプレクサ１６ｂの反転選択入力に入力され、マルチプレクサ１６ａ、１６ｂの出力信号Ｃ，Ｄは、それぞれスイッチ１８ａ、１８ｂを介し信号Ｅ，ＦとしてチャージポンプＧｍに入力されている。

また、チャージポンプＧｍの出力信号はローパスフィルタＬＰＦを介し制御電圧として電圧制御発振器ＶＣＯに入力され、電圧制御発振器ＶＣＯからは、クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣが出力されている。クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣは、このＣＤＲ回路１０によって発生されるクロックであり、クロックＣＬＫＡ，ＣＬＫＢは、それぞれ位相比較器ＰＤの２つのサンプルホールド回路１４ａ、１４ｂに入力され、クロックＣＬＫＣは、２つのスイッチ１８ａ、１８ｂに入力されている。

ここで、サンプルホールド回路１４ａ、１４ｂは、位相の異なるクロックＣＬＫＡ，ＣＬＫＢにより、それぞれデータＤＡＴＡをサンプルホールドして信号Ａ，Ｂとして出力する。本実施形態では、クロックＣＬＫＡよりもクロックＣＬＫＢの方が僅かに位相が遅れているものとする。また、クロックＣＬＫＡ、ＣＬＫＢのローレベルの期間がデータＤＡＴＡのサンプリング期間であり、ハイレベルの期間がホールド期間である。サンプルホールド回路１４ａ、１４ｂには、それぞれクロックＣＬＫＡ，ＣＬＫＢがローレベルの期間に入力され、クロックＣＬＫＡ，ＣＬＫＢがハイレベルとなった時点におけるデータＤＡＴＡのアナログ電圧レベルが保持される。

マルチプレクサ１６ａ、１６ｂは、バッファ１２の出力Ｓｅｌｅｃｔ、すなわちデータＤＡＴＡの極性に応じて、それぞれサンプルホールド回路１４ａ、１４ｂから出力される信号Ａ，Ｂを選択的に入れ替えて信号Ｃ，Ｄとして出力する。本実施形態では、データＤＡＴＡがハイレベルの場合、マルチプレクサ１６ａ、１６ｂからは、それぞれ信号Ａおよび信号Ｂが出力され、データＤＡＴＡがローレベルの場合は、マルチプレクサ１６ａ、１６ｂからそれぞれ信号Ｂおよび信号Ａが出力される。

スイッチ１８ａ、１８ｂは、クロックＣＬＫＣにより、そのオン／オフが制御される。本実施形態の場合、スイッチ１８ａ、１８ｂは、クロックＣＬＫＣがローレベルの期間はオンしてサンプリング期間となり、ハイレベルの期間はオフしてホールド期間となる。クロックＣＬＫＣがローレベルとなってスイッチ１８ａ、１８ｂがオンした期間に入力され、クロックＣＬＫＣがハイレベルとなってスイッチ１８ａ、１８ｂがオフした時点における信号Ｃ，Ｄが、スイッチ１８ａ、１８ｂを介して位相情報として信号Ｅ，Ｆとして出力される。

チャージポンプＧｍ、ローパスフィルタＬＰＦ、および電圧制御発振器ＶＣＯは、従来公知のものである。位相比較器から位相情報として出力される信号Ｅ，Ｆは、チャージポンプＧｍに入力され、信号Ｅと信号Ｆとの電圧差に応じた電流を出力し、ローパスフィルタＬＰＦを介して制御電圧として電圧制御発振器ＶＣＯに入力される。電圧制御発振器ＶＣＯでは、制御電圧に応じてクロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣの発振周波数が変更される。

以下、図４に示すタイミングチャートを参照しながら、図３に示すＣＤＲ回路１０の動作を説明する。

図４のタイミングチャートに示すように、サンプルホールド回路１４ａでは、クロックＣＬＫＡがローレベルの期間にサンプリングされ、ハイレベルとなった時点でホールドされたデータＤＡＴＡの電圧レベルが信号Ａとして出力される。同時に、サンプルホールド回路１４ｂでは、クロックＣＬＫＡから僅かに遅れたクロックＣＬＫＢがローレベルの期間にサンプリングされ、ハイレベルとなった時点でホールドされたデータＤＡＴＡの電圧レベルが信号Ｂとして出力される。

ここで、それぞれのサンプルホールド回路１４ａ、１４ｂにサンプルホールドされた信号Ａ，Ｂの電圧レベルの差分値は、データＤＡＴＡの入力波形の傾き、すなわち微分値に対応する。従って、位相比較器ＰＤから出力される位相情報、すなわちマルチプレクサ１６ａ、１６ｂおよびスイッチ１８ａ、１８ｂを介して、信号Ａ，ＢをチャージポンプＧｍに与えることにより、ローパスフィルタＬＰＦから出力される制御電圧は、図２に示すようなデータＤＡＴＡの入力波形の微分波形に等しい出力特性を持つ。

続いて、サンプルホールド回路１４ａ、１４ｂから出力される信号Ａ，Ｂは、マルチプレクサ１６ａ、１６ｂに入力される。マルチプレクサ１６ａ、１６ｂからは、バッファ１２の出力、すなわちデータＤＡＴＡの極性に応じて信号Ａ，Ｂが選択的に入れ替えられ、信号Ｃ，Ｄとして出力される。本実施形態の場合、マルチプレクサ１６ａ、１６ｂから信号Ｃ，Ｄとして、データＤＡＴＡがハイレベルの時に信号Ａ，Ｂが出力され、データＤＡＴＡがローレベルの時には信号Ｂ，Ａが出力される。

信号Ａ，Ｂの電圧レベルの差分値の極性は、データＤＡＴＡよりもクロックＣＬＫＡ，ＣＬＫＢの位相が早いのか、遅いのかを表す。例えば、差分値の極性がマイナスである場合、データＤＡＴＡよりもクロックＣＬＫＡ，ＣＬＫＢの位相の方が早く、逆に差分値の極性がプラスである場合、データよりもクロックＣＬＫＡ，ＣＬＫＢの位相の方が遅いと判断することができる。従って、データＤＡＴＡの極性に応じて、信号Ａと信号Ｂを入れ替えることにより、後段のチャージポンプＧｍおよびローパスフィルタＬＰＦを介して出力される制御信号の電圧レベルの極性を反転させることができ、これに応じて位相を早くまたは遅くするように制御することができる。

続いて、マルチプレクサ１６ａ、１６ｂから出力される信号Ｃ，Ｄは、クロックＣＬＫＣがローレベルの期間にスイッチ１８ａ、１８ｂがオンしてサンプリング期間になると、このスイッチ１８ａ、１８ｂを介してそれぞれ信号Ｅ，Ｆとして出力され、クロックＣＬＫＣがハイレベルになると、スイッチ１８ａ、１８ｂがオフして信号Ｅ，Ｆはホールドされる。ここで、クロックＣＬＫＣは、マルチプレクサ１６ａ、１６ｂから出力される信号Ｃ，Ｄの電圧レベルが確定している期間にローレベルからハイレベルに変化する。

スイッチ１８ａ、１８ｂを介して位相情報として出力される信号Ｅ，ＦはチャージポンプＧｍに入力される。チャージポンプＧｍでは、信号Ｅ，Ｆの差分が取られ、ローパスフィルタＬＰＦを介して制御電圧として出力される。すなわち、ローパスフィルタＬＰＦからは、信号Ｃ，Ｄの差分電圧に応じた電圧レベルを持つ制御電圧が出力され、この制御電圧の電圧レベルに応じて、電圧制御発振器ＶＣＯにおいて、クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣの周波数が変更され、以後上記の動作が繰り返し行われる。

本発明は、基本的に以上のようなものである。
以上、本発明の位相比較器、ＰＬＬ回路、およびＣＤＲ回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明のクロック・データ・リカバリ回路で用いられる位相比較器の出力特性を表す一実施形態のグラフである。 （ａ）および（ｂ）は、本発明のクロック・データ・リカバリ回路で用いられる位相比較器に入力されるデータの入力波形およびその微分波形を表す一実施形態のグラフである。 本発明のクロック・データ・リカバリ回路の一実施形態の構成概略図である。 図３に示すクロック・データ・リカバリ回路の動作を表す一実施形態のタイミングチャートである。 クロック・データ・リカバリ回路の一例の構成概略図である。 （ａ）および（ｂ）は、バイナリ型の位相検出器の構成概略図およびその理想的な特性を表すグラフである。 リニア型の位相比較器の特性を表すグラフである。 （ａ）および（ｂ）は、リニア型の位相比較器の構成概略図およびその実際の特性を表すグラフである。 （ａ）および（ｂ）は、従来のクロック・データ・リカバリ回路で使用される位相比較器に入力されるデータの入力波形および位相比較器の特性を表すグラフである。

符号の説明

１０ ＣＤＲ回路
１２ バッファ
１４ａ、１４ｂ サンプルホールド回路
１６ａ、１６ｂ マルチプレクサ
１８ａ、１８ｂ スイッチ
ＰＤ 位相比較器
Ｇｍ、ＣＰ チャージポンプ
ＬＰＦ ローパスフィルタ
ＶＣＯ 電圧制御発振器

Claims (5)

1. 外部から入力される外部信号と内部で発生される内部クロックとの間の位相差を検出し、その位相情報を出力する位相比較器であって、
   前記位相差が大きくなるに従って、前記位相情報の出力の傾きが大きくなり、前記位相差が小さくなるに従って、前記位相情報の出力の傾きが小さくなる出力特性を持つことを特徴とする位相比較器。
2. 前記位相情報の出力は、前記外部信号の入力波形の微分波形に等しい出力特性を持つ請求項１に記載の位相比較器。
3. 位相の異なる第１および第２の内部クロックにより、それぞれ前記外部信号をサンプルホールドして出力する第１および第２のサンプルホールド回路と、前記外部信号の極性に応じて、それぞれ前記第１および第２のサンプルホールド回路から出力される信号を選択的に入れ替え前記位相情報として出力する第１および第２のマルチプレクサとを備える請求項２に記載の位相比較器。
4. 請求項１〜３のいずれかに記載の位相比較器を用いて、外部から入力される第１のクロックに位相同期した第２のクロックを発生する位相同期ループ回路であって、
   前記位相比較器は、前記外部信号となる前記第１のクロックと前記内部クロックとなる前記第２のクロックとの間の位相差を検出し、その位相情報を出力することを特徴とする位相同期ループ回路。
5. 請求項１〜３のいずれかに記載の位相比較器を用いて、外部から入力されるデータに位相同期したクロックを発生するクロック・データ・リカバリ回路であって、
   前記位相比較器は、前記外部信号となる前記データと前記内部クロックとなる前記クロックとの間の位相差を検出し、その位相情報を出力することを特徴とするクロック・データ・リカバリ回路。

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