JP2011097175A

JP2011097175A - バーストデータ再生装置

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Publication number: JP2011097175A
Application number: JP2009246805A
Authority: JP
Inventors: Masao Suzuki; 巨生鈴木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2009-10-27
Filing date: 2009-10-27
Publication date: 2011-05-12
Anticipated expiration: 2029-10-27
Also published as: JP5448718B2

Abstract

【課題】バーストデータからクロックを抽出してデータの再生を行うバーストデータ再生装置を得ること。
【解決手段】入力バーストデータ、ＩＣＬＫ、θＣＬＫを入力し、入力バーストデータとＩＣＬＫとの間の比較結果を出力する周波数位相比較部１と、入力バーストデータとＩＣＬＫとの比較結果に基づいて準同期状態または非準同期状態を示す検出信号を出力する準同期状態検出部２と、比較結果を平滑化するループフィルタ部３と、準同期状態の場合は非準同期状態の場合よりも小さな利得でループフィルタ部３の出力信号を増幅する線形利得可変増幅部４と、線形利得可変増幅部４の出力信号に基づいてＩＣＬＫおよびθＣＬＫを生成する多位相型電圧制御発振部５と、入力バーストデータを遅延させる遅延調整部６と、遅延調整後の入力バーストデータとＩＣＬＫに基づいてデータを再生する識別部７と、を備える。
【選択図】図１

Description

本発明は、ＰＯＮ（Passive Optical Networks）システムにおいてクロックを抽出してデータの再生を行うバーストデータ再生装置に関する。

インターネットや高精細映像配信を代表とするブロードバンドサービスの一般加入者エリア（加入者系）への急激な拡大により、加入者系通信網では、ＡＤＳＬ（Asymmetric Digital Subscriber Line）等に代わる新たな高速、大容量な通信システムが期待されている。このような要求に応えるため、加入者系通信網では、広帯域な光信号及び光ファイバを用いたＦＴＴＨ（Fiber−to−the−home）サービスの本格的な市場展開が開始され、加入者系を対象とした光アクセスサービスへの登録加入者数は指数関数的な増大を見せている。

加入者系光アクセスシステムとしては、伝送路である光ファイバ、および無電源の分岐用光カプラを用いて親局装置（ＯＬＴ：Optical Line Terminal）と加入者装置（ＯＮＵ：Optical Network Unit）を１対多接続にて双方向に結ぶＰＯＮ（Passive Optical Networks）システムが主流である。下記非特許文献１には、ＰＯＮシステムの詳細なシステム構成が開示されている。ＰＯＮシステムでは、ＯＮＵからの光信号をバースト的に間欠（発光オン・オフ）させ、時間的に多重化したＴＤＭＡ（Time Division Multiplex Access）方式が要求されている。バースト光信号を用いたＴＤＭＡ方式では、各ＯＮＵからの上り信号を時間軸上で多重化するため、一芯の光ファイバ伝送路を介した１つのＯＬＴにより、同一の送信光波長帯を有する複数のＯＮＵが収容可能となる。これにより、複数の加入者ＯＮＵ間で高価なＯＬＴを共有することが可能となり、効率よくシステムの低コスト化を実現でき、さらに光アクセスサービスへの加入者数を増加させることができる。

一方、ＴＤＭＡ−ＰＯＮ方式は、バースト光信号を高速に受信するための技術的な課題が多く、特に、経路の異なる（位相の異なる）各ＯＮＵから発出されたバースト光信号データから、バースト光信号パケット毎に高速にクロック情報を抽出してデータをリタイミング再生するという課題がある。高速なクロック抽出は、バーストデータ再生に必要な余長時間を短縮しシステムの伝送容量（スループット）を向上させるために必須な技術である。下記非特許文献１には、余長時間に関する規定が定められているが、高速にクロックを抽出するための具体的な回路方式や構成の示唆はない。

下記特許文献１には、高速にクロックを抽出する技術として、帰還制御型ＰＬＬ（Phase Locked Loop）における同期引き込み時間（クロック抽出時間）を短縮する方法が開示されている。帰還制御型ＰＬＬループでは、入力クロックのｍ分周クロックとＰＬＬループ内電圧制御発振器（ＶＣＯ）出力クロックのｎ分周クロックとの位相差情報に基づいて、切り替え制御部が、位相差が大きい場合には増幅率の大きい増幅器を、位相差が小さい場合には増幅率の小さい増幅器を、それぞれ使用するように切り替え制御を行う。これにより、入力クロックがバースト的に瞬断した場合でもクロック抽出時間を短縮できる。なお、下記特許文献１では、具体的に帰還制御型ＰＬＬをＰＯＮシステムに適用する記載はないが、帰還制御型ＰＬＬはＰＯＮシステムへの適用が可能である。

特開平８−２３７１２２号公報

国際標準仕様書ＩＥＥＥ８０２．３−２００５

しかしながら、上記従来の技術によれば、切り替え制御部は、入力クロックとＶＣＯ出力クロックとの間の周波数・位相誤差に相当するクロックパルス数（入力クロック速度換算）を必要とするが、ジッタ量の少ない安定したクロックを生成するためには周波数・位相誤差を小さくする必要がある。そのため、所要のクロックパルス数が多くなり、切り替え制御部の処理速度が低速となりクロック抽出速度を高速化できない、という問題があった。例えば、入力データとＶＣＯ出力クロックが同期状態であると判定するためには、周波数・位相誤差を数十〜数百ｐｐｍ（百万分の一）以下とする必要があるが、入力データレート換算で１／（通常数十〜数百ｐｐｍ）相当に対応する数万クロック以上のクロックパルス数が必要となる。そのため、ＰＯＮシステムで要求される高速なクロック抽出速度を実現することができない、という問題があった。

また、切り替え制御部では、所要クロックパルス数を少なくした場合、すなわち切り替え判断する周波数・位相誤差の許容値を大きくした場合、抽出クロックのジッタ量が大きくなり、抽出クロックを用いて正確で安定したデータの再生ができない、という問題があった。特にバースト信号入力先頭領域の様な位相誤差が大きく誤差方向が＋／−の両方向にある状態を高速に繰り返す過渡応答領域では、同期状態を正しく識別出来ず、抽出クロックのジッタ量が大きくなり、さらに制御ループが不安定な状態となるため抽出速度が低下する、という問題があった。

また、切り替え条件の最適化により抽出速度の高速化と生成クロックの低ジッタ化、制御ループの安定化が図れた場合であっても、このような論理回路を実現するためには、通常１００ＭＨｚ程度の動作周波数が上限となる。そのため、１０Ｇｂ／ｓ級のＰＯＮシステムを実現しようとしても、切り替え制御部では、切り替え制御が入力データに対して１／１００以下の低速動作となり、要求されるクロック抽出速度を実現できない、という問題があった。

本発明は、上記に鑑みてなされたものであって、ＰＯＮシステムにおいて、バースト光信号から高速でクロックを抽出しつつ、高速かつ低ジッタで正確なデータの再生が可能なバーストデータ再生装置を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、帰還制御型ＰＬＬを構成し、バーストデータからクロックを抽出してデータの再生を行うバーストデータ再生装置であって、前記バーストデータ、当該バーストデータから抽出されたクロックである第１のクロック、および当該第１のクロックと所定の位相差を持つクロックである第２のクロックを入力とし、当該バーストデータと当該第１のクロックの位相を比較し、当該所定の位相差に基づいて、位相の比較結果、または当該バーストデータと当該第１のクロックとの間の周波数の比較結果を出力する比較手段と、前記比較結果に基づいて、前記バーストデータと前記第１のクロックの位相差が前記所定の位相差以下の場合は準同期状態を示す検出信号を出力し、前記バーストデータと前記第１のクロックの位相差が前記所定の位相差よりも大きい場合は非準同期状態を示す検出信号を出力する準同期状態検出手段と、前記比較結果を積分して平滑化する積分手段と、準同期状態の場合は前記検出信号に基づいて非準同期状態の場合よりも利得を小さく設定し、前記積分手段により平滑化された信号を増幅して制御電圧レベル信号として出力する増幅手段と、前記制御電圧レベル信号に基づいて前記第１のクロックおよび前記第２のクロックを生成し、前記比較手段へ出力するクロック生成手段と、前記バーストデータを、前記第１のクロックを出力するための処理時間だけ遅延させる遅延調整手段と、遅延調整後のバーストデータと前記第１のクロックに基づいてデータ再生を行うデータ再生手段と、を備えることを特徴とする。

本発明によれば、バースト光信号から高速でクロックを抽出しつつ、高速かつ低ジッタで正確なデータの再生ができる、という効果を奏する。

図１は、バーストデータ再生装置の構成例を示す図である。図２は、周波数位相比較部１および準同期状態検出部２の構成例を示す図である。図３は、シミュレーション結果を示す図である。図４は、線形利得可変増幅部４の回路接続図を示す図である。図５は、バーストデータ再生装置の構成例を示す図である。図６は、シミュレーション結果を示す図である。図７は、バーストデータ再生装置の構成例を示す図である。図８は、制御部９の制御動作を示す図である。

以下に、本発明にかかるバーストデータ再生装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１は、本実施の形態におけるバーストデータ再生装置の構成例を示す図である。図１において、１は周波数位相比較部、２は準同期状態検出部、３はループフィルタ部、４は線形利得可変増幅部、５は多位相型電圧制御発振部（以下、多位相ＶＣＯ（Voltage Controlled Oscillator）部とする）、６は遅延調整部、７は識別部である。

周波数位相比較部１は、入力バーストデータと多位相ＶＣＯ部５から出力されたクロックとの間で、周波数および位相の比較を行う。準同期状態検出部２は、周波数位相比較部１からの出力結果に基づいて検出信号を出力する。ループフィルタ部３は、周波数位相比較部１からの出力結果を平滑化する。線形利得可変増幅部４は、準同期状態検出部２からの検出信号に基づいて増幅処理を行い、多位相ＶＣＯ部５を制御する制御電圧レベルを決定する。多位相ＶＣＯ部５は、制御電圧レベルに基づいて帰還制御動作を行い、入力バーストデータと同期したクロックを抽出する。遅延調整部６は、入力バーストデータと抽出クロックとの間の回路遅延を補償する。識別部７は、入力バーストデータと抽出されたクロックとに基づいてデータの再生を行う。ここでは、ＤＦＦ（Delay Flip Flop）で構成する。

つづいて、バーストデータ再生装置におけるクロック抽出およびデータ再生の動作について説明する。周波数位相比較部１は、時間的に間欠した入力バーストデータと、多位相ＶＣＯ部５の出力クロックとの間で周波数および位相を比較する。ここで、周波数位相比較部１では、多位相ＶＣＯ部５から発出された入力バーストデータからの抽出クロックであるＩＣＬＫ（In−phase clock）と、ＩＣＬＫからθ（θ≒π／２）だけ位相がずれたθＣＬＫ（θ−phase shifted clock）の２位相クロックをプローブとして周波数・位相比較を行う。周波数位相比較部１は、後述する詳細動作により、入力バーストデータの位相が抽出クロック（ＩＣＬＫ）の位相とθ以上離れている場合には、周波数比較結果として、多位相ＶＣＯ部５の周波数が入力データより高い場合にはｌｏｗレベルを、低い場合にはＨｉレベルを出力する。また、入力バーストデータの位相とＩＣＬＫの位相との差がθ以下の場合には、位相比較モードとなり位相差信号を出力する。

準同期状態検出部２は、周波数位相比較部１の出力結果に基づき、入力バーストデータの位相とＩＣＬＫの位相との差がθ以下となる場合は、準同期状態としてＬｏｗレベルを、入力バーストデータの位相がＩＣＬＫの位相とθより大きい場合は、非準同期状態としてＨｉレベルを、検出信号として線形利得可変増幅部４へ出力する。なお、論理レベルのＬｏｗ、Ｈｉの設定は一例であり、回路の実装条件に応じて異なる設定にしてもよい。

ループフィルタ部３は、周波数位相比較部１からの出力信号を積分し平滑化した信号を線形利得可変増幅部４へ出力する。

線形利得可変増幅部４は、準同期状態検出部２から出力された検出信号に基づいて、ループフィルタ部３から出力された平滑化後の信号に対して増幅処理を行う。具体的に、線形利得可変増幅部４は、検出信号がＬｏｗとなる準同期状態の場合には低い線形利得に設定し、検出信号がＨｉとなる非準同期状態の場合には高い線形利得に設定する。これにより、準同期状態では帰還制御ＰＬＬループにおけるループ利得を低くし、非準同期状態ではループ利得を高くすることが可能となる。一般的に帰還制御型ＰＬＬでは、ループ利得の高利得化は制御ループの自然角周波数ωｎの高速化となり、すなわち、応答速度の高速化を実現できる。また、ループ利得の低利得化はＶＣＯ出力位相雑音の低減、すなわち、低ジッタ化となる。これにより、非準同期状態から非同期状態における抽出速度の高速化と、準同期状態から同期状態における低ジッタ化とを両立することができる。線形利得可変増幅部４は、増幅後の信号を多位相ＶＣＯ部５へ出力する。

多位相ＶＣＯ部５は、線形利得可変増幅部４の出力信号レベルを制御電圧レベルとする帰還制御動作を行い、最終的に入力バーストデータと位相・周波数が同期したクロック（ＩＣＬＫ）を抽出する。多位相ＶＣＯ部５では、帰還制御として、ＩＣＬＫとともにＩＣＬＫからθだけ位相がずれたθＣＬＫを生成し、周波数位相比較部１へ出力する。

識別部７は、抽出されたクロックを用いて入力バーストデータを再生し、再生データを出力する。なお、遅延調整部６は、入力バーストデータと抽出クロック間の回路遅延等を補償する。

つぎに、周波数位相比較部１および準同期状態検出部２の詳細構成について説明する。図２は、周波数位相比較部１および準同期状態検出部２の構成例を示す図である。ここで、周波数位相比較部１および準同期状態検出部２は、実際には共用回路として実現可能であり、回路構成の簡素化、小型化が可能となる利点も持つ。図２において、１１はサンプリング部、１２は保持部、１３は周波数比較部、１４はセレクタ部、１５は準同期状態検出部であり、周波数位相比較部１におけるθＣＬＫ入力部と共用化されている。準同期状態検出部１５は、図１における準同期状態検出部２と同一の機能を備え、ＩＣＬＫ入力部と同一構成のサンプリング部１１および保持部１２により構成されている。

サンプリング部１１は、多位相ＶＣＯ部５から出力されたＩＣＬＫまたはθＣＬＫを入力バーストデータでサンプリングする。保持部１２は、サンプリング結果を保持する。周波数比較部１３は、ＩＣＬＫサンプリング結果とθＣＬＫサンプリング結果との比較を行う。セレクタ部１４は、θＣＬＫサンプリング結果（検出信号）に基づいて出力信号を決定する。準同期状態検出部１５は、準同期状態検出部２と同様に検出信号を出力する。

つぎに、周波数位相比較部１および準同期状態検出部２の詳細動作についてシミュレーション結果を用いて説明する。図３は、周波数位相比較部１および準同期状態検出部２において図２の測定点Ａ〜Ｇにおける回路シミュレーション結果を示す図である。シミュレーションでは、一例として入力バーストデータを１５６．２５ＭＨｚのクロックとし、多位相ＶＣＯ部５からのクロックの出力周波数が２１２ＭＨｚの場合を示す。周波数位相比較部１に入力されたＩＣＬＫ入力Ａ及びθＣＬＫ入力Ｂは、サンプリング部１１において入力バーストデータＣの立ち上がりエッジおよび立ち下りエッジで振幅レベルがサンプリングされ、保持部１２により保持され、出力される。

図３において、ＤはＩＣＬＫのサンプリング結果であり、ＥはθＣＬＫのサンプリング結果である。ここで、サンプリング結果は多位相ＶＣＯ部５から出力されたＣＬＫと入力バーストデータ間の周波数および位相誤差に対応したうなり成分を示しており、ＤとＥはうなり成分（周波数）におけるθ位相ずれの関係にある。このようなサンプリングを行った場合、θＣＬＫのサンプリング結果ＥにおけるＬｏｗ区間は、入力バーストデータとＩＣＬＫがθ位相以下の関係、すなわち入力データと多位相ＶＣＯ部５からの出力クロック（ＩＣＬＫ）との位相誤差がθ以下となる準同期状態を表していることとなる。すなわち、θＣＬＫのサンプリング結果Ｅは、準同期状態の検出信号として機能させることが可能である。

周波数比較部１３は、ＩＣＬＫサンプリング結果ＤをθＣＬＫサンプリング結果Ｅの立ち上がりエッジによりラッチ出力し、立ち下りエッジによりリセットする信号Ｆを出力する。この動作により、非準同期時（ＥがＨｉレベルの間）に多位相ＶＣＯ部５からの出力クロック（ＩＣＬＫ）の周波数が入力バーストデータより高い場合にはＨｉレベルを出力することが可能であり、この論理レベルを周波数の高低を表す２値信号として使用することが出来る。

セレクタ部１４は、θＣＬＫサンプリング結果ＥがＨｉレベル、すなわち非準同期状態では周波数比較部出力Ｆを出力し、θＣＬＫサンプリング結果ＥがＬｏｗレベル、すなわち準同期状態ではＩＣＬＫサンプリング結果Ｄを出力する。従って、セレクタ部１４からの周波数位相比較部出力Ｇは、非準同期状態では周波数の高低を表す２値レベルを、準同期状態ではθ以下の位相誤差に対応した位相誤差のうなり成分を表すこととなる。これにより、周波数・位相比較結果の抽出と同時に入力バーストデータのビット速度オーダに対応した非準同期、準同期状態の検出と利得可変が可能となり、高速なループ利得の適応可変を実現することができる。

ここで、線形利得可変増幅部４の回路の具体的な回路構成について説明する。図４は、バイポーラトランジスタを用いた場合の線形利得可変増幅部４の回路接続図を示す図である。ＶＣＣは電源電圧レベルを、ＶＥＥはグランド電圧レベルを示す。異なるエミッタ抵抗値を用いて線形領域での利得が異なる差動増幅器Ａ、差動増幅器Ｂを準同期状態検出信号により高速に切り替えることにより、簡易な回路構成で簡易な利得可変増幅器を実現することが可能である。

以上説明したように、本実施の形態では、入力バーストデータと多位相ＶＣＯ部の抽出クロックとの間で位相差がθ（θ≒π／２）以下の場合を準同期状態、θより大きい場合を非準同期状態とし、帰還制御型ＰＬＬにおけるループ利得を、非準同期の場合には大きく、準同期の場合には小さくすることとした。これにより、長い検出時間を有する完全同期状態を検出することなく、入力バーストデータレートに動的に適応したループ利得の切り替えができるため、高速なクロック抽出と低ジッタで安定したデータ再生を行うことが可能となる。

実施の形態２．
本実施の形態では、準同期状態・非準同期状態のいずれかの状態に応じてデータ再生に使用するクロックを変更する。実施の形態１と異なる部分について説明する。

図５は、本実施の形態におけるバーストデータ再生装置の構成例を示す図である。図５において、１は周波数位相比較部、２は準同期状態検出部、３はループフィルタ部、４は線形利得可変増幅部、５は多位相ＶＣＯ部、６は遅延調整部、７は識別部、８はクロック選択部である。クロック選択部８は、検出信号に基づいて、識別部７へ出力するクロックを選択する。

つづいて、バーストデータ再生装置におけるクロック抽出およびデータ再生の動作について説明する。クロック抽出動作については実施の形態１と同様のため、データ再生動作について説明する。本実施の形態では、クロック選択部８が、抽出されたＩＣＬＫまたはθＣＬＫから出力するクロックを選択する。具体的に、クロック選択部８は、検出信号に基づいて、非準同期状態の場合にはθＣＬＫを、準同期状態の場合にはＩＣＬＫをデータ再生に使用するクロック（識別クロック）として選択する。識別部７は、選択されたクロックを用いて入力バーストデータを再生する。

ここで、非準同期状態・準同期状態に応じてデータ再生に使用するクロックを変更することによる効果について図を用いて説明する。図６は、本実施の形態におけるバーストデータ再生装置の検出信号出力および識別部７の再生データの出力結果の計算機シミュレーション結果を示す図である。ここでは、無信号入力状態から１０．３Ｇｂ／ｓの入力バーストデータが時間１ｎｓ遅延後に瞬時に入力された場合を計算している。また、クロック選択部８を無効とし、すべての同期状態においてＩＣＬＫを用いてデータの再生を行っているものとする。なお、シミュレーション結果における時間０の初期計算結果は計算アルゴリズムの都合によるものであり、実回路動作と異なるが回路動作の説明には影響しない。また、出力電圧レベルは任意であり本回路動作を制限するものではない。

図６に示すように、バーストデータ再生装置に１０．３Ｇｂ／ｓの入力バーストデータが入力された初期段階では非準同期状態であり、準同期状態を経て、ある収束時間（シミュレーションでは２１ｎｓ以降あるいは２１ｎｓ近傍）に完全同期状態に遷移している事が分かる。ここで、図６中にアイパタンとして示すＩＣＬＫを抽出クロックとした識別部７の再生データは、非準同期状態ではアイパタンが完全に崩れている。すなわち、識別部７は、正確な再生データを出力していない。その後、ジッタ量が準同期状態として判定される位相差θに相当するジッタ量以下に低減し、ＩＣＬＫにて完全同期状態へと遷移していることが分かる。

従って、バーストデータ再生装置において、非準同期状態では、過大なジッタ重畳を考慮しジッタに対して位相マージンを確保可能なθＣＬＫを用いてデータ再生を行い、準同期状態に遷移後は、入力バーストデータと最も位相余裕を確保しやすいＩＣＬＫを用いてデータ再生を行うように、クロック選択部８がクロックを選択する。これにより、ジッタ量が大きい非準同期状態から準同期状態に遷移する過渡過程においても有効なデータを再生することが可能となり、入力バーストデータにおける余長部分を短縮化し、入力バーストデータの再生時間を実効的に高速化することが可能となる。

以上説明したように、本実施の形態では、入力バーストデータの再生に使用するクロックとして、非準同期状態の場合にはθＣＬＫを、準同期状態の場合にはＩＣＬＫを選択することにより、ジッタ量が大きい非準同期状態から準同期状態に遷移する過渡過程においても有効なデータを再生することができることとした。これにより、実施の形態１と比較して、入力バーストデータにおける余長部分を短縮化し、さらに入力バーストデータの再生時間を実効的に高速化することが可能となる。

実施の形態３．
本実施の形態では、実施の形態１、２と比較して、準同期状態・非準同期状態の判別を詳細に行う。実施の形態１、２と異なる部分について説明する。

図７は、本実施の形態におけるバーストデータ再生装置の構成例を示す図である。図７において、１ａは周波数位相比較部、１ｂは周波数位相比較部、２ａは準同期状態検出部、２ｂは準同期状態検出部、３はループフィルタ部、４ａは線形利得可変増幅部、５ａは多位相ＶＣＯ部、６は遅延調整部、７は識別部、８はクロック選択部、９は制御部である。

周波数位相比較部１ａは、周波数位相比較部１と同一である。周波数位相比較部１ｂは、周波数位相比較部１と同一の構成であるが、多位相ＶＣＯ部５ａから入力するクロックが周波数位相比較部１ａと異なる。準同期状態検出部２ａは、準同期状態検出部２と同一であり、周波数位相比較部１ａからの出力結果に基づいて検出信号を出力する。準同期状態検出部２ｂは、準同期状態検出部２と同一であり、周波数位相比較部１ｂからの出力結果に基づいて検出信号を出力する。線形利得可変増幅部４ａは、制御部９の制御に基づいて、ループフィルタ部３からの出力結果に対する利得を変更し、多位相ＶＣＯ部５ａを制御する制御電圧レベルを決定する。多位相ＶＣＯ部５ａは、多位相ＶＣＯ部５と比較して、出力するクロックが１つ増えるがその他の機能は同一である。制御部９は、入力された２つの検出信号に基づいて線形利得可変増幅部４ａの利得を制御する。

つづいて、バーストデータ再生装置におけるクロック抽出およびデータ再生の動作について説明する。周波数位相比較部１ａは、入力バーストデータを入力し、多位相ＶＣＯ部５ａからの出力クロックとの間で周波数および位相を比較する。準同期状態検出部２ａは、周波数位相比較部１ａの出力結果に基づいて検出信号１を出力する。周波数位相比較部１ａおよび準同期状態検出部２ａの動作は、実施の形態１、２における周波数位相比較部１および準同期状態検出部２と同様である。また、本実施の形態では、周波数位相比較部１ｂが、入力バーストデータを入力し、多位相ＶＣＯ部５ａからの出力クロックとの間で周波数および位相を比較する。ここで、周波数位相比較部１ｂには、ＩＣＬＫ、およびθ以下の位相差ｎをもつｎＣＬＫが入力される。準同期状態検出部２ｂは、周波数位相比較部１ｂの出力結果に基づいて検出信号２を出力する。

そして、制御部９が、検出信号１、２に基づいて、線形利得可変増幅部４ａの利得を制御する。線形利得可変増幅部４ａは、制御部９の制御信号に基づいて利得の設定を行う。

多位相ＶＣＯ部５ａは、線形利得可変増幅部４ａの出力信号レベルを制御電圧レベルとする帰還制御動作を行い、最終的に入力バーストデータと位相・周波数が同期したクロック（ＩＣＬＫ）を抽出する。多位相ＶＣＯ部５ａでは、帰還制御として、ＩＣＬＫ、ＩＣＬＫからθだけ位相がずれたθＣＬＫ、ＩＣＬＫからｎだけ位相がずれたｎＣＬＫを生成し出力する。

ここで、制御部９の制御動作について説明する。図８は、制御部９の制御動作を示す図である。制御部９は、検出信号１が非準同期状態を示す領域では、線形可変利得増幅部４ａの利得が大となる制御信号を発出する。検出信号１が準同期状態を示す領域では、検出信号２に従い、検出信号２が非準同期状態の場合は利得を中とし、準同期状態では利得を小とする制御動作を行う。このように、線形可変利得増幅部４ａの利得を変更することにより、実施の形態２と比較して、細かな制御が可能となる。

以上説明したように、本実施の形態では、θよりも小さな位相差を示すｎＣＬＫを用いて非準同期状態・準同期状態を詳細に判別し、２つの検出信号に基づいて線形可変利得増幅部４ａの利得を制御することとした。これにより、実施の形態２と比較して、さらに入力バーストデータにおける余長部分を短縮化し、入力バーストデータの再生時間を実効的に高速化することが可能となる。

なお、クロック選択部８を備える実施の形態２を用いて説明したが、クロック選択部８を備えない実施の形態１についても適用可能である。

以上のように、本発明にかかるバーストデータ再生装置は、クロックを抽出してデータ再生を行う装置に有用であり、特に、ＰＯＮシステムにおいてクロックを抽出してデータ再生を行う装置に適している。

１、１ａ、１ｂ周波数位相比較部
２、２ａ、２ｂ準同期状態検出部
３ループフィルタ部
４、４ａ線形利得可変増幅部
５、５ａ多位相型電圧制御発振部
６遅延調整部
７識別部
８クロック選択部
９制御部
１１サンプリング部
１２保持部
１３周波数比較部
１４セレクタ部
１５準同期状態検出部

Claims

帰還制御型ＰＬＬを構成し、バーストデータからクロックを抽出してデータの再生を行うバーストデータ再生装置であって、
前記バーストデータ、当該バーストデータから抽出されたクロックである第１のクロック、および当該第１のクロックと所定の位相差を持つクロックである第２のクロックを入力とし、当該バーストデータと当該第１のクロックの位相を比較し、当該所定の位相差に基づいて、位相の比較結果、または当該バーストデータと当該第１のクロックとの間の周波数の比較結果を出力する比較手段と、
前記比較結果に基づいて、前記バーストデータと前記第１のクロックの位相差が前記所定の位相差以下の場合は準同期状態を示す検出信号を出力し、前記バーストデータと前記第１のクロックの位相差が前記所定の位相差よりも大きい場合は非準同期状態を示す検出信号を出力する準同期状態検出手段と、
前記比較結果を積分して平滑化する積分手段と、
準同期状態の場合は前記検出信号に基づいて非準同期状態の場合よりも利得を小さく設定し、前記積分手段により平滑化された信号を増幅して制御電圧レベル信号として出力する増幅手段と、
前記制御電圧レベル信号に基づいて前記第１のクロックおよび前記第２のクロックを生成し、前記比較手段へ出力するクロック生成手段と、
前記バーストデータを、前記第１のクロックを出力するための処理時間だけ遅延させる遅延調整手段と、
遅延調整後のバーストデータと前記第１のクロックに基づいてデータ再生を行うデータ再生手段と、
を備えることを特徴とするバーストデータ再生装置。
帰還制御型ＰＬＬを構成し、バーストデータからクロックを抽出してデータの再生を行うバーストデータ再生装置であって、
前記バーストデータ、当該バーストデータから抽出されたクロックである第１のクロック、および当該第１のクロックと所定の位相差を持つクロックである第２のクロックを入力とし、当該バーストデータと当該第１のクロックの位相を比較し、当該所定の位相差に基づいて、位相の比較結果、または当該バーストデータと当該第１のクロックとの間の周波数の比較結果を出力し、また、当該バーストデータと当該第１のクロックの位相差が当該所定の位相差以下の場合は準同期状態を示す検出信号を出力し、当該バーストデータと当該第１のクロックの位相差が当該所定の位相差よりも大きい場合は非準同期状態を示す検出信号を出力する比較手段と、
前記比較結果を積分して平滑化する積分手段と、
準同期状態の場合は前記検出信号に基づいて非準同期状態の場合よりも利得を小さく設定し、前記積分手段により平滑化された信号を増幅して制御電圧レベル信号として出力する増幅手段と、
前記制御電圧レベル信号に基づいて前記第１のクロックおよび前記第２のクロックを生成し、前記比較手段へ出力するクロック生成手段と、
前記バーストデータを、前記第１のクロックを出力するための処理時間だけ遅延させる遅延調整手段と、
遅延調整後のバーストデータと前記第１のクロックに基づいてデータ再生を行うデータ再生手段と、
を備えることを特徴とするバーストデータ再生装置。
前記比較手段は、前記バーストデータと前記第１のクロックの位相を比較する際、当該バーストデータの立ち上がりおよび立ち下がりのタイミングで当該第１のクロックおよび前記第２のクロックをサンプリングする、
ことを特徴とする請求項１または２に記載のバーストデータ再生装置。
前記比較手段は、前記バーストデータと前記第１のクロックの位相差が前記所定の位相差より大きい場合、前記周波数の比較結果を出力する、
ことを特徴とする請求項１、２または３に記載のバーストデータ再生装置。
前記比較手段は、前記バーストデータと前記第１のクロックの位相差が前記所定の位相差以下の場合、前記位相の比較結果を出力する、
ことを特徴とする請求項１〜４のいずれか１つに記載のバーストデータ再生装置。
さらに、
前記第１のクロック、前記第２のクロック、および前記検出信号を入力とし、データ再生に使用するクロックとして、当該検出信号が準同期状態を示す場合は当該第１のクロックを選択し、当該検出信号が非準同期状態を示す場合は当該第２のクロックを選択するクロック選択手段、
を備え、
前記データ再生手段は、前記遅延調整後のバーストデータと前記クロック選択手段によって選択されたクロックとに基づいてデータ再生を行う、
ことを特徴とする請求項１〜５のいずれか１つに記載のバーストデータ再生装置。
前記増幅手段は、抵抗値の異なるエミッタ抵抗を用いて、線形領域での利得が異なる差動増幅器を前記検出信号に基づいて切り替える、
ことを特徴とする請求項１〜６のいずれか１つに記載のバーストデータ再生装置。
帰還制御型ＰＬＬを構成し、バーストデータからクロックを抽出してデータの再生を行うバーストデータ再生装置であって、
前記バーストデータ、当該バーストデータから抽出されたクロックである第１のクロック、および当該第１のクロックと第１の位相差を持つクロックである第２のクロックを入力とし、当該バーストデータと当該第１のクロックの位相を比較し、当該第１の位相差に基づいて、位相の比較結果、または当該バーストデータと当該第１のクロックとの間の周波数の比較結果を、第１の比較結果として出力する第１の比較手段と、
前記第１の比較結果に基づいて、前記バーストデータと前記第１のクロックの位相差が前記第１の位相差以下の場合は準同期状態を示す第１の検出信号を出力し、前記バーストデータと前記第１のクロックの位相差が前記第１の位相差よりも大きい場合は非準同期状態を示す第１の検出信号を出力する第１の準同期状態検出手段と、
前記バーストデータ、前記第１のクロック、および当該第１のクロックと第２の位相差（第１の位相差＞第２の位相差）を持つクロックである第３のクロックを入力とし、当該バーストデータと当該第１のクロックの位相を比較し、当該第２の位相差に基づいて、位相の比較結果、または当該バーストデータと当該第１のクロックとの間の周波数の比較結果を、第２の比較結果として出力する第２の比較手段と、
前記第２の比較結果に基づいて、前記バーストデータと前記第１のクロックの位相差が前記第２の位相差以下の場合は準同期状態を示す第２の検出信号を出力し、前記バーストデータと前記第１のクロックの位相差が前記第２の位相差よりも大きい場合は非準同期状態を示す第２の検出信号を出力する第２の準同期状態検出手段と、
前記第１の比較結果を積分して平滑化する積分手段と、
前記２つの検出信号に基づいて、前記第１の検出信号が準同期状態を示し前記第２の検出信号が非準同期状態を示す場合は、前記第１の検出信号が非準同期状態を示す場合よりも利得を小さくする制御信号を出力し、また、前記第２の検出信号が準同期状態を示す場合は、前記第１の検出信号が準同期状態を示し前記第２の検出信号が非準同期状態を示す場合よりも利得を小さくする制御信号を出力する制御手段と、
前記制御信号に基づいて利得を設定し、前記積分手段により平滑化された信号を増幅して制御電圧レベル信号として出力する増幅手段と、
前記制御電圧レベル信号に基づいて前記第１のクロック、前記第２のクロック、および前記第３のクロックを生成し、当該第１のクロックおよび当該第２のクロックを前記第１の比較手段へ出力し、当該第１のクロックおよび当該第３のクロックを前記第２の比較手段へ出力するクロック生成手段と、
前記バーストデータを、前記第１のクロックを出力するための処理時間だけ遅延させる遅延調整手段と、
遅延調整後のバーストデータと前記第１のクロックに基づいてデータ再生を行うデータ再生手段と、
を備えることを特徴とするバーストデータ再生装置。
前記第２の比較手段は、前記バーストデータと前記第１のクロックの位相差が前記第２の位相差より大きい場合、周波数の比較結果を出力する、
ことを特徴とする請求項８に記載のバーストデータ再生装置。
前記第２の比較手段は、前記バーストデータと前記第１のクロックの位相差が前記第２の位相差以下の場合、前記位相の比較結果を出力する、
ことを特徴とする請求項８または９に記載のバーストデータ再生装置。
帰還制御型ＰＬＬを構成し、バーストデータからクロックを抽出してデータの再生を行うバーストデータ再生装置であって、
前記バーストデータ、当該バーストデータから抽出されたクロックである第１のクロック、および当該第１のクロックと第１の位相差を持つクロックである第２のクロックを入力とし、当該バーストデータと当該第１のクロックの位相を比較し、当該第１の位相差に基づいて、位相の比較結果、または当該バーストデータと当該第１のクロックとの間の周波数の比較結果を出力し、また、当該バーストデータと当該第１のクロックの位相差が当該第１の位相差以下の場合は準同期状態を示す検出信号を出力し、当該バーストデータと当該第１のクロックの位相差が当該第１の位相差よりも大きい場合は非準同期状態を示す検出信号を出力する第１の比較手段と、
前記バーストデータ、前記第１のクロック、および当該第１のクロックと第２の位相差（第１の位相差＞第２の位相差）を持つクロックである第３のクロックを入力とし、当該バーストデータと当該第１のクロックの位相を比較し、当該第２の位相差に基づいて、当該バーストデータと当該第１のクロックの位相差が当該第２の位相差以下の場合は準同期状態を示す第２の検出信号を出力し、当該バーストデータと当該第１のクロックの位相差が当該第２の位相差よりも大きい場合は非準同期状態を示す第２の検出信号を出力する第２の比較手段と、
前記比較結果を積分して平滑化する積分手段と、
前記２つの検出信号に基づいて、前記第１の検出信号が準同期状態を示し前記第２の検出信号が非準同期状態を示す場合は、前記第１の検出信号が非準同期状態を示す場合よりも利得を小さくする制御信号を出力し、前記第２の検出信号が準同期状態を示す場合は、前記第１の検出信号が準同期状態を示し前記第２の検出信号が非準同期状態を示す場合よりも利得を小さくする制御信号を出力する制御手段と、
前記制御信号に基づいて利得を設定し、前記積分手段により平滑化された信号を増幅して制御電圧レベル信号として出力する増幅手段と、
前記制御電圧レベル信号に基づいて、前記第１のクロック、前記第２のクロック、および前記第３のクロックを生成し、当該第１のクロックおよび当該第２のクロックを前記第１の比較手段へ出力し、当該第１のクロックおよび当該第３のクロックを前記第２の比較手段へ出力するクロック生成手段と、
前記バーストデータを、前記第１のクロックを出力するための処理時間だけ遅延させる遅延調整手段と、
遅延調整後のバーストデータと前記第１のクロックに基づいてデータ再生を行うデータ再生手段と、
を備えることを特徴とするバーストデータ再生装置。
前記第１の比較手段は、前記バーストデータと前記第１のクロックの位相を比較する際、当該バーストデータの立ち上がりおよび立ち下がりのタイミングで当該第１のクロックおよび前記第２のクロックをサンプリングし、
前記第２の比較手段は、前記バーストデータと前記第１のクロックの位相を比較する際、当該バーストデータの立ち上がりおよび立ち下がりのタイミングで当該第１のクロックおよび前記第３のクロックをサンプリングする、
ことを特徴とする請求項８〜１１のいずれか１つに記載のバーストデータ再生装置。
前記第１の比較手段は、前記バーストデータと前記第１のクロックの位相差が前記第１の位相差より大きい場合、周波数の比較結果を出力する、
ことを特徴とする請求項８〜１２のいずれか１つに記載のバーストデータ再生装置。
前記第１の比較手段は、前記バーストデータと前記第１のクロックの位相差が前記第１の位相差以下の場合、前記位相の比較結果を出力する、
ことを特徴とする請求項８〜１３のいずれか１つに記載のバーストデータ再生装置。
さらに、
前記第１のクロック、前記第２のクロック、および前記第１の検出信号を入力し、データ再生に使用するクロックとして、当該第１の検出信号が準同期状態を示す場合は当該第１のクロックを選択し、当該第１の検出信号が非準同期状態を示す場合は当該第２のクロックを選択するクロック選択手段、
を備え、
前記データ再生手段は、前記遅延調整後のバーストデータと前記クロック選択手段によって選択されたクロックとに基づいてデータ再生を行う、
ことを特徴とする請求項８〜１４のいずれか１つに記載のバーストデータ再生装置。
前記増幅手段は、抵抗値の異なるエミッタ抵抗を用いて、線形領域での利得が異なる差動増幅器を前記制御信号に基づいて切り替える、
ことを特徴とする請求項８〜１５のいずれか１つに記載のバーストデータ再生装置。