JPS5819056A - クロツク再生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は受信側にて極めて高速度なり口、り再生を要求
される。クロック再生回路２例えば。

５ｃｐｃ方式（Ｓｉｎｇｌｅ　Ｃｈａｎｎｅｌ　ｐｅｒ
Ｃａｒｒｉｅｒ方式）などに用いられる間歇状信号（今
後バースト信号と呼ぶ）を復調する復調器内のクロック
再生回路の改良に関するものである。

近年衛星通信方式などに太いに用いられている５ｃｐｃ
方式では、送信電力の節減を計るべく、信号を伝送する
必要がある区間のみに電波を送信しその他の区間では送
信を停止する。いわゆるバースト信号の送信方式が採用
されている。一方受信側に於いては、該バースト信号を
受信し本信号から送信側のデータを再生するわけである
が、とくに送信信号がディノタル信号の場合には、受信
側では送信信号のクロックと周期のとれたクロックを再
生しなければ正しいデータの再生は不可能である。従っ
て受信側にはクロックの再生回路を準備するが、一般に
本クロック再生回路は再生完了（同期完了）までの時間
（引込み時間）を零とすることは不可能であって、成る
程度の引込み時間を要する。この引込み過程途中では正
しいクロ。

りは再生されておらず、従って正しいデータの再生は不
可能なので、送信側に於いて本来伝送すべきデータに先
行して前置語を付加して送信し、受信側でこの前置語内
でクロック再生を完了してデータの再生に支障を与えな
い構成がとられる。しかしこのような前置語は、送信す
べき情報の観点に立てば無駄時間となるので、より短か
いととが望まれる。

上記のようなバースト信号を受信しクロックを再生する
際に、しばしばディジタル形位相同期回路（Ｄｉｇｉｔ
ａｌヱｈａｓｅ　Ｌｏｃｋｅｄ　ＴＪＯＯＴＩ　＋以後
ＤＰＬＬと呼ぶ。）が用いられる。このＤＰＬＬは、あ
とに詳しく述べるが１発振器、可変周期カウンタ、２つ
のデコーダ。

および位相比較回路を主体とし、これに受信信号のクロ
ック成分にタイミング成分が欠けた場合の誤動作を防止
するだめのタイミング成分無し検出回路を付加したもの
である。しかしこのような構成であっても、これ又あと
に詳しく説明するが。

入力タイミング成分に対する不感知区間があって位相比
較が不可能となり、同期引込み時間に大きな影響を与え
る結果となっていた。従ってバースト状の受信号からの
引込みを高速且つ安定に行うことは不可能であった。

したがって本発明の目的は、前述のようなりロック再生
回路において、バースト状の受信信号からも、高速かつ
安定な引き込み特性を実現し得るクロック再生回路を提
供することを目的としている。

本発明のクロック再生回路では、タイミング成分無し検
出を判定する区間、即ち、不感知区間にタイミング成分
が発生することを検出回路を設けもし本検出回路が不感
知区間内にタイミング成分発生を検知した場合はタイミ
ング成分無し検出による可変周期カウンタのＮ進設定を
禁止し、再びＮ　＋１進設定することにより２等価的に
不感知区間の存在を無くすことを実現している。

すなわち本発明によれば、受信信号のクロック成分と自
身が発生する参照信号の間の位相差に応じて繰返しタイ
ミングをこの繰返しタイミングとほぼ一致する基準タイ
ミング、より遅いタイミング、或いはより速いタイミン
グに制御して位相同期をとることのできるディジタル位
相同期回路と。

この位相同期回路から前記受信信号のクロック成分にタ
イミング成分がないことを擬似的に検出するとこの検出
したタイミングを示す信号を発生する検出手段を有する
タイミング成分無し回路とを備え、前記タイミングを示
す信号が得られたときにこの信号を用いて前記ディジタ
ル位相同期回路の無し検出制御を行ってこの位相同期回
路の繰返しタイミングを前記より遅いタイミングを禁止
しく５） て基準タイミングにより位相同期をとるようにしたクロ
ック再生回路において、更に、前記タイミングを示す信
号を一方の入力とし前記受信信号のクロック成分を他方
の入力とするＡＮＤ回路と、このＡＮＤ回路の出力を用
いて前記無し検出制御を否定する手段とを付加して成り
、これにより前記ＡＮＤ回路が出力を発したときにそれ
まで行われていた基準タイミングを禁止すると共に禁止
されていたより遅いタイミングを解除して位相同期をと
るようにしたことを特徴とするクロック再生回路が得ら
れる。

次に図面を参照して詳細に説明する。

第１図はバースト信号を受信しクロックを再生する際に
しばしば用いられるＤＰＬＬの基本構成を示すブロック
図である。第１図において、■は発振器、２は外部から
の制御によって例えばＮ−１進。

Ｎ進、Ｎ＋１進を選択できる可変周期カウンタ。

３と４はそれぞれ第１．第２のデコーダ、５は位相比較
回路、６と７はそれぞれ第１．第２のフリツプフロツプ
、８と９はそれぞれ第１．第２の（６） ＡＮＤ回路を示す。なお図に（Ｎ−１）　、　（Ｎ＋１
　）と画いたのは（Ｎ−１）進選択、（Ｎ＋１）進選択
をそれぞれあられしている。

第２図は第１図の回路の動作を説明するためのタイムチ
ャートである。以下第１図の構成の動作を第２図を参照
しながら説明する。発振器１の発振周波数は受信信号の
クロ、り成分ａ（第２図）の周波数の略々Ｎ倍に選定し
である。発振器１の出力である参照信号は可変周期カウ
ンタ２に導かれ該カウンタを駆動する。可変周期カウン
タ２の出力す及びＣはそれぞれ第１．第２のデコーダ３
及び４に接続されている。そして第１のデコーダ３は可
変周期カウンタ２の内容が０と彦るのを検出し、第２の
デコーダ４はＶ２に最も近い自然数（Ｍとする）となる
のを検出するように設定されている。従って第１．第２
のデコーダ３及び４は可変周期カウンタ２の内容がそれ
ぞれＯ及びＭとなった時点で、・ぐルス状出力ｄとｅを
それぞれ発生する（第２図）。なおアルファベットの小
文字は出力線をあられすような、又出力信号をあられす
ような使い方をしているが、以下適宜に用いるものとす
る。

第１のデコーダ３の出力ｄは位相比較回路５内の第１．
第２のフリップ・フロ、ニア’６　、７のリセット端子
Ｒに接続され１両フリップフロップをリセットする。第
２のデコーダ４の出力ｅは前記第１のフリッノフロップ
６のセット端子Ｓに接続され２本フリッゾフロッゾをセ
ットする。そして受信信号のクロック成分ａは第２のフ
リップ・フロラｆ７のセット端子Ｓに接続され２本フリ
ッフ０・７０、プをセットする。従って第２図の示すよ
うに両フリ、ｆフロアゾ６と７の出力ｆとｇは出力ｅと
ｄの位相差および出力ａとｄの位相差にそれぞれ対応す
る・ぐルスとして発生する。

第１のフリッゾフロッｆ６の出力ｆと第２のフリッゾフ
ロッｆ７の出力ｇの負符号とは第１のＡＮＤ回路８０２
つの入力となり、一致がとられ出力りが発生する。この
出力りは位相比較器５の第１の出力となって、第２図の
実線で示されるように受信信号のクロック成分ａが可変
周期カウンタ２の内容がＭとなるより遅いタイミングの
場合のみに両タイミングの位相差に対応した・ぐルスと
して発生する。この場合可変周期カウンタ２の周期はＮ
　＋　１進と選定される。従って次回その内容がＭとな
るタイミングが発振器１の出力周波数１周期分だけ遅ら
されるので、第２のデコーダ４の出力ｅど受信信号のク
ロック成分ａの位相差はより少ない方向へ制御される。

一方、第１のフリッゾフロッｆ６の出力ｆの負符号と第
２のフリッゾフロ、ｆ７の出力ｇとハ第２のＡＮＤ回路
９の２つの入力となり、一致がどられ、出力ｊが発生す
る。本信号ｌは位相比較回路５の第２の出力となって、
第２図の点線で示されるように受信信号のクロック成分
ａが可変周期カウンタ２の内容がＭどなるより速いタイ
ミングの場合のみに両タイミングの位相差に対応したパ
ルスとして発生する。この場合可変周期カウンタ２の周
期はＮ−１進と選定される。従って２次回その内容がＭ
となるタイミングが発振器ｌの出力周波数１周期分だけ
速められるので、第２のデコー（９） ダ４の出力ｅと受信信号のクロック成分ａの位相差はよ
り少ない方向へ制御される。即ち１本構成により、第２
のデコーダ４０出力ｅと受信信号のクロック成分ａの位
相差は常に小さくなる方向へ制御され、最終的には両者
の位相がほぼ一致する点に達し同期引込みが完了する。

なお以上の遅い或いは速いタイミングに対して、そのも
ととなるタイミングを基準タイミングといってもよい。

以上が第１図で示されるＤＰＬＬの動作原理であるが、
上述の説明では受信信号のクロック成分ａは常にタイミ
ング成分を有する場合について論じた。

しかしながら実際には受信信号のクロック成分ａには常
にはタイミング成分が存在しないことに注意しなければ
ならない。

第３図は受信信号のクロック成分にタイミング成分が欠
けた場合の第１図の回路の動作を説明するだめのタイミ
ングチャートをあられした図である。この場合２本来受
信信号のクロック成分ａのタイミングの方が第２のデコ
ーダ４の出力ｅのタイミングより位相が速いにもかかわ
らず、逆に遅（ｌＯ） ≠・ぐルスを発生して誤動作の原因となることを示して
いる。しだがって従来においては、受信信号のクロック
成分ａにタイミング成分が存在しないことを検出する回
路を付加した方式をとってきた。

第４図はこのような検出回路を付加した従来のクロック
再生回路の構成をプロ、りで示した図である。第４図に
おいて、１０は第１図の基本的なりＰＬＬをあられすも
のであるが、内に第３のデコーダ１１と第３のＡＮＤ回
路１２が特に設けられている。そして１３がタイミング
信号無し検出回路であり、第４のＡＮＤ回路１４および
第３のフリッゾフロッ：７’１５を有している。なお（
Ｎ−１）、（Ｎ）。

（Ｎ＋１　）と画いたのは（Ｎ−１）進選択、Ｎ進選択
。

（Ｎ＋１）進選択をそれぞれあられしている。

第５図は第４図の従来回路の動作を説明するだめのタイ
ムチャートをあられした図である。以下第４図および第
５図を併用して説明すると、可変周期カラ／り２の第３
の出力」は第３のデコーダ１１に接続される。第３のデ
コーダ１１は例えば可変周期カウンタ２の内容がＮ−１
となった時点で第５図に示すように出力・やルスｋを発
生する。

本山力にはタイミング成分無し検出回路１３内の第４の
ＡＮＤ回路１４の一方の入力となる。第４のＡＮＤ回路
１４の他方の入力としてはＤＰＬＬ　１０内の位相比較
回路５の第１の出力りが接続される。本信号りは前述の
ように受信信号のクロック成分ａが第２のデコーダ４の
出力ｅより遅いタイミングの場合に・ぞルスを発生する
が、第３図で示すように、受信信号のクロ、り成分ａに
タイミング成分が無い場合にもパルスを発生し、しかも
この場合には可変周期カウンタ２の内容がＯとなるまで
パルスは継続する。従って受信信号のクロック成分ａに
タイミング成分がない場合には、第４のＡＮＤ回路１４
の出力ｔには可変周期カウンタ２の内容がＮ−１になっ
た時点でパルスが発生し、第３のフリツプフロツプ１５
をセットする。

第３のフリツプフロツプ１５は第２のデコーダの出力ｄ
によりリセットされる。木筆３のフリッゾフロ、７″１
５のリセットタイミングは厳密である必要は無く、前記
可変周期カウンタ２の内容が０以後Ｍ以前であればよい
。従って、第３のフリ７ノフロツプ１５の出力ｍは、受
信信号のクロック成分ａにタイミング成分が無しの場合
には、第５図の示している区間に・ぐルスとして発生す
る。

即ち本信号ｍはタイミング成分無し検出回路９の出力信
号となる。

第１図の構成では２位相比較回路５の第１の出力りは直
接可変周期カウンタ２に接続されていたが、第４図の構
成では第３のＡＮＤ回路１２の一方の入力へ接続される
。第３のＡＮＤ回路１２の他方の入力信号は前記タイミ
ング成分無し検出回路１３の出力ｍの負符号となる。第
３のＡＮＤ回路１２の出力ｎは可変周期カウンタ２の制
御信号となり２重信号ｎが可変周期カウンタ２の内容が
Ｎ−１である時点に／ｅルスを発生していれば可変周期
カウンタ２はＮ＋１進が選択され第１図の構成と同様の
動作をする。一方、タイミング信号無し検出回路１３の
出力ｍは直接可変周期カウンタ２にも接続されて、もし
信号ｍにパルスが存在する場合には、可変周期カウンタ
２はＮ＋１進が禁止（１３） されＮ進が選択される。即ち、受信信号のクロック成分
ａがタイミング成分を持たない場合には。

可変周期カウンタ２は受信信号のクロック周波数とほぼ
等しい条件であるＮ進に設定されて次回以後のタイミン
グ成分を待つこととなり、第１図の構成の欠点を除去で
きる。

しかしながら第４図の構成の回路は、上記のよに同期引
込み時間に大きな影響を与える原因となっていた。

第６図は上記の不感知区間が生じる場合を示したタイム
チャートの例を示しだものである。すなわち受信信号の
クロック成分ａのタイミングが可変周期カウンタ２の内
容がＮ−１のタイミング内に到来すると、タイミング成
分無し検出回路１３の出力ｍＫパルスが発生して、すな
わちタイミング成分無し検出回路１３は入力タイミング
成分がある場合にもパルスを発生する可能性があシ、擬
似的なタイミング成分無し検出をしているにすぎ（１４
） ない。このとき可変周期カウンタ２はＮ進が選択され、
上記のタイミング成分は無視される。即ち。

入力タイミング成分に対する不感知区間となる。

本不感知区間は全位相に対しては約ＩＡ程度の幅しかな
くしかも最終引込み点からの位相差も大きいので、引込
み完了後には殆んど大きな影響を与えない。しかしなが
ら、バースト信号からクロックを再生する引込み過程先
頭部分では、入力タイミング情報の位相分布は一様と見
なされるので。

本区間にタイミング成分が発生する確率は無視できない
。しかも、一度本区間内に発生した場合にはその時点で
の位相比較は不可能となって可変周期カウンタ２はＮ進
で固定されてしまうため長時間に亘って本条件が継続す
る可能性が極めて犬となり、同期引込み時間に著しい影
響を与える原因となっていたのである。

第７図は本発明の一実施例の構成を示した図である。こ
の第７図において、参照数字で１５まで又アルファベッ
トでｎ″！、で用いて示しだ構成は第４図におけるもの
と全く同じであり、更に２ｏは。

実質的には第４図の１０と同じであるが、可変周期カウ
ンタ２の入力（Ｎ＋１）進選択の部分が異っているＤＰ
ＬＬ　、　２１は第５のＡＮＤ回路、２２は第４のフリ
ツプフロツプ、２３は、第４図のタイミング成分無し検
出回路１３に対応するものであるが。

第６のＡＮＤ回路２４および若干の入出力線を例加した
タイミング信号無し検出回路である。

第８図および第９図は第７図の回路の動作を説明するだ
めのタイムチャートおよびこのタイムチャートのタイミ
ング成分伺近の拡大図をそれぞれあられしている。

以下第７図の回路の動作を第８図および第９図を併用し
て説明すると、タイミング成分無し検出回路２３におけ
る第２の出力ともいうべき第４のＡＮＤ回路出力ｌは、
タイミング無しの検出時に・やルスを発生するが、第４
図の構成例の説明でも述べたように、　ＤＰＬＬ　２０
の出力の１つであるｋにノｅルスが現れる区間（ＤＰＬ
Ｌ２０内の可変周期カウンタ２がＮ−１と々る区間）に
受信信号のクロック成分ａにタイミング成分が発生した
場合にも・やルスを発生する。このタイミング成分無し
検出回路２３の第２の出力ｔは第５のＡＮＤ回路２１の
一方の入力となる。このＡＮＤ回路２１の他方の入力に
は受信信号のクロック成分ａが接続されている。

従ってタイミング成分無し検出回路２３の第２の出力ｔ
にパルスが発生した場合、もし受信信号のクロック成分
ａにタイミング成分が存在すれば。

即ち不感知区間内にタイミング成分が発生すれば。

ＡＮＤ回路２１の出力ｐに該タイミング成分は伝達され
る。

第５のＡＮＤ回路２１の出力ｐは第４のフリツノフロラ
ｆ２２のセット端子に接続される。フリッゾフロッｆ２
２のリセット端子には例えばＤＰＬＬ２０内の可変周期
カウンタ２の内容が０となった時にパルスを発生するＤ
ＰＬＬ　２０の出力の１つであるｄが接続されるが２本
フリッゾフロ、ｆ２２のリセットタイミングはそれほど
厳密である必要はなく、前記可変周期カウンタ２の内容
がＯ以後であってＭより前であればいつでもよい。この
フリツノフロラ７°２２の出力ｑの負符号はタイミング
（１７） 成分無し検出回路２３内の第６のＡＮＤ回路２４の一方
の入力となる。この第６のＡＮＤ回路２４の他方の入力
には第３のフリップフロップ１５の出力ｒ（実質的には
ｍ）が接続されているため、第６のＡＮＤ回路２４の出
力、即ちタイミング成分無し検出回路９の第１の出力ｍ
には、第３のフリッゾフロッｆ１５の出力ｒにノクルス
が発生しても、前記不感知区間内に受信信号のクロック
成分ａにタイミング成分が存在すれば、該タイミング成
分発生以後はそのパルスは伝達されなくなる。

タイミング成分無し検出回路２３の第１の出力ｍはＤＰ
ＬＬ２０の入力となって前記可変周期カウンタ２をＮ進
とする制御信号となる。他方、前記第４のフリソノ７０
ツゾ２２の出力ｑも亦ＤＰＬＬ２０の入力となって前記
可変周期カウンタ２を（Ｎ＋１）進とする制御信号とな
る。即ち上記の記述で明らかなように、もし前記不感知
区間に受信信号のクロック成分ａがタイミング成分を有
する場合には。

一方でタイミング成分無し検出回路２３の第１の出力ｍ
はＡＮＤ回路２４に於いて前記可変周期カラ（１８） ンタ２の内容が０に移行する前に第４の７リツプフロツ
ｆ２２の出力ｑの負符号によって禁止され。

他方でフリツプフロツプ２２の正符号出力ｑが可変周期
カウンタ２に直接送られるため、可変周期カウンタ２は
Ｎ進とはならずＮ＋１進となるので。

正しいＤＰＬＬ　２０の位相制御が実現する。

なお第７図の構成に於いては、タイミング成分無し検出
回路２３内の第３のフリツプフロツプ１５の出力ｒと第
４のフリツノ７０ツノ２２の出力ｑの負符号とのＡＮＤ
を第６のＡＮＤ回路２４でとってＤＰＬＬの制御信号ｍ
を発生したがフリツプフロツプ２２の出力ｑによって前
記第３のフリッグフロッ：７″１５をリセットし、出力
ｒを直接タイミング成分無し検出回路２３の出力ｍとし
てＤＰＬＬ２０の制御信号としても同様の動作が得られ
る。勿論この場合には第６のＡＮＤ回路２４が不要であ
ることは云うまでもない。

また本発明の構成は特にバースト状信号の受信に対して
のみ利用できるものではなく一般に連続状に入力される
受信信号に対しても正常な動作を行なうことは自明であ
る。

以上の説明で明らかなように１本発明の構成によれば、
従来のタイミング成分無し検出回路を伺加したＤＰＬＬ
の欠点である不感知区間内に受信信号のクロック成分が
タイミング成分を発生しても。

全く支障なく正しい位相制御が実現でき、とくにバース
ト信号到来時のＤＰＬＬの同期引込み過程に於いて不感
知区間の存在による引込み時間の遅れ現象を除去でき、
極めて安定かつ高速なるクロック再生が可能となる。

【図面の簡単な説明】

第１図は本発明において用いられるディフタル形位相同
期回路（ＤＰＬＬ）の基本構成を示すブロック図、第２
図は第１図の回路を動作させるだめのタイムチャートを
あらｂした図、第３図は受信信号のクロック成分にタイ
ミング成分が欠けた場合における第１図の回路動作のタ
イミングチャートをあられした図、第４図は従来のクロ
ック再生回路の構成をブロックで示した図、第５図は第
４図の従来回路の動作を説明するだめのタイムチャート
をあられした図、第６図は第５図において不感知区間が
生じる場合を示したタイムチャートをあられしだ図、第
７図は本発明の一実施例の構成をブロックで示した図、
第８図は第７図の本発明による回路の動作のタイムチャ
ートをあられした図である。 記号の説明：１は参照信号を発する発振器、２は可変周
期カウンタ、３と４はデコーダ、５は位相比較器、１１
はデコーダ、１２はＡＮＤ回路。 ２０はディフタル形位相比較回路（ＤＰＬＬ）　、　２
１はＡＮＤ回路、２２はフリツプフロツプ、２３はタイ
ミング検出回路、２４はＡＮＤ回路をそれぞれあられし
ている。 （２１） 第１図 １０′２ ７／ ｅ ３０７− 第５図 第６閃 ７／ｅ 第７図 （Ｑ） （ｂ）　　　　　第８閃 ３０８−

Claims (1)

【特許請求の範囲】
1. １　受信信号のクロック成分と自身が発生する参照信号
   の間の位相差に応じて繰返しタイミングをこの繰返しタ
   イミングとほぼ一致する基準タイミング、より遅いタイ
   ミング、或いはより速いタイミングに制御して位相同期
   をとることのできるディジタル位相同期回路と、この位
   相同期回路から前記受信信号のクロ、り成分にタイミン
   グ成分がないことを擬似的に検出するとこの検出したタ
   イミングを示す信号を発生する検出手段を有するタイミ
   ング成分無し回路とを備え、前記タイミングを示す信号
   が得られたときにこの信号を用いて前記ディジタル位相
   同期回路の無し検出制御を行ってこの位相同期回路の繰
   返しタイミングを前記より遅いタイミングを禁止して基
   準タイミングにより位相同期をとるようにしたクロック
   再生回路において、更に、前記タイミングを示す信号を
   一方の入力とし前記受信信号のクロック成分を他方の入
   力とするＡＮＤ回路と、このＡＮＤ回路の出力を用いて
   前記無し検出制御を否定する手段とを付加して成り、こ
   れにより前記ＡＮＤ回路が出力を発したときにそれまで
   行われていた基準タイミングを禁止すると共に禁止され
   ていたより遅いタイミングを解除して位相同期をとるよ
   うにしたことを特徴とするクロック再生回路。