JP3551096B2 - デジタル信号処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えばデジタルオーディオやディジタルビデオ信号など、デジタル通信がなされるデジタル信号を、少なくとも受信して処理するデジタル信号処理装置に関する。
【０００２】
【従来の技術】
従来より、例えばデジタルオーディオやディジタルビデオ信号などのデジタル信号を送信する場合には、受信側機器においてその受信デジタル信号を処理する際の基準タイミングとなる同期信号が、当該デジタル信号と共に送信される。
【０００３】
図１０には、１６ビットデジタルデータＤＴからなるデジタル信号と、当該デジタル信号と共に送受信される同期信号であるワードシンクの一例を示す。なお、図１０の（ａ）にはワードシンクを、図１０の（ｂ）にはデジタル信号を示している。この図１０に示すように、デジタル信号の１６ビットデジタルデータｄｔは、ワードシンクの切り替えのタイミングに同期して送受信される。
【０００４】
ところで、デジタル信号の送受信の形態としては、一つのデジタル信号のみを送受信する場合に限らず、同一フォーマットの複数のデジタル信号を同時に送受信するような形態も存在する。
【０００５】
図１１〜図１３には、例えば、２つの送信側機器から同一フォーマットの２つのデジタル信号を送信し、１つの受信側機器においてそれら同一フォーマットの２つのデジタル信号を受信して処理する場合のシステム構成例を示す。
【０００６】
図１１には、受信機１０３が同期信号発生回路１０４を備え、この受信機１０３では、当該同期信号発生回路１０４が発生した同期信号を２つの送信機１０１、１０２に送り、一方、各送信機１０１、１０２では、受信機１０３から供給された同期信号に基づいて各々ワードシンクを生成し、それぞれが同一フォーマットのデジタル信号とワードシンクを受信機１０３に向けて送信するようにしたシステム構成例を示している。
【０００７】
この図１１の場合、受信機１０３では、各送信機１０１、１０２から送信されてきたデジタル信号を、それぞれ対応して設けられている受信信号処理回路１０５、１０８にて処理し、その処理後の信号を端子１０９、１１０から後段の構成に伝送する。
【０００８】
また、当該受信機１０３は、各受信信号処理回路１０５、１０８においてそれぞれ受信デジタル信号から前記１６ビットデジタルデータを読み取るためのデータ読み取りクロックを生成するデータ読み取りクロック発生回路１０６、１０７を備えている。すなわち、データ読み取りクロック発生回路１０６、１０７では、各々対応した送信機１０１、１０２からデジタル信号と共に送信されてきたワードシンクに基づいて、データ読み取りクロックを生成し、このデータ読み取りクロックをそれぞれ対応する受信信号処理回路１０５、１０８に送る。なお、データ読み取りクロック発生回路１０６、１０７は、後述するように、それぞれＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１１１、１１２を備えている。
【０００９】
これにより、各受信信号処理回路１０５、１０８では、当該データ読み取りクロックに基づいて、受信デジタル信号から１６ビットデジタルデータを読み取り、所定の処理を行うことになる。
【００１０】
図１２には、２つの送信機１２１、１２２の内、何れか一方（図１２の例では送信機１２１）が同期信号発生回路１２４を備え、当該同期信号発生回路１２４が発生した同期信号を他方の送信機（図１２の例では送信機１２２）に送り、これら各送信機１２１、１２２では、その同期信号に基づいて各々ワードシンクを生成し、それぞれが同一フォーマットのデジタル信号とワードシンクを受信機１２３に向けて送信するようにしたシステム構成例を示している。
【００１１】
この図１２の場合、受信機１２３では、各送信機１２１、１２２から送信されてきたデジタル信号を、それぞれ対応して設けられている受信信号処理回路１２５、１２８にて処理し、その処理後の信号を端子１２９、１３０から後段の構成に伝送する。
【００１２】
また、当該受信機１２３は、各受信信号処理回路１２５、１２８においてそれぞれ受信デジタル信号から前記１６ビットデジタルデータを読み取るためのデータ読み取りクロックを生成するデータ読み取りクロック発生回路１２６、１２７を備えている。これらデータ読み取りクロック発生回路１２６、１２７では、各々対応した送信機１２１、１２２からデジタル信号と共に送信されてきたワードシンクに基づいて、データ読み取りクロックを生成し、このデータ読み取りクロックをそれぞれ対応する受信信号処理回路１２５、１２８に送る。なお、データ読み取りクロック発生回路１２６、１２７は、後述するように、それぞれＰＬＬ回路１３１、１３２を備えている。
【００１３】
これにより、各受信信号処理回路１２５、１２８では、当該データ読み取りクロックに基づいて、受信デジタル信号から１６ビットデジタルデータを読み取り、所定の処理を行うことになる。
【００１４】
図１３には、２つの送信機１４１、１４２側に独立した同期信号発生装置１４４を設け、当該独立した同期信号発生装置１４４が発生した同期信号を２つの送信機１４１、１４２に送り、これら各送信機１４１、１４２では、その同期信号に基づいて各々ワードシンクを生成し、それぞれが同一フォーマットのデジタル信号とワードシンクを受信機１２３に向けて送信するようにしたシステム構成例を示している。なお、この図１３の場合、受信機１２３の構成は図１２の例と同様であるためその説明は省略する。
【００１５】
ここで、上述の図１１〜図１３に示した従来のシステム構成例は、データ読み取りクロック発生回路１０６、１０７、１２６、１２７内にそれぞれＰＬＬ回路１１１、１１２、１３１、１３２を備えている。すなわち、図１１〜図１３のシステム構成例では、送受信機器間で同期が取られているにも拘わらず、受信側機器内にはそれら複数の送信側機器（すなわち受信する複数のデジタル信号）にそれぞれ対応したＰＬＬ回路が必要となっている。
【００１６】
このように、送受信機器間で同期が取られているにも拘わらず、受信側機器内に複数の送信側機器（複数のデジタル信号）にそれぞれ対応したＰＬＬ回路が必要となるのは、複数の送信側機器において同期を取った状態でそれぞれ同一フォーマットの複数のデジタル信号を送信したとしても、例えば伝送路の状態や長さ、各送信側機器の種類や特性、使用条件などによって、受信側機器に到達した各デジタル信号には位相差が発生しているためである。この位相差は、上述のような伝送路の状態や長さ、各送信側機器の種類や特性、使用条件などによって、僅かな値（例えば位相差が０に近い）となる場合や、大きな値（例えば位相差が３６０度に近い）となる場合など様々である。
【００１７】
図１４には、２つの送信側機器Ａ，Ｂ間で同期を取った状態でそれぞれ送信された同一フォーマットの２つのデジタル信号ＤＡ，ＤＢが、受信側機器に到達したときのデジタル信号ＤＡ，ＤＢと、それらデジタル信号ＤＡ，ＤＢのワードシンクＷＡ，ＷＢを示している。なお、図１４の（ａ）と（ｂ）にはある一つの送信側機器Ａから送信されて受信側機器に到達したワードシンクＷＡとデジタル信号ＤＡを示し、図１４の（ｃ）と（ｄ）には他の一つの送信側機器Ｂから送信されて受信側機器に到達したワードシンクＷＢとデジタル信号ＤＢを示している。
【００１８】
この図１４から判るように、２つの送信側機器Ａ，Ｂ間で同期を取った状態でそれぞれ同一フォーマットのデジタル信号ＤＡ，ＤＢを送信したとしても、受信側機器に到達した時点ではそれらデジタルＤＡ，ＤＢ及びワードシンクＷＡ，ＷＢには位相差φが発生している。
【００１９】
このように、複数の送信側機器において同期を取った状態でそれぞれ同一フォーマットの複数のデジタル信号を送信したとしても、各デジタル信号間には種々の位相差が存在するので、それら種々の位相差が存在する各デジタル信号からそれぞれ良好にデータを読みとれるようにするために、従来のシステム構成には、複数の送信側機器（複数のデジタル信号）に各々対応したＰＬＬ回路を設けるようにしている。
【００２０】
【発明が解決しようとする課題】
上述したように、従来のシステム構成例は、受信側機器内に複数の送信側機器（複数のデジタル信号）にそれぞれ対応したＰＬＬ回路が必要となっており、その結果としてコストの上昇を招いている。
【００２１】
また、受信側機器内に複数のＰＬＬ回路を配置すると、例えば各々のＰＬＬ回路の発振器の変動等により混変調等が発生し、機器性能に悪影響を与えてしまう。
【００２２】
本発明は、上述の課題に鑑みてなされたものであり、例えば同期が取れた状態の同一フォーマットの複数のデジタル信号を同時に送受信するような場合において、それら複数のデジタル信号に対応した複数のＰＬＬ回路を必要とせず、コストの低減を図り、また、混変調等の悪影響も無くすことを可能とし、各デジタル信号からそれぞれ良好にデータを読み取ることを可能とするデジタル信号処理装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
請求項１記載の本発明に係るデジタル信号処理装置は、上述の課題を解決するために、同期信号であるワードシンクと、前記ワードシンクの切り替えタイミングに同期して送信され且つ複数のビットからなるビットデジタルデータを複数連ねたデジタル信号とを組にし、この組を複数組受信して各組の前記デジタル信号をそれぞれ信号処理するデジタル信号処理装置において、
各組の前記デジタル信号の伝送ビットレートより十分高い周波数の基準クロックを発生する一つの基準クロック発生手段と、
各組の前記ワードシンクと、前記基準クロックとが各組ごとに入力され、前記ワードシンクの期間中に前記基準クロックを前記ビットデジタルデータのビット数に応じて分周して読み取りクロックを各組ごとに生成すると共に、前記ワードシンクの切り替えタイミングごとにリセットされる各組の読み取りクロック生成手段と、
前記ワードシンクの期間中に前記読み取りクロックにより前記デジタル信号中から前記ビットデジタルデータを各組ごとに読み取る各組の受信信号処理手段とを備えたことを特徴とするものである。
【００２４】
また、請求項２記載の本発明に係るデジタル信号処理装置は、請求項１記載のデジタル信号処理装置において、
前記読み取りクロック生成手段は、前記ワードシンクと、前記基準クロックとを入力して、第１のフリップフロップ出力信号を生成する第１のフリップフロップと、
前記基準クロックと、前記第１のフリップフロップ出力信号とを入力して、第２のフリップフロップ出力信号を生成する第２のフリップフロップと、
前記第１のフリップフロップ出力信号と前記第２のフリップフロップ出力信号とを入力して、排他的論理和出力信号を生成する排他的論理和回路と、
前記基準クロックと、前記排他的論理和出力信号とを入力して、前記ワードシンクの期間中に前記基準クロックを前記ビットデジタルデータのビット数に応じて分周する分周回路とで構成したことを特徴とするものである。
【００２７】
【発明の実施の形態】
以下、本発明に係るデジタル信号処理装置の好ましい実施の形態について図面を参照しながら詳細に説明する。
【００２８】
図１には、本発明のデジタル信号処理装置が適用される第１の実施の形態の概略構成を示す。なお、当該第１の実施の形態の構成は、デジタル信号を送受信するデジタル信号送受信機の受信部分、或いは、送信されてきたデジタル信号の受信のみ行うデジタル信号受信機に適用されるものである。
【００２９】
また、この図１には、例えば前述した図１１〜図１３の例のように、２つの送信側機器から送信されてきた同一フォーマットの２つのデジタル信号及びワードシンクを受信する場合の構成例を示しているが、本発明の第１の実施の形態は２つのデジタル信号及びワードシンクだけでなく、さらに多数のデジタル信号及びワードシンクを受信する場合にも適用可能である。
【００３０】
この図１において、入力端子１には例えば図１１〜図１３に示した一方の送信機（１０１、１２１、１４１）から送信されてきたデジタル信号及びワードシンクが供給される。
【００３１】
一方、入力端子１１には例えば図１１〜図１３に示した他方の送信機（１０２、１２２、１４２）から送信されてきたデジタル信号及びワードシンクが入力される。
【００３２】
以下、送信機から送信されてきて図１の構成が受信したデジタル信号を受信デジタルデータと呼び、当該受信デジタルデータとそれに対応するワードシンクを纏めて受信信号と呼ぶことにする。
【００３３】
入力端子１からの受信信号は、受信信号処理回路２とワードシンク検出回路４に入力し、入力端子１１からの受信信号は、受信信号処理回路１２とワードシンク検出回路１４に入力する。
【００３４】
ワードシンク検出回路４は、入力端子１を介した受信信号からワードシンクを検出し、そのワードシンクをビット読み取りクロック生成回路５に送る。
【００３５】
また、ワードシンク検出回路１４は、入力端子１１を介した受信信号からワードシンクを検出し、そのワードシンクをビット読み取りクロック生成回路１５に送る。
【００３６】
基準クロック発生回路６は、予め設定されている基準クロックを発生する。当該基準クロックは、送信機から送られてくるデジタル信号の伝送ビットレートよりも十分高い周波数のクロックである。当該基準クロックは、ビット読み取りクロック生成回路５及び１５に送られる。
【００３７】
ビット読み取りクロック生成回路５では、ワードシンク検出回路４からのワードシンクと基準クロック発生回路６からの基準クロックとに基づいて、入力端子１に入力された受信信号から例えば前述した１６ビットの受信デジタルデータのビットを読み取るためのビット読み取りクロックを生成する。より具体的に説明すると、当該ビット読み取りクロック生成回路５では、基準クロックを分周器８により分周（本実施の形態では例えば１／４分周）した分周出力をビット読み取りクロックとして生成すると共に、分周リセット器７がワードシンクの切り替えタイミングで当該分周器８での分周動作をリセットすることにより、ワードシンクに同期した分周出力、すなわちワードシンクに同期したビット読み取りクロックを生成する。当該ビット読み取りクロック生成回路５により生成されたビット読み取りクロックは、受信信号処理回路２に送られる。
【００３８】
同様に、ビット読み取りクロック生成回路１５では、ワードシンク検出回路１４からのワードシンクと基準クロック発生回路６からの基準クロックとに基づいて、入力端子１１に入力された受信信号から例えば１６ビットの受信デジタルデータのビットを読み取るためのビット読み取りクロックを生成する。より具体的に説明すると、当該ビット読み取りクロック生成回路１５では、基準クロックを分周器１８により分周（例えば１／４分周）した分周出力をビット読み取りクロックとして生成すると共に、分周リセット器１７がワードシンクの切り替えタイミングで当該分周器１８での分周動作をリセットすることにより、ワードシンクに同期した分周出力、すなわちワードシンクに同期したビット読み取りクロックを生成する。当該ビット読み取りクロック生成回路１５により生成されたビット読み取りクロックは、受信信号処理回路１２に送られる。
【００３９】
受信信号処理回路２では、入力端子１に入力された受信デジタル信号から、ビット読み取りクロック生成回路５により生成されたビット読み取りクロックに基づいて、１６ビットの受信デジタルデータのビットを読み取り、所定の信号処理を行った後、当該処理後の信号を端子３から後段の構成に伝送する。
【００４０】
同様に、受信信号処理回路１２では、入力端子１１に入力された受信デジタル信号から、ビット読み取りクロック生成回路１５により生成されたビット読み取りクロックに基づいて、１６ビットの受信デジタルデータのビットを読み取り、所定の信号処理を行った後、当該処理後の信号を端子１３から後段の構成に伝送する。
【００４１】
図２には、受信信号のワードシンク及び受信デジタルデータと、基準クロック発生回路６が発生した基準クロックと、ビット読み取りクロック生成回路５，１５にて生成されたビット読み取りクロックとの関係を示す。図１に示した第１の実施の形態の構成では、入力端子１に図２の（ａ）に示すワードシンクと図２の（ｄ）に示す受信デジタルデータが入力され、基準クロック発生回路６から図２の（ｂ）に示す基準クロックが発生され、ビット読み取りクロック生成回路５，１５にて基準クロックを分周（１／４分周）したビット読み取りクロックが生成される。
【００４２】
この図２において、ビット読み取りクロックはワードシンクと基準クロックとに基づいて生成されており、当該ビット読み取りクロックによれば受信デジタルデータの中心部でデータ読み取りが行われることになる。
【００４３】
図３には、２つの送信側機器Ａ，Ｂ間で同期を取った状態でそれぞれ送信された同一フォーマットの２つのデジタルデータＤＡ，ＤＢが、第１の実施の形態の構成を有する受信側機器に到達したときのデジタルデータＤＡ，ＤＢと、それらデジタルデータＤＡ，ＤＢのワードシンクＷＡ，ＷＢと、各ワードシンクＷＡ，ＷＢ及び基準クロックにより生成されたビット読み取りクロックＲＡ，ＲＢを示している。なお、図３の（ａ）と（ｄ）には、ある一つの送信側機器Ａから送信されて受信側機器に到達したワードシンクＷＡと受信デジタルデータＤＡを示し、図３の（ｅ）と（ｈ）には、他の一つの送信側機器Ｂから送信されて受信側機器に到達したワードシンクＷＢと受信デジタルデータＤＢを示している。また、図３の（ｂ）及び（ｆ）は基準クロック発生回路６が発生した同一の基準クロックを示し、図３の（ｃ）にはビット読み取りクロック生成回路５がワードシンクＷＡ及び基準クロックから生成したビット読み取りクロックＲＡを、図３の（ｇ）にはビット読み取りクロック生成回路１５がワードシンクＷＢ及び基準クロックから生成したビット読み取りクロックＲＢを示している。
【００４４】
この図３から判るように、２つの送信側機器Ａ，Ｂ間で同期を取った状態でそれぞれ同一フォーマットのデジタルデータＤＡ，ＤＢを送信したとしても、受信側機器に到達した時点ではそれらの受信デジタルデータＤＡ，ＤＢ及びワードシンクＷＡ，ＷＢには位相差φが発生している。
【００４５】
この場合、従来の構成であれば、当該位相差φが存在するため、各受信デジタルデータＤＡ，ＤＢに対応した２つのＰＬＬ回路が必要となるが、本発明の第１の実施の形態の構成によれば、同一の基準クロック発生回路６が発生した基準クロックと、各受信デジタルデータＤＡ，ＤＢに対応する各ワードシンクＷＡ，ＷＢとに基づいて、それぞれ受信デジタルデータＤＡ，ＤＢのビット読み取りクロックＲＡ，ＲＢを生成するようにしているため、従来例のような各受信デジタルデータＤＡ，ＤＢに対応した２つのＰＬＬ回路を用いなくても、位相差φだけずれた各受信デジタルデータＤＡとＤＢに対してそれぞれ常に適した読み取りクロックを生成することが可能となっている。また、本発明の第１の実施の形態の構成では、従来例のように２つのＰＬＬ回路を用いないため、ＰＬＬ回路の発振器の変動等による混変調等の悪影響も無くすことが可能となっている。
【００４６】
図４には、上述したように基準クロックとワードシンクに基づいてビット読み取りクロックを生成する、図１のビット読み取りクロック生成回路５及び１５の具体的な構成例を示す。また、図５には、図４の構成の各部の信号波形を示している。
【００４７】
この図４において、端子２１には図１のワードシンク検出回路４又は１４からの図５の（ａ）に示すようなワードシンクが入力され、端子２２には図１の基準クロック発生回路６からの図５の（ｂ）に示すような基準クロックが入力される。端子２１を介したワードシンクはＤタイプフリップフロップ（Ｄ−ＦＦ）２３のデータ入力端子に入力される。また、端子２２を介した基準クロックはＤタイプフリップフロップ２３のクロック反転入力端子と、同じくＤタイプフリップフロップ２４のクロック反転入力端子と、カウンタ２６の入力端子に入力される。
【００４８】
Ｄタイプフリップフロップ２３では、図５の（ａ）及び（ｂ）に示すように、基準クロックの例えば立ち下がりによってワードシンクをラッチし、したがって、当該Ｄタイプフリップフロップ２３のデータ出力端子からは、図５の（ｃ）に示すような出力が得られることになる。当該Ｄタイプフリップフロップ２３のデータ出力端子からの出力は、Ｄタイプフリップフロップ２４のデータ入力端子と、２入力ＮＡＮＤ（排他的論理和）回路２５の一方の入力端子に入力する。
【００４９】
Ｄタイプフリップフロップ２４では、図５の（ｂ）に示す基準クロックの立ち下がりによって、Ｄタイプフリップフロップ２３からの図５の（ｃ）に示した出力をラッチし、したがって、当該Ｄタイプフリップフロップ２４のデータ反転出力端子からは、図５の（ｄ）に示すような出力が得られることになる。当該Ｄタイプフリップフロップ２４のデータ反転出力端子からの出力は、２入力ＮＡＮＤ回路２５の他方の入力端子に入力する。
【００５０】
２入力ＮＡＮＤ回路２５では、図５の（ｃ）に示したＤタイプフリップフロップ２３のデータ出力端子からの出力と、図５の（ｄ）に示したＤタイプフリップフロップ２４のデータ反転出力端子からの出力との排他的論理和をとる。これにより、当該２入力ＮＡＮＤ回路２５の出力端子からは、図５の（ｅ）に示したように、Ｄタイプフリップフロップ２３及び２４の出力が共にハイレベルとなったときにのみローレベルとなる信号が出力されることになる。当該２入力ＮＡＮＤ回路２５の出力信号は、カウンタ２６のロード反転入力端子に入力される。
【００５１】
カウンタ２６は、１／４分周カウンタであり、ロード反転入力端子がローレベルとなった時にスタートの位置決めが行われ、カウンタ出力値がプリセット値設定器２８により設定された値になったときにカウント値１にプリセットされるものである。当該カウンタ２６のカウント出力は、図５の（ｆ）に示すビット読み取りクロック（１／４分周出力）として、端子２７から出力される。
【００５２】
この図４の構成によれば、２段のＤタイプフリップフロップ２３及び２４と２入力ＮＡＮＤ回路２５により、ワードシンクの立ち上がりから一定時間経過後のタイミングを、１／４分周カウンタ２６のカウントスタート位置としているため、図５の（ｆ）及び（ｇ）に示すように、受信デジタルデータに対して常に適した読み取りクロックを生成することが可能であり、受信デジタルデータが安定する略々中心部分でデータを読み取ることが可能となっている。
【００５３】
次に、図６には、本発明のデジタル信号処理装置が適用される第２の実施の形態の概略構成を示す。
【００５４】
なお、当該第２の実施の形態の構成も第１の実施の形態と同様に、デジタル信号を送受信するデジタル信号送受信機の受信部分、或いは、送信されてきたデジタル信号の受信のみ行うデジタル信号受信機装置に適用されるものである。
【００５５】
また、この図６の例は、例えば前述した図１１〜図１３の例のように、２つの送信側機器から送信されてきた同一フォーマットの２つのデジタル信号及びワードシンクを受信する場合の構成例を示しているが、本発明の第２の実施の形態は２つのデジタル信号及びワードシンクだけでなく、さらに多数のデジタル信号及びワードシンクを受信する場合にも適用可能である。
【００５６】
この図６において、入力端子３１には例えば図１１〜図１３に示した一方の送信機（１０１、１２１、１４１）から送信されてきたデジタル信号及びワードシンクが供給される。
【００５７】
一方、入力端子４１には例えば図１１〜図１３に示した他方の送信機（１０２、１２２、１４２）から送信されてきたデジタル信号及びワードシンクが入力される。
【００５８】
以下、送信機から送信されてきて図６の構成が受信したデジタル信号を受信デジタルデータと呼び、当該受信デジタルデータとそれに対応するワードシンクを纏めて受信信号と呼ぶことにする。
【００５９】
入力端子３１からの受信信号は、受信信号処理回路３２とワードシンク検出回路３４に入力し、入力端子４１からの受信信号は、受信信号処理回路４２とワードシンク検出回路４４に入力する。
【００６０】
ワードシンク検出回路３４は、入力端子３１を介した受信信号からワードシンクを検出し、そのワードシンクをビット読み取りクロック生成回路３５に送ると共に、ＰＬＬクロック発生回路３６にも送る。
【００６１】
また、ワードシンク検出回路４４は、入力端子４１を介した受信信号からワードシンクを検出し、そのワードシンクをビット読み取りクロック生成回路４５に送る。
【００６２】
ＰＬＬクロック発生回路３６は、ワードシンク検出回路３４から供給されたワードシンクに基づいて、送信機から送られてくるデジタル信号の伝送ビットレートよりも十分高い周波数のＰＬＬクロックを発生し、そのＰＬＬクロックをビット読み取りクロック生成回路３５及び４５に供給する。
【００６３】
ビット読み取りクロック生成回路３５では、ワードシンク検出回路３４からのワードシンクとＰＬＬクロック発生回路３６からのＰＬＬクロックとに基づいて、入力端子３１に入力された受信信号から例えば前述した１６ビットの受信デジタルデータのビットを読み取るためのビット読み取りクロックを生成する。より具体的に説明すると、当該ビット読み取りクロック生成回路３５では、ＰＬＬクロックを分周器３８により分周（例えば１／４分周）した分周出力をビット読み取りクロックとして生成すると共に、分周リセット器３７がワードシンクの切り替えタイミングで当該分周器３８での分周動作をリセットすることにより、ワードシンクに同期した分周出力、すなわちワードシンクに同期したビット読み取りクロックを生成する。当該ビット読み取りクロック生成回路３５により生成されたビット読み取りクロックは、受信信号処理回路３２に送られる。
【００６４】
同様に、ビット読み取りクロック生成回路４５では、ワードシンク検出回路４４からのワードシンクとＰＬＬクロック発生回路３６からのＰＬＬクロックとに基づいて、入力端子４１に入力された受信信号から例えば１６ビットの受信デジタルデータのビットを読み取るためのビット読み取りクロックを生成する。より具体的に説明すると、当該ビット読み取りクロック生成回路４５では、ＰＬＬクロックを分周器４８により分周（例えば１／４分周）した分周出力をビット読み取りクロックとして生成すると共に、分周リセット器４７がワードシンクの切り替えタイミングで当該分周器４８での分周動作をリセットすることにより、ワードシンクに同期した分周出力、すなわちワードシンクに同期したビット読み取りクロックを生成する。当該ビット読み取りクロック生成回路４５により生成されたビット読み取りクロックは、受信信号処理回路４２に送られる。
【００６５】
受信信号処理回路３２では、入力端子３１に入力された受信デジタル信号から、ビット読み取りクロック生成回路３５により生成されたビット読み取りクロックに基づいて、１６ビットの受信デジタルデータのビットを読み取り、所定の信号処理を行った後、当該処理後の信号を端子３３から後段の構成に伝送する。
【００６６】
同様に、受信信号処理回路４２では、入力端子４１に入力された受信デジタル信号から、ビット読み取りクロック生成回路４５により生成されたビット読み取りクロックに基づいて、１６ビットの受信デジタルデータのビットを読み取り、所定の信号処理を行った後、当該処理後の信号を端子４３から後段の構成に伝送する。
【００６７】
図７には、受信信号のワードシンク及び受信デジタルデータと、ＰＬＬクロック発生回路３６が発生したＰＬＬクロックと、ビット読み取りクロック生成回路３５，４５にて生成されたビット読み取りクロックとの関係を示す。図６に示した第２の実施の形態の構成では、入力端子３１に図７の（ａ）に示すワードシンクと図７の（ｄ）に示す受信デジタルデータが入力され、ＰＬＬクロック発生回路３６から図７の（ｂ）に示すＰＬＬクロックが発生され、ビット読み取りクロック生成回路３５，４５にてＰＬＬクロックを分周（１／４分周）したビット読み取りクロックが生成される。
【００６８】
この図７において、ビット読み取りクロックはワードシンクとＰＬＬクロックとに基づいて生成されており、当該ビット読み取りクロックによれば受信デジタルデータの中心部でデータ読み取りが行われることになる。
【００６９】
図８には、２つの送信側機器Ａ，Ｂ間で同期を取った状態でそれぞれ送信された同一フォーマットの２つのデジタルデータＤＡ，ＤＢが、第２の実施の形態の構成を有する受信側機器に到達したときのデジタルデータＤＡ，ＤＢと、それらデジタルデータＤＡ，ＤＢのワードシンクＷＡ，ＷＢと、各ワードシンクＷＡ，ＷＢ及びＰＬＬクロックにより生成されたビット読み取りクロックＲＡ，ＲＢを示している。なお、図８の（ａ）と（ｄ）には、ある一つの送信側機器Ａから送信されて受信側機器に到達したワードシンクＷＡと受信デジタルデータＤＡを示し、図８の（ｅ）と（ｈ）には、他の一つの送信側機器Ｂから送信されて受信側機器に到達したワードシンクＷＢと受信デジタルデータＤＢを示している。また、図８の（ｂ）及び（ｆ）はＰＬＬクロック発生回路３６が発生した同一のＰＬＬクロックを示し、図８の（ｃ）にはビット読み取りクロック生成回路３５がワードシンクＷＡ及びＰＬＬクロックから生成したビット読み取りクロックＲＡを、図８の（ｇ）にはビット読み取りクロック生成回路４５がワードシンクＷＢ及びＰＬＬクロックから生成したビット読み取りクロックＲＢを示している。
【００７０】
この図８から判るように、２つの送信側機器Ａ，Ｂ間で同期を取った状態でそれぞれ同一フォーマットのデジタルデータＤＡ，ＤＢを送信したとしても、受信側機器に到達した時点ではそれらの受信デジタルデータＤＡ，ＤＢ及びワードシンクＷＡ，ＷＢには位相差φが発生している。
【００７１】
この場合、従来の構成であれば、当該位相差φが存在するため、各受信デジタルデータＤＡ，ＤＢに対応した２つのＰＬＬ回路が必要となるが、本発明の第２の実施の形態の構成によれば、同一の一つのＰＬＬクロック発生回路３６がワードシンクＷＡ，ＷＢのうち何れか一方（本実施の形態ではワードシンクＷＡ）から生成したＰＬＬクロックと、各受信デジタルデータＤＡ，ＤＢに対応する各ワードシンクＷＡ，ＷＢとに基づいて、それぞれ受信デジタルデータＤＡ，ＤＢのビット読み取りクロックＲＡ，ＲＢを生成するようにしているため、従来例のような２つの受信デジタルデータＤＡ，ＤＢに対応した２つのＰＬＬ回路を用いなくても、位相差φだけずれた各受信デジタルデータＤＡとＤＢに対してそれぞれ常に適した読み取りクロックを生成することが可能となっている。また、本発明の第２の実施の形態の構成では、従来例のように２つのＰＬＬ回路を用いないため、ＰＬＬ回路の発振器の変動等による混変調等の悪影響も無くすことが可能となっている。
【００７２】
上述したようにＰＬＬクロックとワードシンクに基づいてビット読み取りクロックを生成する、図６のビット読み取りクロック生成回路３５及び４５の具体的な構成例としては、前述した図４と同じものを用いることができる。
【００７３】
但し、第２の実施の形態の場合、図４の構成の端子２２には、図６のＰＬＬクロック発生回路３６が発生したＰＬＬクロックが供給される。
【００７４】
以下、第２の実施の形態に適用した図４の構成について、図１０に示す波形図を参照しながら説明する。
【００７５】
この第２の実施の形態に適用された図４の構成において、端子２１には図６のワードシンク検出回路３４又は４４からの図１０の（ａ）に示すようなワードシンクが入力され、端子２２には図６のＰＬＬクロック発生回路３６からの図１０の（ｂ）に示すようなＰＬＬクロックが入力される。
【００７６】
Ｄタイプフリップフロップ２３では、図１０の（ａ）及び（ｂ）に示すように、ＰＬＬクロックの例えば立ち下がりによってワードシンクをラッチし、図１０の（ｃ）に示すような出力をデータ出力端子から出力する。
【００７７】
Ｄタイプフリップフロップ２４では、図１０の（ｂ）に示すＰＬＬクロックの立ち下がりによって、Ｄタイプフリップフロップ２３からの図１０の（ｃ）に示した出力をラッチし、図１０の（ｄ）に示すような出力をデータ反転出力端子から出力する。
【００７８】
２入力ＮＡＮＤ回路２５では、図１０の（ｃ）に示したＤタイプフリップフロップ２３の出力と、図１０の（ｄ）に示したＤタイプフリップフロップ２４の出力との排他的論理和をとる。これにより、当該２入力ＮＡＮＤ回路２５の出力端子からは、図１０の（ｅ）に示したように、Ｄタイプフリップフロップ２３及び２３の出力が共にハイレベルとなったときにのみローレベルとなる信号が出力されることになる。
【００７９】
カウンタ２６からは、図１０の（ｆ）に示すビット読み取りクロック（１／４分周出力）が出力され端子２７に送られる。
【００８０】
第２の実施の形態に適用された図４の構成においても第１の実施の形態の場合と同様に、図１０の（ｆ）及び（ｇ）に示すように、受信デジタルデータに対して常に適した読み取りクロックを生成することが可能であり、受信デジタルデータが安定する略々中心部分でデータを読み取ることが可能となっている。
【００８１】
なお、本発明の第１、第２の実施の形態では、受信デジタルデータのビット読み取りクロックをワードシンクに基づいて生成する方法を例に挙げたが、例えば受信デジタルデータそのものに含まれる場合はそれをもとに生成することも可能である。
【００８２】
【発明の効果】
請求項１記載の本発明に係るデジタル信号処理装置によれば、同期信号であるワードシンクと、ワードシンクの切り替えタイミングに同期して送信され且つ複数のビットからなるビットデジタルデータを複数連ねたデジタル信号とを組にし、この組を複数組受信して各組のデジタル信号をそれぞれ信号処理するにあたって、とくに、ワードシンクは、このワードシンクの切り替えタイミングに同期して各組のデジタル信号を受信する機能を備え、且つ、ワードシンクの期間中に一つの基準クロック発生手段からの基準クロックをデジタル信号中のビットデジタルデータのビット数に応じて分周して読み取りクロックを各組ごとに生成すると共に、ワードシンクの切り替えタイミングごとにリセットする機能を備えているので、各組のワードシンクを確実且つ容易に検出でき、且つ、ワードシンクの期間中に各組のデジタル信号を確実に読み取ることができる。更に、一つの基準クロック発生手段により各組のデジタル信号に対応したＰＬＬ回路を各組ごとに必要とせず、コストの低減を実現でき、また、混変調等の悪影響も無くすことが可能である。
【００８３】
また、請求項２記載の本発明に係るデジタル信号処理装置によれば、読み取りクロック生成手段は、周知の電子部品を用いて簡単な回路で構成しているので、デジタル信号処理装置を安価に提供できる。
【図面の簡単な説明】
【図１】本発明のデジタル信号処理装置が適用される第１の実施の形態の概略構成を示すブロック図である。
【図２】図１の第１の実施の形態の構成の主要部の信号波形を示す波形図である。
【図３】図１の第１の実施の形態の構成が受信する２つの受信デジタルデータに位相差が存在する場合でも、各受信デジタルデータに対してそれぞれ常に適した読み取りクロックを生成することが可能となることの説明に用いる波形図である。
【図４】第１、第２の実施の形態の構成中、ビット読み取りクロック生成回路部分の具体的構成例を示す回路図である。
【図５】第１の実施の形態に適用された図４のビット読み取りクロック生成回路の各部の信号波形を示す波形図である。
【図６】本発明のデジタル信号処理装置が適用される第２の実施の形態の概略構成を示すブロック図である。
【図７】図６の第２の実施の形態の構成の主要部の信号波形を示す波形図である。
【図８】図６の第２の実施の形態の構成が受信する２つの受信デジタルデータに位相差が存在する場合でも、各受信デジタルデータに対してそれぞれ常に適した読み取りクロックを生成することが可能となることの説明に用いる波形図である。
【図９】第２の実施の形態に適用された図４のビット読み取りクロック生成回路の各部の信号波形を示す波形図である。
【図１０】１６ビットデジタルデータからなるデジタル信号と、当該デジタル信号と共に送受信される同期信号であるワードシンクの一例を示す波形図である。
【図１１】受信機側で同期信号を発生して送信機側に供給し、各送信機がそれぞれ同期した同一フォーマットのデジタル信号を受信機に送信する、従来のシステム構成例を示すブロック図である。
【図１２】一方の送信機が同期信号を発生して他方の送信機側に送り、各送信機がそれぞれ同期した同一フォーマットのデジタル信号を受信機に送信する、従来のシステム構成例を示すブロック図である。
【図１３】独立した同期信号発生装置が同期信号を発生して各送信機側に送り、各送信機がそれぞれ同期した同一フォーマットのデジタル信号を受信機に送信する、従来のシステム構成例を示すブロック図である。
【図１４】２つの送信機からそれぞれ同期した同一フォーマットの２つのデジタル信号を送信した場合でも、受信機に到達した時点で２つのデジタル信号に位相差が存在する例の説明に用いる図である。
【符号の説明】
２，１２，３２，４２…受信信号処理回路、４，１４，３４，４４…ワードシンク検出回路、５，１５，３５，４５…ビット読み取りクロック発生回路、６…基準クロック発生回路、７，１７，３７，４７…分周リセット器、８，１８，３８，４８…分周器、２３，２４…Ｄタイプフリップフロップ、２５…２入力ＮＡＮＤ回路、２６…１／４分周カウンタ、２８…プリセット設定器、３６…ＰＬＬクロック発生回路
【発明の属する技術分野】
本発明は、例えばデジタルオーディオやディジタルビデオ信号など、デジタル通信がなされるデジタル信号を、少なくとも受信して処理するデジタル信号処理装置に関する。
【０００２】
【従来の技術】
従来より、例えばデジタルオーディオやディジタルビデオ信号などのデジタル信号を送信する場合には、受信側機器においてその受信デジタル信号を処理する際の基準タイミングとなる同期信号が、当該デジタル信号と共に送信される。
【０００３】
図１０には、１６ビットデジタルデータＤＴからなるデジタル信号と、当該デジタル信号と共に送受信される同期信号であるワードシンクの一例を示す。なお、図１０の（ａ）にはワードシンクを、図１０の（ｂ）にはデジタル信号を示している。この図１０に示すように、デジタル信号の１６ビットデジタルデータｄｔは、ワードシンクの切り替えのタイミングに同期して送受信される。
【０００４】
ところで、デジタル信号の送受信の形態としては、一つのデジタル信号のみを送受信する場合に限らず、同一フォーマットの複数のデジタル信号を同時に送受信するような形態も存在する。
【０００５】
図１１〜図１３には、例えば、２つの送信側機器から同一フォーマットの２つのデジタル信号を送信し、１つの受信側機器においてそれら同一フォーマットの２つのデジタル信号を受信して処理する場合のシステム構成例を示す。
【０００６】
図１１には、受信機１０３が同期信号発生回路１０４を備え、この受信機１０３では、当該同期信号発生回路１０４が発生した同期信号を２つの送信機１０１、１０２に送り、一方、各送信機１０１、１０２では、受信機１０３から供給された同期信号に基づいて各々ワードシンクを生成し、それぞれが同一フォーマットのデジタル信号とワードシンクを受信機１０３に向けて送信するようにしたシステム構成例を示している。
【０００７】
この図１１の場合、受信機１０３では、各送信機１０１、１０２から送信されてきたデジタル信号を、それぞれ対応して設けられている受信信号処理回路１０５、１０８にて処理し、その処理後の信号を端子１０９、１１０から後段の構成に伝送する。
【０００８】
また、当該受信機１０３は、各受信信号処理回路１０５、１０８においてそれぞれ受信デジタル信号から前記１６ビットデジタルデータを読み取るためのデータ読み取りクロックを生成するデータ読み取りクロック発生回路１０６、１０７を備えている。すなわち、データ読み取りクロック発生回路１０６、１０７では、各々対応した送信機１０１、１０２からデジタル信号と共に送信されてきたワードシンクに基づいて、データ読み取りクロックを生成し、このデータ読み取りクロックをそれぞれ対応する受信信号処理回路１０５、１０８に送る。なお、データ読み取りクロック発生回路１０６、１０７は、後述するように、それぞれＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１１１、１１２を備えている。
【０００９】
これにより、各受信信号処理回路１０５、１０８では、当該データ読み取りクロックに基づいて、受信デジタル信号から１６ビットデジタルデータを読み取り、所定の処理を行うことになる。
【００１０】
図１２には、２つの送信機１２１、１２２の内、何れか一方（図１２の例では送信機１２１）が同期信号発生回路１２４を備え、当該同期信号発生回路１２４が発生した同期信号を他方の送信機（図１２の例では送信機１２２）に送り、これら各送信機１２１、１２２では、その同期信号に基づいて各々ワードシンクを生成し、それぞれが同一フォーマットのデジタル信号とワードシンクを受信機１２３に向けて送信するようにしたシステム構成例を示している。
【００１１】
この図１２の場合、受信機１２３では、各送信機１２１、１２２から送信されてきたデジタル信号を、それぞれ対応して設けられている受信信号処理回路１２５、１２８にて処理し、その処理後の信号を端子１２９、１３０から後段の構成に伝送する。
【００１２】
また、当該受信機１２３は、各受信信号処理回路１２５、１２８においてそれぞれ受信デジタル信号から前記１６ビットデジタルデータを読み取るためのデータ読み取りクロックを生成するデータ読み取りクロック発生回路１２６、１２７を備えている。これらデータ読み取りクロック発生回路１２６、１２７では、各々対応した送信機１２１、１２２からデジタル信号と共に送信されてきたワードシンクに基づいて、データ読み取りクロックを生成し、このデータ読み取りクロックをそれぞれ対応する受信信号処理回路１２５、１２８に送る。なお、データ読み取りクロック発生回路１２６、１２７は、後述するように、それぞれＰＬＬ回路１３１、１３２を備えている。
【００１３】
これにより、各受信信号処理回路１２５、１２８では、当該データ読み取りクロックに基づいて、受信デジタル信号から１６ビットデジタルデータを読み取り、所定の処理を行うことになる。
【００１４】
図１３には、２つの送信機１４１、１４２側に独立した同期信号発生装置１４４を設け、当該独立した同期信号発生装置１４４が発生した同期信号を２つの送信機１４１、１４２に送り、これら各送信機１４１、１４２では、その同期信号に基づいて各々ワードシンクを生成し、それぞれが同一フォーマットのデジタル信号とワードシンクを受信機１２３に向けて送信するようにしたシステム構成例を示している。なお、この図１３の場合、受信機１２３の構成は図１２の例と同様であるためその説明は省略する。
【００１５】
ここで、上述の図１１〜図１３に示した従来のシステム構成例は、データ読み取りクロック発生回路１０６、１０７、１２６、１２７内にそれぞれＰＬＬ回路１１１、１１２、１３１、１３２を備えている。すなわち、図１１〜図１３のシステム構成例では、送受信機器間で同期が取られているにも拘わらず、受信側機器内にはそれら複数の送信側機器（すなわち受信する複数のデジタル信号）にそれぞれ対応したＰＬＬ回路が必要となっている。
【００１６】
このように、送受信機器間で同期が取られているにも拘わらず、受信側機器内に複数の送信側機器（複数のデジタル信号）にそれぞれ対応したＰＬＬ回路が必要となるのは、複数の送信側機器において同期を取った状態でそれぞれ同一フォーマットの複数のデジタル信号を送信したとしても、例えば伝送路の状態や長さ、各送信側機器の種類や特性、使用条件などによって、受信側機器に到達した各デジタル信号には位相差が発生しているためである。この位相差は、上述のような伝送路の状態や長さ、各送信側機器の種類や特性、使用条件などによって、僅かな値（例えば位相差が０に近い）となる場合や、大きな値（例えば位相差が３６０度に近い）となる場合など様々である。
【００１７】
図１４には、２つの送信側機器Ａ，Ｂ間で同期を取った状態でそれぞれ送信された同一フォーマットの２つのデジタル信号ＤＡ，ＤＢが、受信側機器に到達したときのデジタル信号ＤＡ，ＤＢと、それらデジタル信号ＤＡ，ＤＢのワードシンクＷＡ，ＷＢを示している。なお、図１４の（ａ）と（ｂ）にはある一つの送信側機器Ａから送信されて受信側機器に到達したワードシンクＷＡとデジタル信号ＤＡを示し、図１４の（ｃ）と（ｄ）には他の一つの送信側機器Ｂから送信されて受信側機器に到達したワードシンクＷＢとデジタル信号ＤＢを示している。
【００１８】
この図１４から判るように、２つの送信側機器Ａ，Ｂ間で同期を取った状態でそれぞれ同一フォーマットのデジタル信号ＤＡ，ＤＢを送信したとしても、受信側機器に到達した時点ではそれらデジタルＤＡ，ＤＢ及びワードシンクＷＡ，ＷＢには位相差φが発生している。
【００１９】
このように、複数の送信側機器において同期を取った状態でそれぞれ同一フォーマットの複数のデジタル信号を送信したとしても、各デジタル信号間には種々の位相差が存在するので、それら種々の位相差が存在する各デジタル信号からそれぞれ良好にデータを読みとれるようにするために、従来のシステム構成には、複数の送信側機器（複数のデジタル信号）に各々対応したＰＬＬ回路を設けるようにしている。
【００２０】
【発明が解決しようとする課題】
上述したように、従来のシステム構成例は、受信側機器内に複数の送信側機器（複数のデジタル信号）にそれぞれ対応したＰＬＬ回路が必要となっており、その結果としてコストの上昇を招いている。
【００２１】
また、受信側機器内に複数のＰＬＬ回路を配置すると、例えば各々のＰＬＬ回路の発振器の変動等により混変調等が発生し、機器性能に悪影響を与えてしまう。
【００２２】
本発明は、上述の課題に鑑みてなされたものであり、例えば同期が取れた状態の同一フォーマットの複数のデジタル信号を同時に送受信するような場合において、それら複数のデジタル信号に対応した複数のＰＬＬ回路を必要とせず、コストの低減を図り、また、混変調等の悪影響も無くすことを可能とし、各デジタル信号からそれぞれ良好にデータを読み取ることを可能とするデジタル信号処理装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
請求項１記載の本発明に係るデジタル信号処理装置は、上述の課題を解決するために、同期信号であるワードシンクと、前記ワードシンクの切り替えタイミングに同期して送信され且つ複数のビットからなるビットデジタルデータを複数連ねたデジタル信号とを組にし、この組を複数組受信して各組の前記デジタル信号をそれぞれ信号処理するデジタル信号処理装置において、
各組の前記デジタル信号の伝送ビットレートより十分高い周波数の基準クロックを発生する一つの基準クロック発生手段と、
各組の前記ワードシンクと、前記基準クロックとが各組ごとに入力され、前記ワードシンクの期間中に前記基準クロックを前記ビットデジタルデータのビット数に応じて分周して読み取りクロックを各組ごとに生成すると共に、前記ワードシンクの切り替えタイミングごとにリセットされる各組の読み取りクロック生成手段と、
前記ワードシンクの期間中に前記読み取りクロックにより前記デジタル信号中から前記ビットデジタルデータを各組ごとに読み取る各組の受信信号処理手段とを備えたことを特徴とするものである。
【００２４】
また、請求項２記載の本発明に係るデジタル信号処理装置は、請求項１記載のデジタル信号処理装置において、
前記読み取りクロック生成手段は、前記ワードシンクと、前記基準クロックとを入力して、第１のフリップフロップ出力信号を生成する第１のフリップフロップと、
前記基準クロックと、前記第１のフリップフロップ出力信号とを入力して、第２のフリップフロップ出力信号を生成する第２のフリップフロップと、
前記第１のフリップフロップ出力信号と前記第２のフリップフロップ出力信号とを入力して、排他的論理和出力信号を生成する排他的論理和回路と、
前記基準クロックと、前記排他的論理和出力信号とを入力して、前記ワードシンクの期間中に前記基準クロックを前記ビットデジタルデータのビット数に応じて分周する分周回路とで構成したことを特徴とするものである。
【００２７】
【発明の実施の形態】
以下、本発明に係るデジタル信号処理装置の好ましい実施の形態について図面を参照しながら詳細に説明する。
【００２８】
図１には、本発明のデジタル信号処理装置が適用される第１の実施の形態の概略構成を示す。なお、当該第１の実施の形態の構成は、デジタル信号を送受信するデジタル信号送受信機の受信部分、或いは、送信されてきたデジタル信号の受信のみ行うデジタル信号受信機に適用されるものである。
【００２９】
また、この図１には、例えば前述した図１１〜図１３の例のように、２つの送信側機器から送信されてきた同一フォーマットの２つのデジタル信号及びワードシンクを受信する場合の構成例を示しているが、本発明の第１の実施の形態は２つのデジタル信号及びワードシンクだけでなく、さらに多数のデジタル信号及びワードシンクを受信する場合にも適用可能である。
【００３０】
この図１において、入力端子１には例えば図１１〜図１３に示した一方の送信機（１０１、１２１、１４１）から送信されてきたデジタル信号及びワードシンクが供給される。
【００３１】
一方、入力端子１１には例えば図１１〜図１３に示した他方の送信機（１０２、１２２、１４２）から送信されてきたデジタル信号及びワードシンクが入力される。
【００３２】
以下、送信機から送信されてきて図１の構成が受信したデジタル信号を受信デジタルデータと呼び、当該受信デジタルデータとそれに対応するワードシンクを纏めて受信信号と呼ぶことにする。
【００３３】
入力端子１からの受信信号は、受信信号処理回路２とワードシンク検出回路４に入力し、入力端子１１からの受信信号は、受信信号処理回路１２とワードシンク検出回路１４に入力する。
【００３４】
ワードシンク検出回路４は、入力端子１を介した受信信号からワードシンクを検出し、そのワードシンクをビット読み取りクロック生成回路５に送る。
【００３５】
また、ワードシンク検出回路１４は、入力端子１１を介した受信信号からワードシンクを検出し、そのワードシンクをビット読み取りクロック生成回路１５に送る。
【００３６】
基準クロック発生回路６は、予め設定されている基準クロックを発生する。当該基準クロックは、送信機から送られてくるデジタル信号の伝送ビットレートよりも十分高い周波数のクロックである。当該基準クロックは、ビット読み取りクロック生成回路５及び１５に送られる。
【００３７】
ビット読み取りクロック生成回路５では、ワードシンク検出回路４からのワードシンクと基準クロック発生回路６からの基準クロックとに基づいて、入力端子１に入力された受信信号から例えば前述した１６ビットの受信デジタルデータのビットを読み取るためのビット読み取りクロックを生成する。より具体的に説明すると、当該ビット読み取りクロック生成回路５では、基準クロックを分周器８により分周（本実施の形態では例えば１／４分周）した分周出力をビット読み取りクロックとして生成すると共に、分周リセット器７がワードシンクの切り替えタイミングで当該分周器８での分周動作をリセットすることにより、ワードシンクに同期した分周出力、すなわちワードシンクに同期したビット読み取りクロックを生成する。当該ビット読み取りクロック生成回路５により生成されたビット読み取りクロックは、受信信号処理回路２に送られる。
【００３８】
同様に、ビット読み取りクロック生成回路１５では、ワードシンク検出回路１４からのワードシンクと基準クロック発生回路６からの基準クロックとに基づいて、入力端子１１に入力された受信信号から例えば１６ビットの受信デジタルデータのビットを読み取るためのビット読み取りクロックを生成する。より具体的に説明すると、当該ビット読み取りクロック生成回路１５では、基準クロックを分周器１８により分周（例えば１／４分周）した分周出力をビット読み取りクロックとして生成すると共に、分周リセット器１７がワードシンクの切り替えタイミングで当該分周器１８での分周動作をリセットすることにより、ワードシンクに同期した分周出力、すなわちワードシンクに同期したビット読み取りクロックを生成する。当該ビット読み取りクロック生成回路１５により生成されたビット読み取りクロックは、受信信号処理回路１２に送られる。
【００３９】
受信信号処理回路２では、入力端子１に入力された受信デジタル信号から、ビット読み取りクロック生成回路５により生成されたビット読み取りクロックに基づいて、１６ビットの受信デジタルデータのビットを読み取り、所定の信号処理を行った後、当該処理後の信号を端子３から後段の構成に伝送する。
【００４０】
同様に、受信信号処理回路１２では、入力端子１１に入力された受信デジタル信号から、ビット読み取りクロック生成回路１５により生成されたビット読み取りクロックに基づいて、１６ビットの受信デジタルデータのビットを読み取り、所定の信号処理を行った後、当該処理後の信号を端子１３から後段の構成に伝送する。
【００４１】
図２には、受信信号のワードシンク及び受信デジタルデータと、基準クロック発生回路６が発生した基準クロックと、ビット読み取りクロック生成回路５，１５にて生成されたビット読み取りクロックとの関係を示す。図１に示した第１の実施の形態の構成では、入力端子１に図２の（ａ）に示すワードシンクと図２の（ｄ）に示す受信デジタルデータが入力され、基準クロック発生回路６から図２の（ｂ）に示す基準クロックが発生され、ビット読み取りクロック生成回路５，１５にて基準クロックを分周（１／４分周）したビット読み取りクロックが生成される。
【００４２】
この図２において、ビット読み取りクロックはワードシンクと基準クロックとに基づいて生成されており、当該ビット読み取りクロックによれば受信デジタルデータの中心部でデータ読み取りが行われることになる。
【００４３】
図３には、２つの送信側機器Ａ，Ｂ間で同期を取った状態でそれぞれ送信された同一フォーマットの２つのデジタルデータＤＡ，ＤＢが、第１の実施の形態の構成を有する受信側機器に到達したときのデジタルデータＤＡ，ＤＢと、それらデジタルデータＤＡ，ＤＢのワードシンクＷＡ，ＷＢと、各ワードシンクＷＡ，ＷＢ及び基準クロックにより生成されたビット読み取りクロックＲＡ，ＲＢを示している。なお、図３の（ａ）と（ｄ）には、ある一つの送信側機器Ａから送信されて受信側機器に到達したワードシンクＷＡと受信デジタルデータＤＡを示し、図３の（ｅ）と（ｈ）には、他の一つの送信側機器Ｂから送信されて受信側機器に到達したワードシンクＷＢと受信デジタルデータＤＢを示している。また、図３の（ｂ）及び（ｆ）は基準クロック発生回路６が発生した同一の基準クロックを示し、図３の（ｃ）にはビット読み取りクロック生成回路５がワードシンクＷＡ及び基準クロックから生成したビット読み取りクロックＲＡを、図３の（ｇ）にはビット読み取りクロック生成回路１５がワードシンクＷＢ及び基準クロックから生成したビット読み取りクロックＲＢを示している。
【００４４】
この図３から判るように、２つの送信側機器Ａ，Ｂ間で同期を取った状態でそれぞれ同一フォーマットのデジタルデータＤＡ，ＤＢを送信したとしても、受信側機器に到達した時点ではそれらの受信デジタルデータＤＡ，ＤＢ及びワードシンクＷＡ，ＷＢには位相差φが発生している。
【００４５】
この場合、従来の構成であれば、当該位相差φが存在するため、各受信デジタルデータＤＡ，ＤＢに対応した２つのＰＬＬ回路が必要となるが、本発明の第１の実施の形態の構成によれば、同一の基準クロック発生回路６が発生した基準クロックと、各受信デジタルデータＤＡ，ＤＢに対応する各ワードシンクＷＡ，ＷＢとに基づいて、それぞれ受信デジタルデータＤＡ，ＤＢのビット読み取りクロックＲＡ，ＲＢを生成するようにしているため、従来例のような各受信デジタルデータＤＡ，ＤＢに対応した２つのＰＬＬ回路を用いなくても、位相差φだけずれた各受信デジタルデータＤＡとＤＢに対してそれぞれ常に適した読み取りクロックを生成することが可能となっている。また、本発明の第１の実施の形態の構成では、従来例のように２つのＰＬＬ回路を用いないため、ＰＬＬ回路の発振器の変動等による混変調等の悪影響も無くすことが可能となっている。
【００４６】
図４には、上述したように基準クロックとワードシンクに基づいてビット読み取りクロックを生成する、図１のビット読み取りクロック生成回路５及び１５の具体的な構成例を示す。また、図５には、図４の構成の各部の信号波形を示している。
【００４７】
この図４において、端子２１には図１のワードシンク検出回路４又は１４からの図５の（ａ）に示すようなワードシンクが入力され、端子２２には図１の基準クロック発生回路６からの図５の（ｂ）に示すような基準クロックが入力される。端子２１を介したワードシンクはＤタイプフリップフロップ（Ｄ−ＦＦ）２３のデータ入力端子に入力される。また、端子２２を介した基準クロックはＤタイプフリップフロップ２３のクロック反転入力端子と、同じくＤタイプフリップフロップ２４のクロック反転入力端子と、カウンタ２６の入力端子に入力される。
【００４８】
Ｄタイプフリップフロップ２３では、図５の（ａ）及び（ｂ）に示すように、基準クロックの例えば立ち下がりによってワードシンクをラッチし、したがって、当該Ｄタイプフリップフロップ２３のデータ出力端子からは、図５の（ｃ）に示すような出力が得られることになる。当該Ｄタイプフリップフロップ２３のデータ出力端子からの出力は、Ｄタイプフリップフロップ２４のデータ入力端子と、２入力ＮＡＮＤ（排他的論理和）回路２５の一方の入力端子に入力する。
【００４９】
Ｄタイプフリップフロップ２４では、図５の（ｂ）に示す基準クロックの立ち下がりによって、Ｄタイプフリップフロップ２３からの図５の（ｃ）に示した出力をラッチし、したがって、当該Ｄタイプフリップフロップ２４のデータ反転出力端子からは、図５の（ｄ）に示すような出力が得られることになる。当該Ｄタイプフリップフロップ２４のデータ反転出力端子からの出力は、２入力ＮＡＮＤ回路２５の他方の入力端子に入力する。
【００５０】
２入力ＮＡＮＤ回路２５では、図５の（ｃ）に示したＤタイプフリップフロップ２３のデータ出力端子からの出力と、図５の（ｄ）に示したＤタイプフリップフロップ２４のデータ反転出力端子からの出力との排他的論理和をとる。これにより、当該２入力ＮＡＮＤ回路２５の出力端子からは、図５の（ｅ）に示したように、Ｄタイプフリップフロップ２３及び２４の出力が共にハイレベルとなったときにのみローレベルとなる信号が出力されることになる。当該２入力ＮＡＮＤ回路２５の出力信号は、カウンタ２６のロード反転入力端子に入力される。
【００５１】
カウンタ２６は、１／４分周カウンタであり、ロード反転入力端子がローレベルとなった時にスタートの位置決めが行われ、カウンタ出力値がプリセット値設定器２８により設定された値になったときにカウント値１にプリセットされるものである。当該カウンタ２６のカウント出力は、図５の（ｆ）に示すビット読み取りクロック（１／４分周出力）として、端子２７から出力される。
【００５２】
この図４の構成によれば、２段のＤタイプフリップフロップ２３及び２４と２入力ＮＡＮＤ回路２５により、ワードシンクの立ち上がりから一定時間経過後のタイミングを、１／４分周カウンタ２６のカウントスタート位置としているため、図５の（ｆ）及び（ｇ）に示すように、受信デジタルデータに対して常に適した読み取りクロックを生成することが可能であり、受信デジタルデータが安定する略々中心部分でデータを読み取ることが可能となっている。
【００５３】
次に、図６には、本発明のデジタル信号処理装置が適用される第２の実施の形態の概略構成を示す。
【００５４】
なお、当該第２の実施の形態の構成も第１の実施の形態と同様に、デジタル信号を送受信するデジタル信号送受信機の受信部分、或いは、送信されてきたデジタル信号の受信のみ行うデジタル信号受信機装置に適用されるものである。
【００５５】
また、この図６の例は、例えば前述した図１１〜図１３の例のように、２つの送信側機器から送信されてきた同一フォーマットの２つのデジタル信号及びワードシンクを受信する場合の構成例を示しているが、本発明の第２の実施の形態は２つのデジタル信号及びワードシンクだけでなく、さらに多数のデジタル信号及びワードシンクを受信する場合にも適用可能である。
【００５６】
この図６において、入力端子３１には例えば図１１〜図１３に示した一方の送信機（１０１、１２１、１４１）から送信されてきたデジタル信号及びワードシンクが供給される。
【００５７】
一方、入力端子４１には例えば図１１〜図１３に示した他方の送信機（１０２、１２２、１４２）から送信されてきたデジタル信号及びワードシンクが入力される。
【００５８】
以下、送信機から送信されてきて図６の構成が受信したデジタル信号を受信デジタルデータと呼び、当該受信デジタルデータとそれに対応するワードシンクを纏めて受信信号と呼ぶことにする。
【００５９】
入力端子３１からの受信信号は、受信信号処理回路３２とワードシンク検出回路３４に入力し、入力端子４１からの受信信号は、受信信号処理回路４２とワードシンク検出回路４４に入力する。
【００６０】
ワードシンク検出回路３４は、入力端子３１を介した受信信号からワードシンクを検出し、そのワードシンクをビット読み取りクロック生成回路３５に送ると共に、ＰＬＬクロック発生回路３６にも送る。
【００６１】
また、ワードシンク検出回路４４は、入力端子４１を介した受信信号からワードシンクを検出し、そのワードシンクをビット読み取りクロック生成回路４５に送る。
【００６２】
ＰＬＬクロック発生回路３６は、ワードシンク検出回路３４から供給されたワードシンクに基づいて、送信機から送られてくるデジタル信号の伝送ビットレートよりも十分高い周波数のＰＬＬクロックを発生し、そのＰＬＬクロックをビット読み取りクロック生成回路３５及び４５に供給する。
【００６３】
ビット読み取りクロック生成回路３５では、ワードシンク検出回路３４からのワードシンクとＰＬＬクロック発生回路３６からのＰＬＬクロックとに基づいて、入力端子３１に入力された受信信号から例えば前述した１６ビットの受信デジタルデータのビットを読み取るためのビット読み取りクロックを生成する。より具体的に説明すると、当該ビット読み取りクロック生成回路３５では、ＰＬＬクロックを分周器３８により分周（例えば１／４分周）した分周出力をビット読み取りクロックとして生成すると共に、分周リセット器３７がワードシンクの切り替えタイミングで当該分周器３８での分周動作をリセットすることにより、ワードシンクに同期した分周出力、すなわちワードシンクに同期したビット読み取りクロックを生成する。当該ビット読み取りクロック生成回路３５により生成されたビット読み取りクロックは、受信信号処理回路３２に送られる。
【００６４】
同様に、ビット読み取りクロック生成回路４５では、ワードシンク検出回路４４からのワードシンクとＰＬＬクロック発生回路３６からのＰＬＬクロックとに基づいて、入力端子４１に入力された受信信号から例えば１６ビットの受信デジタルデータのビットを読み取るためのビット読み取りクロックを生成する。より具体的に説明すると、当該ビット読み取りクロック生成回路４５では、ＰＬＬクロックを分周器４８により分周（例えば１／４分周）した分周出力をビット読み取りクロックとして生成すると共に、分周リセット器４７がワードシンクの切り替えタイミングで当該分周器４８での分周動作をリセットすることにより、ワードシンクに同期した分周出力、すなわちワードシンクに同期したビット読み取りクロックを生成する。当該ビット読み取りクロック生成回路４５により生成されたビット読み取りクロックは、受信信号処理回路４２に送られる。
【００６５】
受信信号処理回路３２では、入力端子３１に入力された受信デジタル信号から、ビット読み取りクロック生成回路３５により生成されたビット読み取りクロックに基づいて、１６ビットの受信デジタルデータのビットを読み取り、所定の信号処理を行った後、当該処理後の信号を端子３３から後段の構成に伝送する。
【００６６】
同様に、受信信号処理回路４２では、入力端子４１に入力された受信デジタル信号から、ビット読み取りクロック生成回路４５により生成されたビット読み取りクロックに基づいて、１６ビットの受信デジタルデータのビットを読み取り、所定の信号処理を行った後、当該処理後の信号を端子４３から後段の構成に伝送する。
【００６７】
図７には、受信信号のワードシンク及び受信デジタルデータと、ＰＬＬクロック発生回路３６が発生したＰＬＬクロックと、ビット読み取りクロック生成回路３５，４５にて生成されたビット読み取りクロックとの関係を示す。図６に示した第２の実施の形態の構成では、入力端子３１に図７の（ａ）に示すワードシンクと図７の（ｄ）に示す受信デジタルデータが入力され、ＰＬＬクロック発生回路３６から図７の（ｂ）に示すＰＬＬクロックが発生され、ビット読み取りクロック生成回路３５，４５にてＰＬＬクロックを分周（１／４分周）したビット読み取りクロックが生成される。
【００６８】
この図７において、ビット読み取りクロックはワードシンクとＰＬＬクロックとに基づいて生成されており、当該ビット読み取りクロックによれば受信デジタルデータの中心部でデータ読み取りが行われることになる。
【００６９】
図８には、２つの送信側機器Ａ，Ｂ間で同期を取った状態でそれぞれ送信された同一フォーマットの２つのデジタルデータＤＡ，ＤＢが、第２の実施の形態の構成を有する受信側機器に到達したときのデジタルデータＤＡ，ＤＢと、それらデジタルデータＤＡ，ＤＢのワードシンクＷＡ，ＷＢと、各ワードシンクＷＡ，ＷＢ及びＰＬＬクロックにより生成されたビット読み取りクロックＲＡ，ＲＢを示している。なお、図８の（ａ）と（ｄ）には、ある一つの送信側機器Ａから送信されて受信側機器に到達したワードシンクＷＡと受信デジタルデータＤＡを示し、図８の（ｅ）と（ｈ）には、他の一つの送信側機器Ｂから送信されて受信側機器に到達したワードシンクＷＢと受信デジタルデータＤＢを示している。また、図８の（ｂ）及び（ｆ）はＰＬＬクロック発生回路３６が発生した同一のＰＬＬクロックを示し、図８の（ｃ）にはビット読み取りクロック生成回路３５がワードシンクＷＡ及びＰＬＬクロックから生成したビット読み取りクロックＲＡを、図８の（ｇ）にはビット読み取りクロック生成回路４５がワードシンクＷＢ及びＰＬＬクロックから生成したビット読み取りクロックＲＢを示している。
【００７０】
この図８から判るように、２つの送信側機器Ａ，Ｂ間で同期を取った状態でそれぞれ同一フォーマットのデジタルデータＤＡ，ＤＢを送信したとしても、受信側機器に到達した時点ではそれらの受信デジタルデータＤＡ，ＤＢ及びワードシンクＷＡ，ＷＢには位相差φが発生している。
【００７１】
この場合、従来の構成であれば、当該位相差φが存在するため、各受信デジタルデータＤＡ，ＤＢに対応した２つのＰＬＬ回路が必要となるが、本発明の第２の実施の形態の構成によれば、同一の一つのＰＬＬクロック発生回路３６がワードシンクＷＡ，ＷＢのうち何れか一方（本実施の形態ではワードシンクＷＡ）から生成したＰＬＬクロックと、各受信デジタルデータＤＡ，ＤＢに対応する各ワードシンクＷＡ，ＷＢとに基づいて、それぞれ受信デジタルデータＤＡ，ＤＢのビット読み取りクロックＲＡ，ＲＢを生成するようにしているため、従来例のような２つの受信デジタルデータＤＡ，ＤＢに対応した２つのＰＬＬ回路を用いなくても、位相差φだけずれた各受信デジタルデータＤＡとＤＢに対してそれぞれ常に適した読み取りクロックを生成することが可能となっている。また、本発明の第２の実施の形態の構成では、従来例のように２つのＰＬＬ回路を用いないため、ＰＬＬ回路の発振器の変動等による混変調等の悪影響も無くすことが可能となっている。
【００７２】
上述したようにＰＬＬクロックとワードシンクに基づいてビット読み取りクロックを生成する、図６のビット読み取りクロック生成回路３５及び４５の具体的な構成例としては、前述した図４と同じものを用いることができる。
【００７３】
但し、第２の実施の形態の場合、図４の構成の端子２２には、図６のＰＬＬクロック発生回路３６が発生したＰＬＬクロックが供給される。
【００７４】
以下、第２の実施の形態に適用した図４の構成について、図１０に示す波形図を参照しながら説明する。
【００７５】
この第２の実施の形態に適用された図４の構成において、端子２１には図６のワードシンク検出回路３４又は４４からの図１０の（ａ）に示すようなワードシンクが入力され、端子２２には図６のＰＬＬクロック発生回路３６からの図１０の（ｂ）に示すようなＰＬＬクロックが入力される。
【００７６】
Ｄタイプフリップフロップ２３では、図１０の（ａ）及び（ｂ）に示すように、ＰＬＬクロックの例えば立ち下がりによってワードシンクをラッチし、図１０の（ｃ）に示すような出力をデータ出力端子から出力する。
【００７７】
Ｄタイプフリップフロップ２４では、図１０の（ｂ）に示すＰＬＬクロックの立ち下がりによって、Ｄタイプフリップフロップ２３からの図１０の（ｃ）に示した出力をラッチし、図１０の（ｄ）に示すような出力をデータ反転出力端子から出力する。
【００７８】
２入力ＮＡＮＤ回路２５では、図１０の（ｃ）に示したＤタイプフリップフロップ２３の出力と、図１０の（ｄ）に示したＤタイプフリップフロップ２４の出力との排他的論理和をとる。これにより、当該２入力ＮＡＮＤ回路２５の出力端子からは、図１０の（ｅ）に示したように、Ｄタイプフリップフロップ２３及び２３の出力が共にハイレベルとなったときにのみローレベルとなる信号が出力されることになる。
【００７９】
カウンタ２６からは、図１０の（ｆ）に示すビット読み取りクロック（１／４分周出力）が出力され端子２７に送られる。
【００８０】
第２の実施の形態に適用された図４の構成においても第１の実施の形態の場合と同様に、図１０の（ｆ）及び（ｇ）に示すように、受信デジタルデータに対して常に適した読み取りクロックを生成することが可能であり、受信デジタルデータが安定する略々中心部分でデータを読み取ることが可能となっている。
【００８１】
なお、本発明の第１、第２の実施の形態では、受信デジタルデータのビット読み取りクロックをワードシンクに基づいて生成する方法を例に挙げたが、例えば受信デジタルデータそのものに含まれる場合はそれをもとに生成することも可能である。
【００８２】
【発明の効果】
請求項１記載の本発明に係るデジタル信号処理装置によれば、同期信号であるワードシンクと、ワードシンクの切り替えタイミングに同期して送信され且つ複数のビットからなるビットデジタルデータを複数連ねたデジタル信号とを組にし、この組を複数組受信して各組のデジタル信号をそれぞれ信号処理するにあたって、とくに、ワードシンクは、このワードシンクの切り替えタイミングに同期して各組のデジタル信号を受信する機能を備え、且つ、ワードシンクの期間中に一つの基準クロック発生手段からの基準クロックをデジタル信号中のビットデジタルデータのビット数に応じて分周して読み取りクロックを各組ごとに生成すると共に、ワードシンクの切り替えタイミングごとにリセットする機能を備えているので、各組のワードシンクを確実且つ容易に検出でき、且つ、ワードシンクの期間中に各組のデジタル信号を確実に読み取ることができる。更に、一つの基準クロック発生手段により各組のデジタル信号に対応したＰＬＬ回路を各組ごとに必要とせず、コストの低減を実現でき、また、混変調等の悪影響も無くすことが可能である。
【００８３】
また、請求項２記載の本発明に係るデジタル信号処理装置によれば、読み取りクロック生成手段は、周知の電子部品を用いて簡単な回路で構成しているので、デジタル信号処理装置を安価に提供できる。
【図面の簡単な説明】
【図１】本発明のデジタル信号処理装置が適用される第１の実施の形態の概略構成を示すブロック図である。
【図２】図１の第１の実施の形態の構成の主要部の信号波形を示す波形図である。
【図３】図１の第１の実施の形態の構成が受信する２つの受信デジタルデータに位相差が存在する場合でも、各受信デジタルデータに対してそれぞれ常に適した読み取りクロックを生成することが可能となることの説明に用いる波形図である。
【図４】第１、第２の実施の形態の構成中、ビット読み取りクロック生成回路部分の具体的構成例を示す回路図である。
【図５】第１の実施の形態に適用された図４のビット読み取りクロック生成回路の各部の信号波形を示す波形図である。
【図６】本発明のデジタル信号処理装置が適用される第２の実施の形態の概略構成を示すブロック図である。
【図７】図６の第２の実施の形態の構成の主要部の信号波形を示す波形図である。
【図８】図６の第２の実施の形態の構成が受信する２つの受信デジタルデータに位相差が存在する場合でも、各受信デジタルデータに対してそれぞれ常に適した読み取りクロックを生成することが可能となることの説明に用いる波形図である。
【図９】第２の実施の形態に適用された図４のビット読み取りクロック生成回路の各部の信号波形を示す波形図である。
【図１０】１６ビットデジタルデータからなるデジタル信号と、当該デジタル信号と共に送受信される同期信号であるワードシンクの一例を示す波形図である。
【図１１】受信機側で同期信号を発生して送信機側に供給し、各送信機がそれぞれ同期した同一フォーマットのデジタル信号を受信機に送信する、従来のシステム構成例を示すブロック図である。
【図１２】一方の送信機が同期信号を発生して他方の送信機側に送り、各送信機がそれぞれ同期した同一フォーマットのデジタル信号を受信機に送信する、従来のシステム構成例を示すブロック図である。
【図１３】独立した同期信号発生装置が同期信号を発生して各送信機側に送り、各送信機がそれぞれ同期した同一フォーマットのデジタル信号を受信機に送信する、従来のシステム構成例を示すブロック図である。
【図１４】２つの送信機からそれぞれ同期した同一フォーマットの２つのデジタル信号を送信した場合でも、受信機に到達した時点で２つのデジタル信号に位相差が存在する例の説明に用いる図である。
【符号の説明】
２，１２，３２，４２…受信信号処理回路、４，１４，３４，４４…ワードシンク検出回路、５，１５，３５，４５…ビット読み取りクロック発生回路、６…基準クロック発生回路、７，１７，３７，４７…分周リセット器、８，１８，３８，４８…分周器、２３，２４…Ｄタイプフリップフロップ、２５…２入力ＮＡＮＤ回路、２６…１／４分周カウンタ、２８…プリセット設定器、３６…ＰＬＬクロック発生回路
Claims (2)
- 同期信号であるワードシンクと、前記ワードシンクの切り替えタイミングに同期して送信され且つ複数のビットからなるビットデジタルデータを複数連ねたデジタル信号とを組にし、この組を複数組受信して各組の前記デジタル信号をそれぞれ信号処理するデジタル信号処理装置において、
各組の前記デジタル信号の伝送ビットレートより十分高い周波数の基準クロックを発生する一つの基準クロック発生手段と、
各組の前記ワードシンクと、前記基準クロックとが各組ごとに入力され、前記ワードシンクの期間中に前記基準クロックを前記ビットデジタルデータのビット数に応じて分周して読み取りクロックを各組ごとに生成すると共に、前記ワードシンクの切り替えタイミングごとにリセットされる各組の読み取りクロック生成手段と、
前記ワードシンクの期間中に前記読み取りクロックにより前記デジタル信号中から前記ビットデジタルデータを各組ごとに読み取る各組の受信信号処理手段とを備えたことを特徴とするデジタル信号処理装置。 - 請求項１記載のデジタル信号処理装置において、
前記読み取りクロック生成手段は、前記ワードシンクと、前記基準クロックとを入力して、第１のフリップフロップ出力信号を生成する第１のフリップフロップと、
前記基準クロックと、前記第１のフリップフロップ出力信号とを入力して、第２のフリップフロップ出力信号を生成する第２のフリップフロップと、
前記第１のフリップフロップ出力信号と前記第２のフリップフロップ出力信号とを入力して、排他的論理和出力信号を生成する排他的論理和回路と、
前記基準クロックと、前記排他的論理和出力信号とを入力して、前記ワードシンクの期間中に前記基準クロックを前記ビットデジタルデータのビット数に応じて分周する分周回路とで構成したことを特徴とするデジタル信号処理装置。
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