JPS596542B2 - パルス受信回路 - Google Patents
パルス受信回路Info
- Publication number
- JPS596542B2 JPS596542B2 JP54137034A JP13703479A JPS596542B2 JP S596542 B2 JPS596542 B2 JP S596542B2 JP 54137034 A JP54137034 A JP 54137034A JP 13703479 A JP13703479 A JP 13703479A JP S596542 B2 JPS596542 B2 JP S596542B2
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- JP
- Japan
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- phase
- clock signal
- clock
- signal
- digital information
- Prior art date
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- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は、ディジタル情報信号とク頭ノク信号が伝送さ
れるディジタル信号伝送方式におけるパルス受信回路に
関するものである。
れるディジタル信号伝送方式におけるパルス受信回路に
関するものである。
従来、局舎内でディジタル信号を伝送する信号再生方式
は第１図に示したように構成されている。
は第１図に示したように構成されている。
第１図は情報信号中に含まれるクロック信号を抽出する
方式を示したもので、１は送信側端局、２は受信側端局
、３は局舎内の各種端局装置にクロック信号を分配する
網同期発信装置、４は伝送路、５はクロック信号を抽出
するクロック信号抽出回路、６は信号変換回路である。
この方式において、クロック信号抽出回路５は、多くの
場合、コイルとキャパシタからなるタンク回路を有して
おり、この部分のＩＣ化は困難であり、小型化、経済化
に適さず、またクロック信号成分を抽出するために、伝
送路符号形式に制限があり、零符号連続禁止などのよう
に、信号にも制限があつた。
方式を示したもので、１は送信側端局、２は受信側端局
、３は局舎内の各種端局装置にクロック信号を分配する
網同期発信装置、４は伝送路、５はクロック信号を抽出
するクロック信号抽出回路、６は信号変換回路である。
この方式において、クロック信号抽出回路５は、多くの
場合、コイルとキャパシタからなるタンク回路を有して
おり、この部分のＩＣ化は困難であり、小型化、経済化
に適さず、またクロック信号成分を抽出するために、伝
送路符号形式に制限があり、零符号連続禁止などのよう
に、信号にも制限があつた。
第２図は、従来のクロック信号を別線で伝送する方式を
示したもので、Ｔは情報信号用伝送路、８はクロック信
号用伝送路、９はクロック再生回路である。
示したもので、Ｔは情報信号用伝送路、８はクロック信
号用伝送路、９はクロック再生回路である。
この方式は、クロック信号を別線で伝送する方式である
ため、タンク回路は不要であり、符号形式にも制限はな
いが、クロック信号伝送用の伝送路が別に必要であり、
布線量が多くなるという欠点を有している。
ため、タンク回路は不要であり、符号形式にも制限はな
いが、クロック信号伝送用の伝送路が別に必要であり、
布線量が多くなるという欠点を有している。
本発明は、上記従来例の欠点を除去するために、網同期
発信装置から送られてきたクロックを用いてｎ相のクロ
ックを作り、このｎ相の中から誤りなく情報信号を再生
できるクロック位相を自動的に選択するパルス受信回路
を提供するものである。
発信装置から送られてきたクロックを用いてｎ相のクロ
ックを作り、このｎ相の中から誤りなく情報信号を再生
できるクロック位相を自動的に選択するパルス受信回路
を提供するものである。
以下、図面により実施例を詳細に説明する。第３図は、
本発明の１実施例を示したもので、１０は情報信号入力
端子、１１はクロック信号入’力端子、１２はｎ相クロ
ツク発生回路、１３はｎ相から１相を選択するためのｎ
対１セレクタ、１４はセレクタ制御信号を発生するため
のカウンタ、１５，１６は遅延回路、１７〜２０はフリ
ツプフロツプ回路、２１は反転回路、２２は排他的論理
和回路、２３は再生された情報信号出力端子、２４は選
択されたクロツク信号出力端子である。次に、本実施例
の動作を説明する。まず、初期状態でｎ相のクロツクの
中から適当な位相φ１（１４１こｎ）が選ばれていたと
する。このφ１のクロツクによりフリツプフロツプ１７
で情報信号を読みこむ。一方、フリツプフロツプ１８で
はφｉのクロツクを少し遅延させたタロツクにより情報
信号を読みこむ。φｉが情報信号を正しく再生するのに
十分な位相余裕があれば、φｉを少し遅延させた位相で
情報信号を再生しても正しく再生できると考えられる。
そこで、φｉとφｉを少し遅延させたクロツクで情報信
号を発生し、両者の値が一致するか否かを判定すればよ
い。第３図ではこの比較を安定に行なえるように、フリ
ツプフロツプ１９，２０を用いて、これらの出力を排他
的論理和回路２２で一致判定を行なつている。これが一
致したときは、この位相φｉでの読み込みを継続し、不
一致のときには、セレクタ１３、カウンタ１４により新
しい位相φｊ（ｊ＝ｉ＋１，ｍ０ｄｎ）を選択し、上記
で述べた操作を自動的に行なう。φ１，φ２，・・・・
・・，φｎのいずれかは正しく情報信号を読みこむこと
ができるので、上記の操作により必らず正しいクロツク
で情報信号を受信できる。
本発明の１実施例を示したもので、１０は情報信号入力
端子、１１はクロック信号入’力端子、１２はｎ相クロ
ツク発生回路、１３はｎ相から１相を選択するためのｎ
対１セレクタ、１４はセレクタ制御信号を発生するため
のカウンタ、１５，１６は遅延回路、１７〜２０はフリ
ツプフロツプ回路、２１は反転回路、２２は排他的論理
和回路、２３は再生された情報信号出力端子、２４は選
択されたクロツク信号出力端子である。次に、本実施例
の動作を説明する。まず、初期状態でｎ相のクロツクの
中から適当な位相φ１（１４１こｎ）が選ばれていたと
する。このφ１のクロツクによりフリツプフロツプ１７
で情報信号を読みこむ。一方、フリツプフロツプ１８で
はφｉのクロツクを少し遅延させたタロツクにより情報
信号を読みこむ。φｉが情報信号を正しく再生するのに
十分な位相余裕があれば、φｉを少し遅延させた位相で
情報信号を再生しても正しく再生できると考えられる。
そこで、φｉとφｉを少し遅延させたクロツクで情報信
号を発生し、両者の値が一致するか否かを判定すればよ
い。第３図ではこの比較を安定に行なえるように、フリ
ツプフロツプ１９，２０を用いて、これらの出力を排他
的論理和回路２２で一致判定を行なつている。これが一
致したときは、この位相φｉでの読み込みを継続し、不
一致のときには、セレクタ１３、カウンタ１４により新
しい位相φｊ（ｊ＝ｉ＋１，ｍ０ｄｎ）を選択し、上記
で述べた操作を自動的に行なう。φ１，φ２，・・・・
・・，φｎのいずれかは正しく情報信号を読みこむこと
ができるので、上記の操作により必らず正しいクロツク
で情報信号を受信できる。
また遅延回路１５，１６としては波形の立ち上がり遅延
時間、ジツタ等を考慮して、反転ゲートを４段程度用い
れば良い。なお、情報の占有率が１００％であるため、
Ｎ２で良い場合が多いので、この場合の回路図は、第４
図に示したようになる。
時間、ジツタ等を考慮して、反転ゲートを４段程度用い
れば良い。なお、情報の占有率が１００％であるため、
Ｎ２で良い場合が多いので、この場合の回路図は、第４
図に示したようになる。
以上述べたように、本発明は、情報信号と周波数は同期
しているが、位相は独立なりロツクを用い、このクロツ
クから自動的に情報信号の位相に適したクロツク信号を
発生するので、デイジタル回路でのみ構成しＩＣ化に適
しており、経済的な信号発生回路が構成でき、しかも情
報信号列からクロツクを抽出する必要がないので、零符
号連続禁止等情報信号に対する制約を課す必要もないと
いう利点がある。
しているが、位相は独立なりロツクを用い、このクロツ
クから自動的に情報信号の位相に適したクロツク信号を
発生するので、デイジタル回路でのみ構成しＩＣ化に適
しており、経済的な信号発生回路が構成でき、しかも情
報信号列からクロツクを抽出する必要がないので、零符
号連続禁止等情報信号に対する制約を課す必要もないと
いう利点がある。
第１図、第２図は、従来のデイジタル信号伝送方式図、
第３図は、本発明の１実施例の構成図、第４図は、第２
図で２相のクロツクを用いたときの一実施例の構成図で
ある。 １・・・・・・送信側端局、２・・・・・・受信側端局
、３・・・・・・網同期発振装置、４・・・・・・伝送
路、５・・・・・・クロツク信号抽出回路、６・・・・
・・信号変換回路、７・・・・・・情報信号用伝送路、
゛８・・・・・・クロツク信号用伝送路、９・・・・・
・クロツク再生回路、１０・・・・・・情報信号入力端
子、１１・・・・・・クロツク信号入力端子、１２・・
・・・・ｎ相クロツク発生回路、１３・・・・・・ｎ対
１セレクタ、１４・・・・・・制御カウンタ、１５，１
６・・・・・・遅延回路、１７〜２０・・・・・・フリ
ツプフロツプ回路、２１・・・・・・反転回路、２２・
・・・・・排他的論理和回路、２３・・・・・・情報信
号出力端子、２４・・・・・・クロツク信号出力端子。
第３図は、本発明の１実施例の構成図、第４図は、第２
図で２相のクロツクを用いたときの一実施例の構成図で
ある。 １・・・・・・送信側端局、２・・・・・・受信側端局
、３・・・・・・網同期発振装置、４・・・・・・伝送
路、５・・・・・・クロツク信号抽出回路、６・・・・
・・信号変換回路、７・・・・・・情報信号用伝送路、
゛８・・・・・・クロツク信号用伝送路、９・・・・・
・クロツク再生回路、１０・・・・・・情報信号入力端
子、１１・・・・・・クロツク信号入力端子、１２・・
・・・・ｎ相クロツク発生回路、１３・・・・・・ｎ対
１セレクタ、１４・・・・・・制御カウンタ、１５，１
６・・・・・・遅延回路、１７〜２０・・・・・・フリ
ツプフロツプ回路、２１・・・・・・反転回路、２２・
・・・・・排他的論理和回路、２３・・・・・・情報信
号出力端子、２４・・・・・・クロツク信号出力端子。
Claims (1)
- １ 互いに周波数が同期している占有率１００％のディ
ジタル情報信号とクロック信号が互いに独立の位相関係
で到来するパルス受信回路において、受信した前記クロ
ック信号を用いてｎ相のクロック信号を作り、該ｎ相ク
ロック信号の中から、前記ディジタル情報を読み込むた
めの任意の一つの位相の読込みクロックを選び、該読込
みクロック信号から位相が少し遅れた遅れクロック信号
を作り、前記読込みクロック信号のパルス立上り位相と
それに続く前記遅れクロック信号のパルス立上り位相と
の間に、前記ディジタル情報信号のパルスの立上り位相
または立下り位相が位置するか否かを判定し、前記クロ
ック信号の両位相間に前記ディジタル情報信号の位相が
位置する場合は、前記ｎ相クロック信号から別の一つの
クロック信号を選び、再び前記位相判定を行なう手順の
繰返しにより、前記クロック信号の両位相間に前記ディ
ジタル情報信号の位相が位置しない状態を自動的に選択
できるようにしたことを特徴とするパルス受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54137034A JPS596542B2 (ja) | 1979-10-25 | 1979-10-25 | パルス受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54137034A JPS596542B2 (ja) | 1979-10-25 | 1979-10-25 | パルス受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5661851A JPS5661851A (en) | 1981-05-27 |
| JPS596542B2 true JPS596542B2 (ja) | 1984-02-13 |
Family
ID=15189295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54137034A Expired JPS596542B2 (ja) | 1979-10-25 | 1979-10-25 | パルス受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596542B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3332939A1 (de) * | 1983-09-13 | 1985-03-28 | ANT Nachrichtentechnik GmbH, 7150 Backnang | Schaltungsanordnung zum synchronisieren der flanken von binaersignalen mit einem takt |
| JPS60244130A (ja) * | 1984-05-18 | 1985-12-04 | Hitachi Ltd | 識別位相検出方式 |
| FR2604043B1 (fr) * | 1986-09-17 | 1993-04-09 | Cit Alcatel | Dispositif de recalage d'un ou plusieurs trains de donnees binaires de debits identiques ou sous-multiples sur un signal de reference d'horloge synchrone |
| JPH01151333A (ja) * | 1987-12-08 | 1989-06-14 | Nec Corp | データ信号とクロック信号の自動位相調整方式 |
| JP2585432B2 (ja) * | 1989-07-21 | 1997-02-26 | 株式会社日立製作所 | ビット位相同期回路 |
-
1979
- 1979-10-25 JP JP54137034A patent/JPS596542B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5661851A (en) | 1981-05-27 |
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