JP2003258781A - クロック生成回路およびそれを用いたデータ抽出回路 - Google Patents

クロック生成回路およびそれを用いたデータ抽出回路

Info

Publication number
JP2003258781A
JP2003258781A JP2002051877A JP2002051877A JP2003258781A JP 2003258781 A JP2003258781 A JP 2003258781A JP 2002051877 A JP2002051877 A JP 2002051877A JP 2002051877 A JP2002051877 A JP 2002051877A JP 2003258781 A JP2003258781 A JP 2003258781A
Authority
JP
Japan
Prior art keywords
data
input
circuit
data rate
delay circuits
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2002051877A
Other languages
English (en)
Inventor
Tadashi Nonaka
忠 野中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2002051877A priority Critical patent/JP2003258781A/ja
Priority to US10/373,718 priority patent/US20030161427A1/en
Publication of JP2003258781A publication Critical patent/JP2003258781A/ja
Abandoned legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00234—Layout of the delay element using circuits having two logic levels
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
    • H04L7/0066—Detection of the synchronisation error by features other than the received signal transition detection of error based on transmission code rule

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】 【課題】シリアルデータ入力に同期してデータを正確に
抽出するためのサンプリングクロックを再生してクロッ
ク配線を簡略化でき、受信データの値が長い期間にわた
って遷移しなかった後に受信データの再生が欠落する恐
れを防止する。 【解決手段】全体として縦属接続され、初段回路にシリ
アルデータ入力が分岐して入力し、各段回路は入力デー
タをシリアルデータ入力のデータレート分だけ遅延さ
せ、かつ、入力データに対してデータレートの１／ｎ
（整数）の周期だけずれたパルス信号をシリアルデータ
入力のビットデータ毎に１つ出力する複数のデータレー
ト遅延回路10と、この複数のデータレート遅延回路から
それぞれ出力するパルス信号の論理和をとってシリアル
データ入力からデータを抽出するためのサンプリングク
ロックを出力する論理回路20とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、クロック生成回路
およびそれを用いたデータ抽出回路に関するもので、例
えば高速データ通信における受信側に使用されるもので
ある。
【０００２】
【従来の技術】図４は、データ通信システムの一例を示
している。
【０００３】図４に示すように、互いに異なるクロック
信号源を有する通信機器Ｔ、Ｒ間のシリアル伝送におい
ては、受信側の通信機器Ｒで送信側の通信機器Ｔと同一
周波数ft、frのクロック信号を必要とする。
【０００４】しかし、例えば図５に示すように、受信側
でデータをサンプリングするためのクロック信号の位相
シフトが発生し、送信側のクロック信号との間で周波数
オフセットが発生してしまうと、シリアル受信データ
（例えば差動信号形式）とクロック信号とのタイミング
関係がずれ、データ再生が不可能になるおそれがある。
そこで、受信側では、シリアル受信データと同期したサ
ンプリングクロックを用いてシリアル受信データをサン
プリングして再生データを得ている。
【０００５】受信側でサンプリングクロックを生成する
クロック生成回路には種々の方式のものがあるが、その
１つに多相クロックを使用したクロック生成回路があ
る。
【０００６】図６は、図４中の受信側の通信機器Ｒにお
ける従来の多相クロックを使用したデータ抽出回路の一
例を示す。
【０００７】図７は、図６のデータ抽出回路の動作例を
示す。
【０００８】図６および図７に示すデータ抽出回路は、
受信データの立ち上がり（または立ち下がり）エッジ
と、多相クロック生成回路51で生成されたｎ相の多相ク
ロックCK1,CK2,…CKn の中から選択回路52で選択した抽
出クロックのエッジまでの位相を位相比較回路53で比較
している。そして、比較出力UP,DN を用いてクロック制
御回路54で選択回路制御信号を生成し、この選択回路制
御信号を用いてｎ相クロック中から適切な位相を有する
最適クロックを選択回路52で選択するように制御してい
る。このように抽出された最適クロックを用いてフリッ
プフロップ回路55で受信データをサンプリングして再生
データを得ている。
【０００９】しかし、上記した従来のデータ抽出回路
は、最適クロックを細かな位相単位で選択するためには
多相クロックの数を増やす必要があり、それに伴って当
然に各クロック間の位相差も小さくなるので、多相クロ
ックの数が増えるほど多相クロックの位相差を維持しな
がら配線を施すことが困難になる。
【００１０】また、ｎ相の多相クロックのうちで受信デ
ータ中のビットデータ期間の中央付近で論理レベルが変
化する位相を有するクロックを最適クロックとして選択
する場合には、最適クロックが選択されるに至るまでに
少なくともｎ／２回の比較動作が必要である。
【００１１】したがって、図７に示すように、受信デー
タの値が長い期間にわたって遷移しなかった後に受信デ
ータの値が遷移した時に最適クロックが選択されるに至
るまでの間に受信データの再生が欠落する恐れがある。
【００１２】なお、受信データの値の遷移のない期間が
長い例としては、USB(Universal Serial Bus)2.0規格の
Hi-speedモード時は受信データ（差動データ）が変化し
ない最長期間（最長ビット長）は７ビット、8B10B 伝送
方式では受信データが変化しない最長ビット長が９ビッ
トと規制されている。
【００１３】
【発明が解決しようとする課題】上記したように従来の
データ抽出回路は、最適クロックを細かく制御するため
には多相クロックの数を増やすと、多相クロックの位相
差を維持しながら配線を施すことが困難になり、最適ク
ロックが選択されるに至るまでの間に受信データの再生
が欠落する恐れがあるという問題があった。また、最適
クロックが選択されるに至るまでの間に受信データの再
生が欠落する恐れがあるという問題があった。
【００１４】本発明は上記の問題点を解決すべくなされ
たもので、シリアルデータ入力に同期してそのデータを
正確に抽出するためのサンプリングクロックを再生して
クロック配線を簡略化でき、受信データの値が長い期間
にわたって遷移しなかった後に受信データの再生が欠落
する恐れを防止し得るクロック生成回路およびそれを用
いたデータ抽出回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明のクロック生成回
路は、全体として縦属接続され、初段回路にシリアルデ
ータ入力が分岐して入力し、各段回路は入力データをシ
リアルデータ入力のデータレート分だけ遅延させ、か
つ、入力データに対してデータレートの１／ｎ（整数）
の周期だけずれたパルス信号をシリアルデータ入力のビ
ットデータ毎に１つ出力する複数のデータレート遅延回
路と、この複数のデータレート遅延回路からそれぞれ出
力するパルス信号を合成してシリアルデータ入力からデ
ータを抽出するためのサンプリングクロックを出力する
論理回路とを具備することを特徴とする。
【００１６】また、本発明のデータ抽出回路は、全体と
して縦属接続され、初段回路にシリアルデータ入力が分
岐して入力し、各段回路は入力データをシリアルデータ
入力のデータレート分だけ遅延させ、かつ、入力データ
に対してデータレートの１／ｎ（整数）の周期だけずれ
たパルス信号をシリアルデータ入力のビットデータ毎に
１つ出力する複数のデータレート遅延回路と、この複数
のデータレート遅延回路からそれぞれ出力するパルス信
号の論理和をとってサンプリングクロックを出力する論
理回路と、シリアルデータ入力が分岐して入力し、論理
回路から出力されたサンプリングクロックを用いてシリ
アルデータ入力をサンプリングして再生データを得るデ
ータ生成回路とを具備することを特徴とする。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００１８】＜第１の実施形態＞図１は、本発明の第１
の実施形態に係るクロック生成回路1 を用いたデータ抽
出回路を示している。このデータ抽出回路は、全部ある
いは一部が集積回路内に設けられている。
【００１９】図２は、図１の回路の動作例を示す。
【００２０】図１において、複数のデータレート遅延回
路（遅延回路１）10は、全体として縦属接続され、初段
回路にシリアルデータ入力が分岐して入力し、各段回路
は入力データをシリアルデータ入力のデータレート分だ
け遅延させ、かつ、入力データに対してデータレートの
１／ｎ（整数）の周期だけずれたパルス信号をシリアル
データ入力のビットデータ毎に１つ出力するものであ
る。
【００２１】論理回路20は、上記複数のデータレート遅
延回路10からそれぞれ出力するパルス信号を合成し、シ
リアルデータ入力からデータを抽出するための最適サン
プリングクロックとして出力するものであり、本例では
複数の入力パルス信号の論理和をとるオア回路ORが用い
られている。
【００２２】データ再生回路2 は、論理回路20から出力
する最適サンプリングクロックを用いて受信データをサ
ンプリングして再生データを得るものであり、本例では
フリップフロップ回路FFが用いられている。
【００２３】上記複数のデータレート遅延回路10のそれ
ぞれは、本例では、ｎ（整数）個の可変遅延回路（遅延
回路２）11と１個のパルス信号出力回路12とからなる。
上記ｎ個の可変遅延回路11は、全体として縦属接続さ
れ、遅延量制御信号発生回路13で生成されるDC的な遅延
量制御電圧によりそれぞれ制御されて入力データをシリ
アルデータ入力のデータレートよりも短い遅延量だけ遅
延させ、全体としてデータレート分だけ遅延させるもの
である。
【００２４】パルス信号出力回路12は、ｎ個の可変遅延
回路11の各出力を用いて、入力データに対してデータレ
ートの１／ｎの周期だけずれたパルス信号をシリアルデ
ータ入力のビットデータ毎に１つ出力するものであり、
例えばｎ個の可変遅延回路11の各出力が入力する不一致
回路が用いられる。
【００２５】本例では、ｎ＝２であり、上記不一致回路
として排他的オア回路EXORが用いられており、シリアル
データ入力中の各ビット期間の中央位置で論理レベルが
変化するパルス信号を出力することが可能になってい
る。
【００２６】なお、複数のデータレート遅延回路10は、
シリアルデータ入力中のビットデータの値が遷移しない
最大ビット長（本例では４ビット）と同数だけデータレ
ート遅延回路が設けられている。
【００２７】また、遅延量制御信号発生回路13は、遅延
量制御電圧を生成する際、ｎ個の可変遅延回路11の遅延
量をそれぞれ最適化するために制御電圧の値を調整可能
であることが望ましい。
【００２８】即ち、上記構成のデータ抽出回路における
クロック生成回路によれば、全体として縦属接続された
複数のデータレート遅延回路10の初段回路にシリアルデ
ータ入力が分岐して入力し、各段回路は入力データをシ
リアルデータ入力のデータレート分だけ遅延させ、か
つ、入力データに対してデータレートの１／２の周期だ
けずれたパルス信号をシリアルデータ入力のビットデー
タ毎に１つ出力する。そして、上記各段回路からそれぞ
れ出力するパルス信号を論理回路20で合成してシリアル
データ入力からデータを抽出するためのサンプリングク
ロックを出力する。
【００２９】この場合、複数のデータレート遅延回路10
のそれぞれは、２個の可変遅延回路11が全体として縦属
接続され、それぞれ遅延量制御電圧により制御されて入
力データをシリアルデータ入力のデータレートよりも短
い遅延量だけ遅延させ、全体としてデータレート分だけ
遅延させる。そして、例えば排他的オア回路EXORなどの
不一致回路を用いたパルス信号出力回路12により、２個
の可変遅延回路11の各出力を用いて、入力データに対し
てデータレートの１／２の周期だけずれたパルス信号
（シリアルデータ入力中の各ビット期間の中央位置で論
理レベルが変化するパルス信号が好ましい）をシリアル
データ入力のビットデータ毎に１つ出力する。
【００３０】したがって、従来例のような多相クロック
の配線を施す必要がなく、遅延制御信号の配線を施すだ
けでよく、配線本数を少なくでき、多相クロックの位相
差を気にすることなく簡単に配線することができる。
【００３１】また、上記構成のデータ抽出回路によれ
ば、受信データの最初の立ち上がり（または立下り）エ
ッジから１クロック以内で最適サンプリングクロックと
再生データを得ることができる。
【００３２】また、複数のデータレート遅延回路10は、
シリアルデータ入力中のビットデータの値が遷移しない
最大ビット長と同じ段数だけ設けられている。したがっ
て、上記構成のデータ抽出回路は、受信データの変化し
ない最長ビット長が比較的小さく規制されているデータ
伝送方式（例えばUSB2.0規格のHi-speedモード時は最長
ビット長が７ビット、8B10B 伝送方式では最長ビット長
が９ビット）に適用した場合にデータレート遅延回路10
の使用段数が少なくて済むので、そのようなデータ伝送
方式に適している。
【００３３】＜第２の実施形態＞第１の実施形態では、
シリアルデータ入力中のビットデータの値が遷移しない
最大ビット長と同じ段数だけ複数のデータレート遅延回
路10を設けた例を示した。
【００３４】これに対して、第２の実施形態では、受信
データの変化しない最長ビット長が異なる複数の方式に
選択的に対応し得るようにクロック生成回路およびデー
タ抽出回路を構成している。
【００３５】即ち、図３に示すように、複数の方式のう
ちで受信データの変化しない最長ビット長が最大の方式
に対応するように予め多数のデータレート遅延回路10を
形成しておき、そのうちで実際に適用する方式における
受信データの変化しない最長ビット長と同じ段数だけデ
ータレート遅延回路10を使用するように論理回路20との
接続を行っている。なお、図３中、×印は、多数のデー
タレート遅延回路10のうちで論理回路20との接続を行わ
ない配線を示しており、図１中と同一部分には同一符号
を付している。
【００３６】第２の実施形態によれば、クロック生成回
路およびデータ抽出回路を組み込む集積回路を複数の方
式に選択的に対応して使用可能になり、その標準化が可
能になるので、コストダウンを図ることが可能になる。
【００３７】
【発明の効果】上述したように本発明のクロック生成回
路およびそれを用いたデータ抽出回路によれば、シリア
ルデータ入力に同期してそのデータを正確に抽出するた
めのサンプリングクロックを再生してクロック配線を簡
略化でき、受信データの値が長い期間にわたって遷移し
なかった後に受信データの再生が欠落する恐れを防止す
ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るクロック生成回
路を用いたデータ抽出回路を示す回路図。
【図２】図１のデータ抽出回路の動作例を示すタイミン
グ波形図。
【図３】本発明の第２の実施形態に係るクロック生成回
路を用いたデータ抽出回路を示す回路図。
【図４】データ通信システムの一例を示すブロック図。
【図５】図４中の受信側でクロック信号の周波数オフセ
ットが発生し、シリアル受信データ信号とサンプリング
クロックのタイミング関係がずれ、データ再生が不可能
になる様子を示すタイミング波形図。
【図６】図４中の受信側の通信機器Ｒにおける従来の多
相クロックを使用したデータ抽出回路の一例を示す回路
図。
【図７】図６のデータ抽出回路の動作例を示すタイミン
グ波形図。
【符号の説明】
1 …クロック生成回路、 2 …データ再生回路（フリップフロップ回路）、 10…データレート遅延回路（遅延回路１）、 11…可変遅延回路（遅延回路２）、 12…パルス信号出力回路、 13…遅延量制御信号発生回路、 20…論理回路（OR回路）。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 全体として縦属接続され、初段回路にシ
    リアルデータ入力が分岐して入力し、各段回路は入力デ
    ータを前記シリアルデータ入力のデータレート分だけ遅
    延させ、かつ、入力データに対して前記データレートの
    １／ｎ（整数）の周期だけずれたパルス信号を前記シリ
    アルデータ入力のビットデータ毎に１つ出力する複数の
    データレート遅延回路と、 前記複数のデータレート遅延回路からそれぞれ出力する
    パルス信号を合成して前記シリアルデータ入力からデー
    タを抽出するためのサンプリングクロックを出力する論
    理回路とを具備することを特徴とするクロック生成回
    路。
  2. 【請求項２】 前記複数のデータレート遅延回路のそれ
    ぞれは、 全体として縦属接続され、それぞれ遅延量制御電圧によ
    り制御されて入力データを前記シリアルデータ入力のデ
    ータレートよりも短い遅延量だけ遅延させ、全体として
    前記データレート分だけ遅延させるｎ個の可変遅延回路
    と、 前記ｎ個の可変遅延回路の各出力から入力データに対し
    て前記データレートの１／ｎ（整数）の周期だけずれた
    パルス信号を前記シリアルデータ入力のビットデータ毎
    に１つ出力するパルス信号出力回路とを具備することを
    特徴とする請求項１記載のクロック生成回路。
  3. 【請求項３】 前記パルス信号出力回路は、前記ｎ個の
    可変遅延回路の各出力が入力する不一致回路であること
    を特徴とする請求項２記載のクロック生成回路。
  4. 【請求項４】 前記ｎ＝２であり、前記パルス信号出力
    回路は、前記ｎ個の可変遅延回路の出力のうちで前記シ
    リアルデータ入力中の各ビット期間の中央位置で論理レ
    ベルが変化するパルス信号を出力する排他的オア回路で
    あることを特徴とする請求項２または３記載のクロック
    生成回路。
  5. 【請求項５】 前記遅延量制御電圧を生成し、かつ、そ
    の電圧値を調整可能な遅延量制御信号生成回路をさらに
    具備することを特徴とする請求項２乃至４のいずれか１
    項に記載のクロック生成回路。
  6. 【請求項６】 前記複数のデータレート遅延回路は、前
    記シリアルデータ入力中のビットデータの値が遷移しな
    い最大ビット長と同数のデータレート遅延回路からなる
    ことを特徴とする請求項１乃至５のいずれか１項に記載
    のクロック生成回路。
  7. 【請求項７】 前記複数のデータレート遅延回路は、予
    め形成された多数のデータレート遅延回路のうちの一部
    が使用されることを特徴とする請求項６記載のクロック
    生成回路。
  8. 【請求項８】 全体として縦属接続され、初段回路にシ
    リアルデータ入力が分岐して入力し、各段回路は入力デ
    ータを前記シリアルデータ入力のデータレート分だけ遅
    延させ、かつ、入力データに対して前記データレートの
    １／ｎ（整数）の周期だけずれたパルス信号を前記シリ
    アルデータ入力のビットデータ毎に１つ出力する複数の
    データレート遅延回路と、 前記複数のデータレート遅延回路からそれぞれ出力する
    パルス信号の論理和をとってサンプリングクロックを出
    力する論理回路と、 前記シリアルデータ入力が分岐して入力し、前記論理回
    路から出力されたサンプリングクロックを用いて前記シ
    リアルデータ入力をサンプリングして再生データを得る
    データ生成回路とを具備することを特徴とするデータ抽
    出回路。
  9. 【請求項９】 前記シリアルデータ入力は、データ通信
    における受信データであることを特徴とする請求項１乃
    至８のいずれか１項に記載のデータ抽出回路。
JP2002051877A 2002-02-27 2002-02-27 クロック生成回路およびそれを用いたデータ抽出回路 Abandoned JP2003258781A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002051877A JP2003258781A (ja) 2002-02-27 2002-02-27 クロック生成回路およびそれを用いたデータ抽出回路
US10/373,718 US20030161427A1 (en) 2002-02-27 2003-02-27 Clock-signal generating circuit and data-extracting circuit incorporating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002051877A JP2003258781A (ja) 2002-02-27 2002-02-27 クロック生成回路およびそれを用いたデータ抽出回路

Publications (1)

Publication Number Publication Date
JP2003258781A true JP2003258781A (ja) 2003-09-12

Family

ID=27750866

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002051877A Abandoned JP2003258781A (ja) 2002-02-27 2002-02-27 クロック生成回路およびそれを用いたデータ抽出回路

Country Status (2)

Country Link
US (1) US20030161427A1 (ja)
JP (1) JP2003258781A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008012928A1 (fr) * 2006-07-28 2008-01-31 Panasonic Corporation Comparateur de phase, dispositif de comparaison de phase, et système de récupération de données d'horloge
JP2009239768A (ja) * 2008-03-28 2009-10-15 Hitachi Ltd 半導体集積回路装置、及び、クロックデータ復元方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9787468B2 (en) * 2014-04-22 2017-10-10 Capital Microelectronics Co., Ltd. LVDS data recovery method and circuit

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5534803A (en) * 1995-04-12 1996-07-09 International Business Machines Corporation Process insensitive off-chip driver
US5844908A (en) * 1996-11-14 1998-12-01 Alcatel Network Systems, Inc. Digital delay system and method for digital cross connect telecommunication systems
US5818270A (en) * 1997-02-27 1998-10-06 Honeywell, Inc. Temperature independent, wide range frequency clock multiplier
US6028903A (en) * 1997-03-31 2000-02-22 Sun Microsystems, Inc. Delay lock loop with transition recycling for clock recovery of NRZ run-length encoded serial data signals

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008012928A1 (fr) * 2006-07-28 2008-01-31 Panasonic Corporation Comparateur de phase, dispositif de comparaison de phase, et système de récupération de données d'horloge
JP4741003B2 (ja) * 2006-07-28 2011-08-03 パナソニック株式会社 位相比較器，位相比較装置，およびクロックデータリカバリシステム
CN101501995B (zh) * 2006-07-28 2012-07-25 松下电器产业株式会社 相位比较器、相位比较装置以及时钟数据恢复系统
JP2009239768A (ja) * 2008-03-28 2009-10-15 Hitachi Ltd 半導体集積回路装置、及び、クロックデータ復元方法

Also Published As

Publication number Publication date
US20030161427A1 (en) 2003-08-28

Similar Documents

Publication Publication Date Title
JP4063392B2 (ja) 信号伝送システム
KR100295121B1 (ko) 클럭 복구 회로
EP1246388A2 (en) Clock recovery circuit and receiver circuit
JPH11168455A (ja) ディジタルｐｌｌ回路及び信号再生方法
KR20040096779A (ko) 직렬 및 병렬간 데이터 형식 변환기
US20070127612A1 (en) Apparatus and method for retiming data using phase-interpolated clock signal
JP2877369B2 (ja) デマルチプレクサ
JP4672194B2 (ja) 受信回路
JP4192228B2 (ja) データ発生装置
US7194057B2 (en) System and method of oversampling high speed clock/data recovery
JP2003258781A (ja) クロック生成回路およびそれを用いたデータ抽出回路
JP5364518B2 (ja) 信号処理回路
JPWO2013065208A1 (ja) タイミングリカバリ回路およびそれを備えたレシーバ回路
JP3035817B2 (ja) クロック再生装置
JP2702257B2 (ja) ビット位相同期回路
JP4477372B2 (ja) 信号処理回路
JP2745993B2 (ja) 信号伝送方式
JP2982138B2 (ja) ビット位相同期回路
JPS60235549A (ja) ｎＢ１Ｃ符号信号のＣビツト同期方式
JPH1168861A (ja) 同時双方向送受信方法および同時双方向送受信回路
JPH09284246A (ja) デマルチプレクサ
JP3308765B2 (ja) ビット同期回路
KR100846871B1 (ko) 저전력 데이터 복원 장치
JPS59221045A (ja) デ−タ送受信タイミング制御方式
JPH03204251A (ja) クロック同期回路

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040520

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040525

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20040701