JP2877369B2 - デマルチプレクサ - Google Patents
デマルチプレクサInfo
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、光通信システムなどの多重化された高速信
号を扱う通信システムで用いられる同期調整機能を有す
るデマルチプレクサに関する。
号を扱う通信システムで用いられる同期調整機能を有す
るデマルチプレクサに関する。
（従来の技術） 近年、情報量の増大に伴ない、光情報通信システムな
どの高密度な情報システムが考案され、実用化の途上に
ある。このシステムでは信号線が１本でしかも情報量が
大きいため画像，コンピューターデータ等いくつかのメ
ディアの信号を多重化して伝達することになる。そのた
めデータを多重化するマルチプレクサ及びその多重化さ
れたデータを元通り分配するデマルチプレクサがキーデ
バイスとなる。このマルチプレクサ及びデマルチプレク
サはその動作の高速性向上を目指して開発が進んでお
り、更に、通信システムとの整合性も問題になりつつあ
る。
どの高密度な情報システムが考案され、実用化の途上に
ある。このシステムでは信号線が１本でしかも情報量が
大きいため画像，コンピューターデータ等いくつかのメ
ディアの信号を多重化して伝達することになる。そのた
めデータを多重化するマルチプレクサ及びその多重化さ
れたデータを元通り分配するデマルチプレクサがキーデ
バイスとなる。このマルチプレクサ及びデマルチプレク
サはその動作の高速性向上を目指して開発が進んでお
り、更に、通信システムとの整合性も問題になりつつあ
る。
第９図に例として従来の8bitのデマルチプレクサの構
成図を示す。
成図を示す。
１はデータ入力信号端子、３はクロック入力信号端
子、２−１〜８はデータ出力信号端子、７はクロック分
周回路、８はＤフリップフロップ（DFF）、９はトライ
スデージ（tri-stage）フリップフロップ（TS-FF）、4,
5,6はそれぞれ1/2CK,1/4CK,1/8CK信号（CKはクロック周
波数の略称である。）、14,15はデータ信号をそれぞれ
1:2、1:4にデマルチプレクスされた信号である。
子、２−１〜８はデータ出力信号端子、７はクロック分
周回路、８はＤフリップフロップ（DFF）、９はトライ
スデージ（tri-stage）フリップフロップ（TS-FF）、4,
5,6はそれぞれ1/2CK,1/4CK,1/8CK信号（CKはクロック周
波数の略称である。）、14,15はデータ信号をそれぞれ
1:2、1:4にデマルチプレクスされた信号である。
TS-FFとは、Ｒ−Ｓフリップフロップ（RS-FF）２つが
マスタ（Master）段、スレーブ（Slave）段として機能
する従来のMS型のDFFに対し、スレーブ段をもつ１段追
加してMS1S2型としたフリップフロップである。入力の
タイミングはDFFと同じだが、出力がCK信号より半周期
ずれて出力される。
マスタ（Master）段、スレーブ（Slave）段として機能
する従来のMS型のDFFに対し、スレーブ段をもつ１段追
加してMS1S2型としたフリップフロップである。入力の
タイミングはDFFと同じだが、出力がCK信号より半周期
ずれて出力される。
このデマルチプレクサはDFF及びTS-FFを一対とした1:
2デマルチプレクサを基本に樹鎖状（各段毎に1:2の割合
で枝別れしていく状態）に1:8まで広げたものである。
1:2Nデマルチプレクサも同様に構成される。
2デマルチプレクサを基本に樹鎖状（各段毎に1:2の割合
で枝別れしていく状態）に1:8まで広げたものである。
1:2Nデマルチプレクサも同様に構成される。
高速の信号を取り扱う場合、最高速の信号を扱う場所
をできる限り減らすのが、安定な動作をさせる上で都合
が良い。特に集積回路（IC）化を行ないコスト低減，縮
小化を行なう際には重要である。そのためには、ここに
示されている回路構成が適している。
をできる限り減らすのが、安定な動作をさせる上で都合
が良い。特に集積回路（IC）化を行ないコスト低減，縮
小化を行なう際には重要である。そのためには、ここに
示されている回路構成が適している。
基本となる1:2デマルチプレクサは入力信号に対し、C
K信号を1/2に分周した1/2CK信号をTS-FF,DFFに与え、し
かも両FFでは1/2CK信号の立ち上がり、もしくは立ち下
がりで別々にラッチをかけることでデータ信号を２つに
分ける機能を持っている。
K信号を1/2に分周した1/2CK信号をTS-FF,DFFに与え、し
かも両FFでは1/2CK信号の立ち上がり、もしくは立ち下
がりで別々にラッチをかけることでデータ信号を２つに
分ける機能を持っている。
タイミングチャートを使って説明する。第５図Ｉは基
本となる1:2デマルチプレクサのタイミングチャートで
ある。14′はTS-FFの出力、14″はDFFの出力である。TS
-FFでは４の立ち上がりでラッチがかかるため13の（a,
c,e…）の信号列をとり入れる。他方、DFFでは４の立ち
下がりでラッチをかけるため（b,d,f…）の信号列をと
り入れる。出力は、14′はTS-FFの出力のため半周期遅
れ、結局14′,14″は出力タイミングが揃うことにな
る。これが基本となる1:2デマルチプレクサの動作であ
る。
本となる1:2デマルチプレクサのタイミングチャートで
ある。14′はTS-FFの出力、14″はDFFの出力である。TS
-FFでは４の立ち上がりでラッチがかかるため13の（a,
c,e…）の信号列をとり入れる。他方、DFFでは４の立ち
下がりでラッチをかけるため（b,d,f…）の信号列をと
り入れる。出力は、14′はTS-FFの出力のため半周期遅
れ、結局14′,14″は出力タイミングが揃うことにな
る。これが基本となる1:2デマルチプレクサの動作であ
る。
2Nビットのデマルチプレクサは、この1:2デマルチプ
レクサを樹鎖状に広げたものである。第９図の場合、例
えば14もしくは15では全ての信号線で同じタイミングで
データが変化しているため、共通の1/4CK,1/8CK信号で
デマルチプレクス動作が可能である。分周回路７では1/
2CK,1/4CK,1/8CKについてそれぞれ１本の出力信号を出
力する。1/2CK,1/4CK,1/8CK信号のタイミングはデマル
チプレクサ部（主回路部）の遅延時間に合わせて、最適
に動作するように調整されている。出力信号端子２−１
〜８の順序は１から順に入ってきた信号が出力される場
所を示す。ただし２−８の次は再び２−１に戻る。
レクサを樹鎖状に広げたものである。第９図の場合、例
えば14もしくは15では全ての信号線で同じタイミングで
データが変化しているため、共通の1/4CK,1/8CK信号で
デマルチプレクス動作が可能である。分周回路７では1/
2CK,1/4CK,1/8CKについてそれぞれ１本の出力信号を出
力する。1/2CK,1/4CK,1/8CK信号のタイミングはデマル
チプレクサ部（主回路部）の遅延時間に合わせて、最適
に動作するように調整されている。出力信号端子２−１
〜８の順序は１から順に入ってきた信号が出力される場
所を示す。ただし２−８の次は再び２−１に戻る。
（発明が解決しようとする課題） デマルチプレクサはシリアルで次から次へと流れてく
るデータ信号にある一定回数の枠を決め、その枠内のデ
ータ信号を一つずつ別な出力端子に出力する操作を繰り
返しデータを分配する装置である。
るデータ信号にある一定回数の枠を決め、その枠内のデ
ータ信号を一つずつ別な出力端子に出力する操作を繰り
返しデータを分配する装置である。
光通信システム等では送られてくる信号は、送るべき
データ列及び同期CK信号のみである。信号が多重化され
ている場合、その多重化の始まるタイミングの信号は送
られず、一定パターンのデータ信号を送り、そのパター
ンを判定することで、多重化の枠の位置を知り修正する
という方法がとられる。この枠は前述の回路ではクロッ
ク分周回路で作られる分周信号の出力で決まるが、例え
ば第９図の1:8デマルチプレクサの場合データ信号に対
する分周信号に８通りの不確定性がある。このため、こ
のままでは例えば２−１に出力すべき信号を２−４に出
力してしまうという不都合が生じる。この出力端子のず
れは、２−１〜８と並べた場合順序は変化してはいな
い。すなわち、上の例では２−２に出力すべき信号は２
−５へ、２−７へ出力すべき信号は２−２に出力されて
いる。この事は分周信号に８通りしか不確定性がないこ
とと対応している。
データ列及び同期CK信号のみである。信号が多重化され
ている場合、その多重化の始まるタイミングの信号は送
られず、一定パターンのデータ信号を送り、そのパター
ンを判定することで、多重化の枠の位置を知り修正する
という方法がとられる。この枠は前述の回路ではクロッ
ク分周回路で作られる分周信号の出力で決まるが、例え
ば第９図の1:8デマルチプレクサの場合データ信号に対
する分周信号に８通りの不確定性がある。このため、こ
のままでは例えば２−１に出力すべき信号を２−４に出
力してしまうという不都合が生じる。この出力端子のず
れは、２−１〜８と並べた場合順序は変化してはいな
い。すなわち、上の例では２−２に出力すべき信号は２
−５へ、２−７へ出力すべき信号は２−２に出力されて
いる。この事は分周信号に８通りしか不確定性がないこ
とと対応している。
この不確定性によるビットずれは、信号入力の初期に
は対処の方法が無く、不確定性を有したままであるが、
システムが識別信号を送信し、ビットずれの大きさを判
断し得た時点で修正を加えなければならない。現段階で
はこの修正に対する方法は解決されてはいない。ただ
し、容易に考えつく方法としては、CK信号を適当なビッ
ト数読みとばすこと、出力信号に８×８のマトリックス
状のセレクタを用いて切り換えることがある。後者は複
雑になりすぎるし、前者は高速動作を追及し、DFF動作
の限界に近づいた周波数では、CK信号を読み飛ばすこと
が非常に困難であり、現状では実現不可能であろう。そ
こで、デマルチプレクサにより分配された信号を正常な
出力端子から出力することができる簡単な回路を付け加
える必要がある。
は対処の方法が無く、不確定性を有したままであるが、
システムが識別信号を送信し、ビットずれの大きさを判
断し得た時点で修正を加えなければならない。現段階で
はこの修正に対する方法は解決されてはいない。ただ
し、容易に考えつく方法としては、CK信号を適当なビッ
ト数読みとばすこと、出力信号に８×８のマトリックス
状のセレクタを用いて切り換えることがある。後者は複
雑になりすぎるし、前者は高速動作を追及し、DFF動作
の限界に近づいた周波数では、CK信号を読み飛ばすこと
が非常に困難であり、現状では実現不可能であろう。そ
こで、デマルチプレクサにより分配された信号を正常な
出力端子から出力することができる簡単な回路を付け加
える必要がある。
最近では光通信ネットワークの国際標準化の動きがあ
り、その中で有力視されているSyhchronous Optical Ne
twork（SONET）、STS系（Synchronous Transportation
System）のネットワークでは、データを8bit毎に送るこ
とになっており、前述のように、１ビット刻みの多重化
ではなく、8bit刻みの多重化が必要である。このネット
ワークでは１度8bitに分配した後に信号処理を行なうた
め、1:8デマルチプレクサが必要であるが特にSTS系では
先のビットずれが生じるとデータの内容が変化してしま
うことになるのでデータ信号列との同期をとる必要があ
る。この同期を特にフレーム同期と呼ぶ。フレーム同期
での重要点は、8bitの信号が同じタイミングでしかも正
しい出力端子に出力されるということである。
り、その中で有力視されているSyhchronous Optical Ne
twork（SONET）、STS系（Synchronous Transportation
System）のネットワークでは、データを8bit毎に送るこ
とになっており、前述のように、１ビット刻みの多重化
ではなく、8bit刻みの多重化が必要である。このネット
ワークでは１度8bitに分配した後に信号処理を行なうた
め、1:8デマルチプレクサが必要であるが特にSTS系では
先のビットずれが生じるとデータの内容が変化してしま
うことになるのでデータ信号列との同期をとる必要があ
る。この同期を特にフレーム同期と呼ぶ。フレーム同期
での重要点は、8bitの信号が同じタイミングでしかも正
しい出力端子に出力されるということである。
前述した出力信号の組み替えの方法では、確かに正し
い出力端子に出力することはできても、そのタイミング
がずれて、8bitの一連の信号が２回に分かれて出力され
ることになる。この点も改良が必要となる。
い出力端子に出力することはできても、そのタイミング
がずれて、8bitの一連の信号が２回に分かれて出力され
ることになる。この点も改良が必要となる。
すなわち高速で動作するデマルチプレクサに求められ
ることとしては、分配された信号をシステムで要求して
いる正しい出力端子に送り出すこと、更にSTS系を指向
する場合にはタイミングまで合わせてフレーム同期をか
けることが必須の要件となる。
ることとしては、分配された信号をシステムで要求して
いる正しい出力端子に送り出すこと、更にSTS系を指向
する場合にはタイミングまで合わせてフレーム同期をか
けることが必須の要件となる。
現在このような高速信号に対し、フレーム同期まで対
応できる回路は、存在せず、その実現が求められてい
る。
応できる回路は、存在せず、その実現が求められてい
る。
（課題を解決するための手段） 上記問題点を解決するために、本発明は、主回路部と
クロック分周回路部とを有するデマルチプレクサにおい
て、1/2CK,1/4CKなど各種分周信号に、論理を反転させ
る回路を付け加える事を特徴としている。これは1:2Nデ
マルチプレクサにも適用される。ビットずれの修正はＮ
個の反転回路を動作するかどうかで行なう。1:2Nデマル
チプレクサでのビットずれの不確定性は2N通りであり、
これは、Ｎ個の反転回路の操作で必ず修正される。
クロック分周回路部とを有するデマルチプレクサにおい
て、1/2CK,1/4CKなど各種分周信号に、論理を反転させ
る回路を付け加える事を特徴としている。これは1:2Nデ
マルチプレクサにも適用される。ビットずれの修正はＮ
個の反転回路を動作するかどうかで行なう。1:2Nデマル
チプレクサでのビットずれの不確定性は2N通りであり、
これは、Ｎ個の反転回路の操作で必ず修正される。
具体的にはエクスクルーシブオア回路（EX-OR）を各
分周信号に加えることで容易に実現できる。EX-ORを用
いることは一例であって、論理を反転させる回路ならど
んな回路でも良い。第１図に1:8デマルチプレクサを例
にとり本発明の全体像を示す。これは、第９図の分周出
力にEX-OR16を挿入したものである。EX-ORの一方の信号
が「Ｌ」の時、分周信号はそのまま出力され、「Ｈ」の
時は反転して出力される。
分周信号に加えることで容易に実現できる。EX-ORを用
いることは一例であって、論理を反転させる回路ならど
んな回路でも良い。第１図に1:8デマルチプレクサを例
にとり本発明の全体像を示す。これは、第９図の分周出
力にEX-OR16を挿入したものである。EX-ORの一方の信号
が「Ｌ」の時、分周信号はそのまま出力され、「Ｈ」の
時は反転して出力される。
なお、前段の分周信号の反転により、主回路部の途中
の信号線のデータ信号例えば14,15などのタイミングが
ずれるが、後段の分周信号のタイミングは変化しない。
このために、デマルチプレクサ部の各FFのタイミングマ
ージンは広くとっておく必要がある。
の信号線のデータ信号例えば14,15などのタイミングが
ずれるが、後段の分周信号のタイミングは変化しない。
このために、デマルチプレクサ部の各FFのタイミングマ
ージンは広くとっておく必要がある。
なお、前段の分周信号反転に合わせて後段の分周信号
のタイミングをずらす回路を加えればこの問題も解消さ
れる。ただしこの場合はタイミングをずらす操作を加え
ることで分周回路に読み飛ばしが生じないように、分周
回路はタイミング変換回路から分離しておく必要があ
る。
のタイミングをずらす回路を加えればこの問題も解消さ
れる。ただしこの場合はタイミングをずらす操作を加え
ることで分周回路に読み飛ばしが生じないように、分周
回路はタイミング変換回路から分離しておく必要があ
る。
（作用） 単純な1:2のデマルチプレクサの場合について第５図
のタイミングチャートで説明する。シリアルデータ信号
13に対して、Ｉは1/2CK信号４を反転せずに、IIは反転
して与えた場合のTS-FFの出力14′とDFFの出力14″を示
した図である。Ｉの場合データ列（a,c,e…）が14′
に、（b,d,f…）が14″に出力されている。他方、IIの
場合、（b,d,f…）が14′に、（a,c,e…）が14″に出力
される。このようにI,IIではデータ列が異なった出力端
子から出力される。これは反転操作の選択により、出力
端子を正しく選ぶことができることを意味する。
のタイミングチャートで説明する。シリアルデータ信号
13に対して、Ｉは1/2CK信号４を反転せずに、IIは反転
して与えた場合のTS-FFの出力14′とDFFの出力14″を示
した図である。Ｉの場合データ列（a,c,e…）が14′
に、（b,d,f…）が14″に出力されている。他方、IIの
場合、（b,d,f…）が14′に、（a,c,e…）が14″に出力
される。このようにI,IIではデータ列が異なった出力端
子から出力される。これは反転操作の選択により、出力
端子を正しく選ぶことができることを意味する。
1:2Nデマルチプレクサの場合にはこの繰り返しと考え
る。
る。
ただし、出力される位置は、初段1/2CK反転の際１回
のシフト,i段目の分周出力の反転の際には2(i-1)回のシ
フトが行なわれる。このため、２進法の考え方により、
2N通りの不確定性に対して出力信号の位置を任意の数だ
けずらすことがＮ個の反転回路を操作することで可能と
なる。
のシフト,i段目の分周出力の反転の際には2(i-1)回のシ
フトが行なわれる。このため、２進法の考え方により、
2N通りの不確定性に対して出力信号の位置を任意の数だ
けずらすことがＮ個の反転回路を操作することで可能と
なる。
このように、分周信号に論理を反転させる回路を付け
加えることにより出力端子を正しく選ぶことができるよ
うになる。
加えることにより出力端子を正しく選ぶことができるよ
うになる。
（実施例） 本発明の実施例を第１図〜第８図を用いて説明する。
第２図は本発明の一実施例を示す図である。
クロック分周回路は、1/2ディバイダ（1/2divider,以
下、1/2DIVという。）を３段接続して、1/2CK4′、1/4C
K5′、1/8CK6′の各信号を作っている。
下、1/2DIVという。）を３段接続して、1/2CK4′、1/4C
K5′、1/8CK6′の各信号を作っている。
これら各信号はEX-OR16を介して分周出力4,5,6として
主回路部に送る信号をつくっている。10,11,12の３本の
信号を選択することで、４〜６の信号の反転を行ないあ
る特定信号の出力端子を決めることができる。
主回路部に送る信号をつくっている。10,11,12の３本の
信号を選択することで、４〜６の信号の反転を行ないあ
る特定信号の出力端子を決めることができる。
第６図にこの実施例の回路におけるタイミングチャー
トを示す。
トを示す。
各波形は第１図の信号線の数字と一致している。又、
この波形は10,11,12の３つの反転信号が全て「Ｌ」の時
である。注意しなければならないのは1/2CK信号４と1/4
CK信号５及び1/8CK信号６のタイミング関係である。第
５図から判るように、14の信号のタイミングは４により
決まり、４の反転により半周期タイミングがずれる。し
かもａについては進みｂについては遅れている。第６図
の様に14の後半で５の立ち上がりもしくは立ち下がりが
ある場合系全体では反転する前のａの信号の位置にｂの
信号が出力されることになり、出力位置が１つ先送りと
なる。
この波形は10,11,12の３つの反転信号が全て「Ｌ」の時
である。注意しなければならないのは1/2CK信号４と1/4
CK信号５及び1/8CK信号６のタイミング関係である。第
５図から判るように、14の信号のタイミングは４により
決まり、４の反転により半周期タイミングがずれる。し
かもａについては進みｂについては遅れている。第６図
の様に14の後半で５の立ち上がりもしくは立ち下がりが
ある場合系全体では反転する前のａの信号の位置にｂの
信号が出力されることになり、出力位置が１つ先送りと
なる。
又、14の前半にある場合は逆に出力位置が１つ遅れる
ことになる。
ことになる。
同様に15と６の位置関係により、出力位置が２つ進む
か遅れるかが定まる。10,11,12の信号による調整を容易
にするために、この選択は、進むか遅れるかをどちらか
一方に決めておかなくてはならない。又、５もしくは６
のタイミングの許される範囲は非常に狭く、これを実現
するために使われるDFFなどは高速仕様である必要があ
る。この事は1:2の基本回路を樹鎖状につなげた利点を
失なうことになり、遅延時間などの回路パラメーターの
設計上のマージンも少ないことになる。ただ回路として
はシンプルになる利点がある。具体的に、10Gbps帯の光
通信システムであるSTS-192システム中の1:8デマルチプ
レクサに適用する場合を考える。入力信号は10Gbps,周
期は100psec程度である。回路は、GaAs半導体上のMESFE
Tを用いたSource Coupled FET Logic（SCFL）を用いる
ことにする。
か遅れるかが定まる。10,11,12の信号による調整を容易
にするために、この選択は、進むか遅れるかをどちらか
一方に決めておかなくてはならない。又、５もしくは６
のタイミングの許される範囲は非常に狭く、これを実現
するために使われるDFFなどは高速仕様である必要があ
る。この事は1:2の基本回路を樹鎖状につなげた利点を
失なうことになり、遅延時間などの回路パラメーターの
設計上のマージンも少ないことになる。ただ回路として
はシンプルになる利点がある。具体的に、10Gbps帯の光
通信システムであるSTS-192システム中の1:8デマルチプ
レクサに適用する場合を考える。入力信号は10Gbps,周
期は100psec程度である。回路は、GaAs半導体上のMESFE
Tを用いたSource Coupled FET Logic（SCFL）を用いる
ことにする。
この回路は高速で動作し、かつ作動動作を基本とする
縦積み構成が可能であるためEX-ORやDFFを簡単な回路で
実現しやすい。10Gbps動作時には、1/4CK信号５のばら
つきは立ち上がり、立ち下がり時間を考慮して40psec程
度に抑えるようにする。
縦積み構成が可能であるためEX-ORやDFFを簡単な回路で
実現しやすい。10Gbps動作時には、1/4CK信号５のばら
つきは立ち上がり、立ち下がり時間を考慮して40psec程
度に抑えるようにする。
４と５のタイミング調整には８や９の各フリップフロ
ップの遅延時間のばらつきも考慮した上で５の信号線上
にバッファ（Buffer）回路を加えて行なう。
ップの遅延時間のばらつきも考慮した上で５の信号線上
にバッファ（Buffer）回路を加えて行なう。
ただし、第１図や第２図では省略してある。バッファ
１段の遅延時間は、回路シミュレーター（SPICE）によ
り25〜45psecとなっている。このばらつきは途中の配線
容量の違いによる。実際には各DFFを高速仕様にした場
合５には２段のバッファを加え、遅延50psecを実現でき
る。そのばらつきも40psec（±20psec）内に納め得る可
能性がある。第７図に4,5,6のタイミングチャートを示
す。但し、（ａ）は10が「Ｌ」の時、（ｂ）は10が
「Ｈ」の時である。
１段の遅延時間は、回路シミュレーター（SPICE）によ
り25〜45psecとなっている。このばらつきは途中の配線
容量の違いによる。実際には各DFFを高速仕様にした場
合５には２段のバッファを加え、遅延50psecを実現でき
る。そのばらつきも40psec（±20psec）内に納め得る可
能性がある。第７図に4,5,6のタイミングチャートを示
す。但し、（ａ）は10が「Ｌ」の時、（ｂ）は10が
「Ｈ」の時である。
第３図は、本発明の別の実施例のクロック分周回路を
示す図である。使用するデバイス等は先の実施例と変わ
らない。この回路はDFFを用いて分周信号５′,6′を一
度それぞれ4,5でラッチをかけていることに特徴があ
る。
示す図である。使用するデバイス等は先の実施例と変わ
らない。この回路はDFFを用いて分周信号５′,6′を一
度それぞれ4,5でラッチをかけていることに特徴があ
る。
DFFは２個使用し、それぞれクロック分周回路と分周
出力５を出力する反転回路との間及び同じくクロック分
周回路と分周出力６を出力する反転回路との間に接続さ
れている。分周出力５を出力する反転回路のDFFに分周
出力４が接続され、分周出力６を出力する反転回路のDF
Fに分周出力５が接続されている。
出力５を出力する反転回路との間及び同じくクロック分
周回路と分周出力６を出力する反転回路との間に接続さ
れている。分周出力５を出力する反転回路のDFFに分周
出力４が接続され、分周出力６を出力する反転回路のDF
Fに分周出力５が接続されている。
又、10,11,12の信号で4,5,6を反転することができる
ことは前実施例と変わりはない。
ことは前実施例と変わりはない。
この回路では、10,11の信号による反転により、5,6の
出力のタイミングをずらす。第８図は第３図の回路にお
ける4,5,6の出力タイミングチャートである。（ａ）は1
0〜12が全て「Ｌ」の時、（ｂ）は、10のみ「Ｈ」の時
のタイミングチャートである。（ａ）と（ｂ）を比べて
４の反転に合わせて5,6のタイミングもずれている。こ
の回路を用いると主回路部の各FFのタイミングマージン
はゆるくなる。ただし、この分周回路内に用いているDF
Fのマージンは正確に見積る必要がある。そのマージン
幅は前実施例と同程度であり、適当にバッファ回路を用
いることによって実現可能である。なおこの例でも判る
ように10〜12の反転操作によっても、基本分周信号を作
っている３つの1/2DIVには影響を与えない。
出力のタイミングをずらす。第８図は第３図の回路にお
ける4,5,6の出力タイミングチャートである。（ａ）は1
0〜12が全て「Ｌ」の時、（ｂ）は、10のみ「Ｈ」の時
のタイミングチャートである。（ａ）と（ｂ）を比べて
４の反転に合わせて5,6のタイミングもずれている。こ
の回路を用いると主回路部の各FFのタイミングマージン
はゆるくなる。ただし、この分周回路内に用いているDF
Fのマージンは正確に見積る必要がある。そのマージン
幅は前実施例と同程度であり、適当にバッファ回路を用
いることによって実現可能である。なおこの例でも判る
ように10〜12の反転操作によっても、基本分周信号を作
っている３つの1/2DIVには影響を与えない。
第４図は別な実施例の回路図である。
この回路は４個のRS-FF,4個のセレクタ（Ｓ）及び２
個のEX-ORからなっている。
個のEX-ORからなっている。
これも第３図の場合と同じく、5,6の信号は反転操作
によりタイミングをずらす。又、タイミングチャートも
第８図で同様に示される。
によりタイミングをずらす。又、タイミングチャートも
第８図で同様に示される。
第４図の例では第３図の場合と比べDFFのリタイミン
グ動作を含まず、基本となる分周回路の他には、タイミ
ングマージンの厳しい部分は存在しない。又、主回路部
も同様である。
グ動作を含まず、基本となる分周回路の他には、タイミ
ングマージンの厳しい部分は存在しない。又、主回路部
も同様である。
この回路は基本となる分周回路からタイミングの異な
ったいくつかの分周信号をとり出し、反転制御信号10〜
12を用いて、セレクタ17で選び出された分周信号を出力
する回路である。利点はタイミングマージンの考慮が楽
であるという点である。
ったいくつかの分周信号をとり出し、反転制御信号10〜
12を用いて、セレクタ17で選び出された分周信号を出力
する回路である。利点はタイミングマージンの考慮が楽
であるという点である。
ここでは半導体素子にGaAsのMESFETを用いたがInPのM
ISFETやSi材料を用いたMOSFET等を採用しても良い。ま
た論理回路形式もSCFLに限るものではなく、DCFL（Dire
ct Coupled FET Logic）やSLCF（Schottky Diode Level
Shifter Capacitor FET Logic）等の他の形式を使用し
ても良い。
ISFETやSi材料を用いたMOSFET等を採用しても良い。ま
た論理回路形式もSCFLに限るものではなく、DCFL（Dire
ct Coupled FET Logic）やSLCF（Schottky Diode Level
Shifter Capacitor FET Logic）等の他の形式を使用し
ても良い。
なお、本発明のデマルチプレクサは、一つの半導体基
板内に形成される。即ち、１半導体装置の内に納められ
ることが可能になる。
板内に形成される。即ち、１半導体装置の内に納められ
ることが可能になる。
以上詳述したように、本発明によれば、論理を反転す
る回路を用いることによって、出力端子のずれを補正
し、所定の出力端子に正しい信号を出力することができ
る高速の多重化された信号を元通り分配するデマルチプ
レクサを実現することが可能になった。
る回路を用いることによって、出力端子のずれを補正
し、所定の出力端子に正しい信号を出力することができ
る高速の多重化された信号を元通り分配するデマルチプ
レクサを実現することが可能になった。
第１図は本発明のデマルチプレクサを示す図、第２図〜
第４図はそれぞれ本発明の実施例の主要部を示す図、第
５図〜第８図は本発明の説明のためのタイミングチャー
ト、第９図は従来例のデマルチプレクサを示す図であ
る。 １……データ入力端子、２−１〜８……データ出力端
子、３……クロック入力信号端子、４〜６……分周回路
出力、４′〜６′……分周回路出力、７……クロック分
周回路、８……Ｄ−フリップフロップ（DFF）、９……T
S−フリップフロップ（TS-FF）、10〜12……分周信号反
転制御端子、13……データ信号、14……1:2にデマルチ
プレクスされたデータ信号、15……1:4にデマルチプレ
クスされたデータ信号、14′……TS-FFの出力、14″…
…DFFの出力、16……反転回路、17……セレクタ
（Ｓ）、18……RSフリップフロップ（RSFF）。
第４図はそれぞれ本発明の実施例の主要部を示す図、第
５図〜第８図は本発明の説明のためのタイミングチャー
ト、第９図は従来例のデマルチプレクサを示す図であ
る。 １……データ入力端子、２−１〜８……データ出力端
子、３……クロック入力信号端子、４〜６……分周回路
出力、４′〜６′……分周回路出力、７……クロック分
周回路、８……Ｄ−フリップフロップ（DFF）、９……T
S−フリップフロップ（TS-FF）、10〜12……分周信号反
転制御端子、13……データ信号、14……1:2にデマルチ
プレクスされたデータ信号、15……1:4にデマルチプレ
クスされたデータ信号、14′……TS-FFの出力、14″…
…DFFの出力、16……反転回路、17……セレクタ
（Ｓ）、18……RSフリップフロップ（RSFF）。
Claims (4)
- 【請求項１】多重化された信号を２つに分配する1:2デ
マルチプレクサを樹鎖状に接続してなる主回路部と、入
力クロック信号より前記1:2デマルチプレクサへ与える
各分周信号を作りだすクロック分周回路部とを具備して
なるデマルチプレクサにおいて、前記分周信号を反転す
る反転回路を、それぞれのクロック分周回路の出力と対
応する1:2デマルチプレクサへの入力の間に挿入したこ
とを特徴とするデマルチプレクサ。 - 【請求項２】前記反転回路がエクスクルーシブオア回路
からなることを特徴とする特許請求の範囲第１項のデマ
ルチプレクサ。 - 【請求項３】前記クロック分周回路部が、クロック信号
以外には影響を受けない分周信号発生部を有し、その分
周信号発生部からの信号が、当分周の前段の分周信号が
前記反転回路を経た後の信号により、ラッチをかけられ
ていることを特徴とする特許請求の範囲第１項のデマル
チプレクサ。 - 【請求項４】前記クロック信号以外には影響を受けず、
かつ、タイミングのずれた複数の分周信号を発生する分
周信号発生部と、その分周信号発生部からの信号から適
当な信号を、反転信号に合わせて選び出すことができる
セレクタ部とを有することを特徴とする特許請求の範囲
第１項のデマルチプレクサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1232902A JP2877369B2 (ja) | 1989-09-11 | 1989-09-11 | デマルチプレクサ |
| FR9011231A FR2652968A1 (fr) | 1989-09-11 | 1990-09-11 | Demultiplexeur. |
| US07/580,870 US5128940A (en) | 1989-09-11 | 1990-09-11 | Demultiplexer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1232902A JP2877369B2 (ja) | 1989-09-11 | 1989-09-11 | デマルチプレクサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0397329A JPH0397329A (ja) | 1991-04-23 |
| JP2877369B2 true JP2877369B2 (ja) | 1999-03-31 |
Family
ID=16946633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1232902A Expired - Fee Related JP2877369B2 (ja) | 1989-09-11 | 1989-09-11 | デマルチプレクサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5128940A (ja) |
| JP (1) | JP2877369B2 (ja) |
| FR (1) | FR2652968A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2765457B2 (ja) * | 1993-11-22 | 1998-06-18 | 日本電気株式会社 | デマルチプレクサ |
| US5742182A (en) * | 1996-06-13 | 1998-04-21 | Sun Microsystems, Inc. | Symmetric selector circuit for event logic |
| JPH1032555A (ja) * | 1996-07-18 | 1998-02-03 | Nippon Telegr & Teleph Corp <Ntt> | チャネル選択型分離回路 |
| AU5310798A (en) * | 1996-12-18 | 1998-07-15 | Dsc Communications A/S | A method of generating a plurality of demultiplexed output signals from a serial data signal and a circuit for performing the method |
| JPH10224231A (ja) * | 1997-01-31 | 1998-08-21 | Oki Electric Ind Co Ltd | シリアルーパラレル変換回路 |
| AU762120B2 (en) * | 1998-09-08 | 2003-06-19 | Siemens Aktiengesellschaft | Circuit and method for generating clock pulses |
| DE60117102T2 (de) * | 2000-03-27 | 2006-08-10 | Kabushiki Kaisha Toshiba, Kawasaki | Pegelumsetzer |
| EP1351419A1 (en) * | 2002-04-03 | 2003-10-08 | Lucent Technologies Inc. | Method and apparatus for barrel shifting of parallel output data signals |
| US6897699B1 (en) * | 2002-07-19 | 2005-05-24 | Rambus Inc. | Clock distribution network with process, supply-voltage, and temperature compensation |
| US7372928B1 (en) * | 2002-11-15 | 2008-05-13 | Cypress Semiconductor Corporation | Method and system of cycle slip framing in a deserializer |
| US6696995B1 (en) | 2002-12-30 | 2004-02-24 | Cypress Semiconductor Corp. | Low power deserializer circuit and method of using same |
| US7409616B1 (en) | 2003-06-27 | 2008-08-05 | Cypress Semiconductor Corp. | Built in self test system and method for detecting and correcting cycle slip within a deserializer |
| US6970115B1 (en) | 2003-06-27 | 2005-11-29 | Cypress Semiconductor Corp. | Cycle slip framing system and method for selectively increasing a frame clock cycle to maintain related bits within the same parallel-output frame of a deserializer |
| US7313660B2 (en) * | 2003-09-04 | 2007-12-25 | Lsi Corporation | Data stream frequency reduction and/or phase shift |
| DE10345163B4 (de) * | 2003-09-29 | 2005-09-08 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Frequenzteilung und zum Demultiplexen |
| CN1655486B (zh) * | 2005-03-08 | 2011-04-20 | 东南大学 | 时分复用一到四路分接装置 |
| US8035435B1 (en) * | 2009-09-25 | 2011-10-11 | The Boeing Company | Divided clock synchronization |
| US8507601B2 (en) | 2009-11-09 | 2013-08-13 | E. I. Du Pont De Nemours And Company | Method using fluoropolymer emulsions |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3885167A (en) * | 1973-08-08 | 1975-05-20 | Bell Telephone Labor Inc | Apparatus and method for connecting between series and parallel data streams |
| US4593390A (en) * | 1984-08-09 | 1986-06-03 | Honeywell, Inc. | Pipeline multiplexer |
| US4791628A (en) * | 1987-10-16 | 1988-12-13 | American Telephone And Telegraph Company, At&T Bell Labs | High-speed demultiplexer circuit |
| US4926423A (en) * | 1988-09-30 | 1990-05-15 | The Trustees Of Columbia University In The City Of New York | Time-division-multiplexed data transmission system |
-
1989
- 1989-09-11 JP JP1232902A patent/JP2877369B2/ja not_active Expired - Fee Related
-
1990
- 1990-09-11 US US07/580,870 patent/US5128940A/en not_active Expired - Lifetime
- 1990-09-11 FR FR9011231A patent/FR2652968A1/fr active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5128940A (en) | 1992-07-07 |
| FR2652968A1 (fr) | 1991-04-12 |
| JPH0397329A (ja) | 1991-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |