DE10345163B4

DE10345163B4 - Verfahren und Vorrichtung zur Frequenzteilung und zum Demultiplexen

Info

Publication number: DE10345163B4
Application number: DE10345163A
Authority: DE
Inventors: Dirk Dipl.-Ing. Scheideler; Philipp Dipl.-Ing. Börker
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-09-29
Filing date: 2003-09-29
Publication date: 2005-09-08
Anticipated expiration: 2023-09-30
Also published as: US7215163B2; US20050134333A1; DE10345163A1

Abstract

Verfahren zur Frequenzteilung eines Eingangstaktsignals (t),
wobei aus dem Eingangstaktsignal (t) mit einer Eingangstaktfrequenz mindestens zwei Ausgangstaktsignale (t1, t2) mit jeweils einer Ausgangstaktfrequenz gleich der um jeweils einen vorgegebenen Faktor geteilten Eingangstaktfrequenz erzeugt werden,
dadurch gekennzeichnet,
dass eine Phasendifferenz zwischen den mindestens zwei Ausgangstaktsignalen (t1, t2) gemessen wird, und
dass jedes der mindestens zwei Ausgangstaktsignale (t1, t2) in Abhängigkeit von der Phasendifferenz entweder invertiert wird oder nicht invertiert wird.

Description

Die vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung zur Frequenzteilung eines Taktsignals und die Verwendung des Verfahrens bzw. der Vorrichtung zum Demultiplexen eines Datensignals. Ein derartiges Verfahren bzw. eine derartige Vorrichtung findet insbesondere bei Höchstgeschwindigkeitsdatenempfängern, bei denen Daten mit einer Bitrate im Bereich mehrerer Gigabit pro Sekunde empfangen werden, Anwendung.
Bei derartigen Datenempfängern wird ein empfangenes Datensignal typischerweise mit einem Taktsignal, welches eine Frequenz in Höhe der halben Datenrate des Datensignals aufweist, abgetastet, um so zwei Datensignale mit halber Datenrate zu erzeugen. Dieser Vorgang wird in mehreren Stufen wiederholt, wobei bei jeder Stufe die Datenrate der Datensignale halbiert wird. Dazu sind in jeder Stufe Taktsignale mit einer entsprechenden Taktfrequenz nötig, welche sich ebenfalls in jeder Stufe halbiert.
Herkömmlicherweise werden diese Taktsignale durch einen zentralen Taktteiler erzeugt. Dies hat zur Folge, dass die Taktsignale über weite Strecken zu Abtasteinheiten der verschiedenen Stufen transportiert werden müssen, was bei hohen Geschwindigkeiten schwierig ist und zudem zu einer nicht vollständig symmetrischen Schaltungsstruktur führt, was zu Ungenauigkeiten im Abtasten der Daten führen kann.
Zudem werden beim Demultiplexen der Daten, d.h. beim Abtasten der Daten mit dem jeweiligen Taktsignal, häufig Ausgangsdatensignale erzeugt, welche gegeneinander um eine halbe Bitlänge verschoben sind. Diese Verschiebung muss beispielsweise durch Zwischenspeicherung während eines halben Taktzyklus ausgeglichen werden, damit dennoch eine zentrale Takterzeugung verwendet werden kann.
Dabei tritt jedoch in der Praxis das zusätzliche Problem auf, dass die zwischengespeicherten Daten gegenüber den übrigen Daten stärker verstärkt werden, was unerwünschte Abhängigkeiten einer Bitfehlerrate und einer Taktrückgewinnung von einer Position eines jeweils empfangenen Bits im Datenstrom nach sich zieht. Zudem kann eine derartige Zwischenspeicherung je nach verwendeter Schaltungstechnik schwierig sein.
Ein anderer Ansatz besteht darin, eine so genannte verteilte Taktteilerstruktur zu verwenden, d.h., die Takte parallel zu den Abtasteinrichtungen herunterzuteilen. Da bei üblicherweise verwendeten Taktteilern der Anfangszustand zufällig bestimmt ist, ist hier jedoch eine so genannte Resetsynchronisation nötig, damit alle Taktteiler in einem definierten Zustand starten. Eine derartige Resetsynchronisation ist jedoch bei hohen Geschwindigkeiten sehr schwierig zu realisieren.
Wird zudem ein so genannter half-rate-Ansatz mit einem Quadraturoszillator verfolgt, bei dem der Oszillator mit der halben Taktfrequenz der Datenrate läuft, und die vier erzeugten Phasen des Quadraturoszillators benutzt werden, um das Datensignal abzutasten, dann müssen schon in der ersten Stufe mehrere Taktteiler parallel die einzelnen Taktphasen des Oszillators herunterteilen. Diese Taktphasen sind bei einem Quadraturoszillator um einen Vierteltakt gegeneinander verschoben. Diese geringfügige Verschiebung und die Notwendigkeit von mehreren Taktteilern, die im gleichen Startzustand starten müssen, machen eine Resetsynchronisation bei einer verteilten Struktur praktisch unmöglich. Daher wird bei hohen Geschwindigkeiten eine verteilte Taktteilerstruktur herkömmlich nicht angewendet.

In der US 5,128,940 ist eine kombinierte Demultiplexer- und Taktteilerstruktur beschrieben, welche mehrere Stufen um fasst, wobei einzelne Stufen der Demultiplexerstruktur von einer Taktteilerstruktur mit einem jeweiligen Taktsignal versorgt werden. Das einer Demultiplexerstufe zugeführte Taktsignal kann wahlweise invertiert werden.

Aus der JP 03-172034 A ist ebenfalls eines Demultiplexerstruktur bekannt, wobei ein Phasendetektor eine Phasendifferenz zwischen Eingangsdaten einer Multiplexereinheit und einem Taktsignal detektiert und die Phase des Taktsignals entsprechend anpasst.

In A. Thiede et al., „Mixed Signal Integrated Circuis Based on GaAs HEMT's", IEEE Trans. VLSI Systems, Vol. 6, No. 1, S. 6-17, 1998 ist ein Verfahren zur Frequenzteilung eines Eingangstaktsignals beschrieben, wobei zwei gegenphasige Ausgangstaktsignale erzeugt werden. Dabei kann ebenfalls ein Taktsignal invertiert werden. Ein ähnlicher Frequenzteiler ist auch in M. Lang et al., „20-40 Gb/s 0.2-μm GaAs HEMT Chip Set for Optical Data Receiver", IEEE J. Solid-State Circuits, Vol. 32, No. 9, S. 1384-1393, 1997 offenbart.

Weitere Taktteiler- bzw. Demultiplexerstrukturen sind in der EP 0 226 754 A2 , der JP 09-284246 A sowie der US 2003/0174798 A1 offenbart.

Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Verfahren und eine Vorrichtung zur Frequenzteilung eines Taktsignals bereitzustellen, wodurch eine verteilte Taktteilerstruktur ermöglicht wird, welche auch für hohe Geschwindigkeiten insbesondere zum Demultiplexen von Daten verwendbar ist.

Diese Aufgabe wird gelöst durch ein Verfahren nach Anspruch 1 und eine Vorrichtung nach Anspruch 10. Die abhängigen Ansprüche definieren bevorzugte oder vorteilhafte Ausführungsbeispiele des Verfahrens bzw. der Vorrichtung sowie Verfahren und Vorrichtungen zum Demultiplexen von Daten unter Verwendung des erfindungsgemäßen Verfahrens bzw. der erfindungsgemäßen Vorrichtung zur Frequenzteilung des Eingangstaktsignals.

Erfindungsgemäß wird vorgeschlagen, dass aus einem Eingangssignal mit einer Eingangstaktfrequenz mindestens zwei Ausgangstaktsignale mit einer Ausgangstaktfrequenz gleich der um einen vorgegebenen Faktor geteilten Eingangstaktfrequenz erzeugt werden, wobei eine Phasendifferenz zwischen den mindestens zwei Ausgangstaktsignalen gemessen wird und jedes der mindestens zwei Ausgangstaktsignale in Abhängigkeit von der Phasendifferenz entweder invertiert wird oder nicht invertiert wird.

Bei einem derartigen erfindungsgemäßen Verfahren kann ein unerwünschter Startzustand eines Ausgangstaktsignals durch eine Invertierung nachträglich korrigiert werden, so dass keine Resetsynchronisation erforderlich ist.

Bevorzugt wird ein erstes Ausgangstaktsignal der mindestens zwei Ausgangstaktsignale durch Frequenzteilung des Eingangstaktsignals erzeugt, während ein zweites Ausgangstaktsignal der mindestens zwei Ausgangstaktsignale durch Frequenzteilung des invertierten Eingangstaktsignals erzeugt wird. Der vorgegebene Faktor der Frequenzteilung beträgt dabei bevorzugt zwei.

Eine derartige Frequenzteilung kann insbesondere in Stufen durchgeführt werden, wobei die Ausgangstaktsignale einer Stufe jeweils als Eingangstaktsignale für die folgende Stufe verwendet werden. Auf diese Weise kann eine verteilte Taktteilerstruktur realisiert werden. Dabei können insbesondere in jeder Stufe die Phasendifferenzen zwischen einer Mehrzahl von allen in dieser Stufe erzeugten Ausgangstaktsignalen gemessen werden und jedes der Ausgangstaktsignale in Abhängigkeit von diesen Phasendifferenzen invertiert werden oder nicht invertiert werden.

Parallel zu dieser Frequenzteilung des Eingangstaktsignals kann ein Datensignal gedemultiplext werden, wobei das Eingangsdatensignal mit dem Eingangstaktsignal abgetastet wird, um ein erstes Ausgangsdatensignal zu erzeugen, das Eingangsdatensignal mit dem invertierten Eingangstaktsignal abgetastet wird, um ein zweites Ausgangsdatensignal zu erzeugen und jeweils ein Ausgangstaktsignal der mindestens zwei Ausgangstaktsignale dem ersten und dem zweiten Ausgangsdatensignal zugeordnet wird. Insbesondere kann dabei das erste Ausgangstaktsignal dem zweiten Ausgangsdatensignal und das zweite Ausgangstaktsignal dem ersten Ausgangsdatensignal zugeordnet werden. Analog wie oben beschrieben kann damit ein stufenweises Demultiplexen von Daten durchgeführt werden, indem jeweils ein Ausgangsdatensignal und das ihm zugeordnete Ausgangstaktsignal als Eingangssignale für die nächste Stufe verwendet werden. Die Eingangstaktfrequenz ist dabei bevorzugt halb so groß wie eine Datenrate des Eingangsdatensignals.

Zur Frequenzteilung des Eingangstaktsignals kann dabei insbesondere ein D-Flip-Flop zum Einsatz kommen, wobei einem Takteingang des D-Flip-Flops das Eingangstaktsignal zugeführt wird, ein invertierter Ausgang des D-Flip-Flops mit einem Dateneingang des D-Flip-Flops verschaltet ist und damit an einem nicht invertierten Ausgang des D-Flip-Flops ein Ausgangstaktsignal mit der halben Frequenz des Eingangstaktsignals erzeugt wird. Zur Invertierung der Ausgangstaktsignale können Exklusiv-Oder-Gatter verwendet werden.

Auch zum Demultiplexen der Daten können D-Flip-Flops zum Einsatz kommen, denen an einem Dateneingang das Eingangsdatensignal zugeführt wird und an einem Takteingang das Eingangstaktsignal zugeführt wird. Um vor allem für einen mehrstufigen Aufbau gleiche Laufzeiten für Takt- und Datensignale zu erreichen, ist es vorteilhaft, auch für die Datensignale Invertiermittel wie beispielsweise Exklusiv-Oder-Gatter vorzusehen, welche jedoch so angesteuert sind, dass die Ausgangsdatensignale nicht invertiert werden.

Die Erfindung wird nachfolgend anhand eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die beigefügte Zeichnung näher erläutert. Es zeigen:

1 eine kombinierte Taktteiler- und Demultiplexerzelle,

2 ein erfindungsgemäßes Ausführungsbeispiel einer Demultiplexervorrichtung unter Verwendung der Zelle von 1, und

3 eine Vorrichtung mit stufenweise hintereinander geschalteten erfindungsgemäßen Vorrichtungen aus 2.

In 1 ist eine Demultiplexergrundzelle 1 dargestellt, welche zum Abtasten eines Eingangsdatensignals d und dem gleichzeitigen Frequenzteilen eines Eingangstaktsignals t dient. Zum Abtasten dieses Eingangsdatensignals d wird dies einem Dateneingang D eines ersten D-Flip-Flops 2 zugeführt, das Eingangstaktsignal t wird entsprechend einem Takteingang dieses D-Flip-Flops 2 zugeführt. Dabei hat bei dem vorliegenden Beispiel das Eingangstaktsignal t eine Taktfrequenz, welche halb so groß ist wie eine Datenrate des Eingangsdatensignals d. Beispielsweise kann die Datenrate 10 GHz und die Taktfrequenz 5 GHz betragen. Damit wird ein Datensignal d0 mit halber Datenrate des Datensignals d erzeugt.
Das Eingangstaktsignal t wird zudem einem Takteingang eines zweiten D-Flip-Flops 3 zugeführt. Ein invertierter Ausgang Q dieses zweiten D-Flip-Flops 3 ist in einen Dateneingang D dieses D-Flip-Flops 3 rückgekoppelt. An einem nicht invertierten Ausgang Q des D-Flip-Flops 3 lässt sich dann ein Taktsignal t0 abgreifen, welches verglichen mit dem Eingangstaktsignal t die halbe Taktfrequenz aufweist. Ein Ausgangszustand des Taktsignals t0 hängt dabei vom Anfangszustand des invertierten Ausgangs Q des zweiten D-Flip-Flops 3 ab und ist somit nicht definiert festgelegt.
Diese Demultiplexergrundzelle hat den Vorteil, dass alle Signalleitungen symmetrisch sind, womit Verzögerungen in einem Demultiplexerbaum gleichgehalten werden können. Diese Demultiplexergrundzelle ist prinzipiell auch in anderen Vorrichtungen als den hier beschriebenen verwendbar.
Prinzipiell sind für eine derartige Demultiplexergrundzelle 1 jedoch auch andere Mittel zum Abtasten des Eingangsdatensignals d und zur Frequenzteilung des Eingangstaktsignals t denkbar, auch andere Teilungsfaktoren als der Faktor zwei sind möglich.
2 zeigt einen erfindungsgemäßen Demultiplexer 7, welcher im Wesentlichen aus zwei Demultiplexergrundzellen 1a, 1b, welche wie die Demultiplexergrundzelle 1 aus 1 aufgebaut sind, umfasst. Dabei wird einer Demultiplexergrundzelle 1a das Eingangsdatensignal d und das Eingangstaktsignal t unverändert zugeführt, während der Demultiplexergrundzelle 1b das Eingangstaktsignal in invertierter Form zugeführt wird. Alternativ können die D-Flip-Flops der Demultiplexergrundzelle 1b auch durch eine fallende Flanke des Eingangstaktsignals t gesteuert sein, während die D-Flip-Flops der Demultiplexergrundzelle 1a durch eine steigende Flanke des Eingangs taktsignals t gesteuert sind. Hierdurch wird bewirkt, dass beispielsweise das von der Demultiplexergrundzelle 1a ausgegebene Ausgangsdatensignal d1 nur gerade Bits des Eingangsdatensignals d beinhaltet, während das von der Demultiplexergrundzelle 1b ausgegebene Ausgangsdatensignal d2 entsprechend nur ungerade Bits umfasst.
Entsprechend sind auch ein von der Demultiplexergrundzelle 1a erzeugtes Ausgangstaktsignal t2 und ein von der Demultiplexergrundzelle 1b erzeugtes Ausgangstaktsignal t1 gegeneinander versetzt.
Wie in 2 zu erkennen ist, wird dabei das Ausgangstaktsignal t1 dem Ausgangsdatensignal d1 und das Ausgangstaktsignal t2 dem Ausgangsdatensignal d2 zugeordnet, was durch ein einfaches Kreuzen der Leitungen realisiert ist. Dies liegt daran, dass für einen mehrstufigen Demultiplexeraufbau, wie weiter unten beschrieben, die Taktflanken der Ausgangstaktsignale t1 und t2 in der Mitte der Bits der ihnen zugeordneten Ausgangsdatensignale d1 und d2 liegen sollen, um in einer nachfolgenden Stufe ein zuverlässiges Abtasten zu gewährleisten.
Wie bereits unter Bezugnahme auf 1 erläutert, ist der Ausgangszustand der Ausgangstaktsignale t1 und t2 nicht festgelegt. Um dies auszugleichen, ist ein Phasendetektor 5 vorgesehen, welcher die Phasenlage der Ausgangstaktsignale t1 und t2 vergleicht und ein so ermitteltes Phasensignal an eine Steuereinheit 6 übergibt. Abhängig von der Phasenlage steuert die Steuereinheit 6 mit Stellsignalen s1 und s2 Exklusiv-Oder-Gatter 42 und 44 an, welchen die Taktsignale t1 und t2 zugeführt werden. Somit kann bei Bedarf eines oder können beide der Taktsignale invertiert werden, um eine gewünschte Phasenlage zu gewährleisten.
Bevorzugt sind auch in den Leitungen für die Ausgangsdatensignale d1 und d2 derartige Exklusiv-Oder-Gatter 41 und 43 vorhanden, welchen ein Nullsignal zugeführt wird, so dass sie die Ausgangsdatensignale unverändert durchlassen. Durch diese Maßnahme wird eine Angleichung der Laufzeit der Ausgangstaktsignale t1, t2 und der Ausgangsdatensignale d1, d2 erreicht.
In 3 ist ein erfindungsgemäßer mehrstufiger Demultiplexer dargestellt. Die erste Stufe S1 umfasst dabei einen Demultiplexer 7, wobei jeweils ein Ausgangsdatensignal d1, d2 und diesen zugeordnetes Ausgangstaktsignal t1, t2 zwei weiteren Demultiplexern 7 der zweiten Stufe S2 zugeführt werden. Die so erzeugten Datensignale d3 bis d6 und Taktsignale t3 bis t6 werden vier weiteren Demultiplexern 7 der dritten Stufe S3 zugeführt, so dass schließlich acht Ausgangsdatensignale d7 bis d14 und acht Ausgangstaktsignale t7 bis t14 erzeugt werden. Selbstverständlich kann eine derartige Vorrichtung auch nur zwei Stufen enthalten, oder sie kann mehr als drei Stufen umfassen.
Die Phasendetektion, welche in 2 dargestellt ist, kann bei einem derartigen Aufbau dahingehend erweitert sein, dass die durch die Phasendetektoren 5 ermittelten Phasendifferenzen zusammen dem Steuermittel 6 zugeführt werden, auch sind zusätzliche Phasendetektoren zwischen Taktausgängen unterschiedlicher Demultiplexer 7 einer Stufe denkbar. Die Steuermittel 6 ermitteln dann die Phasenlage der verschiedenen Ausgangstaktsignale untereinander beispielsweise durch eine Logikschaltung und steuern die Exklusiv-Oder-Gatter der verschiedenen Demultiplexer 7 entsprechend an, um eine gewünschte Phasenbeziehung einzustellen.
Falls für andere Anwendungen außer Demultiplexen von Daten eine derartige verteilte Taktstruktur benötigt wird, kann dies einfach durch das Weglassen des Pfades für die Daten in den 1 bis 3 bewerkstelligt werden.
Eine derartige Taktteilerstruktur kann insbesondere mit einem Quadraturoszillator zum Erzeugen des Eingangstaktsignals t kombiniert werden.
Ein besonderer Vorteil der erfindungsgemäßen Vorrichtung liegt darin, dass alle Datenwege identisch aufgebaut sind und die Taktverteilung erheblich vereinfacht ist. Es sind auch keine Verzögerungen wie in der Beschreibungseinleitung beschrieben nötig. Der zusätzliche Schaltungsaufwand, welcher dadurch entsteht, dass für jedes Ausgangsdatensignal ein separater Takt erzeugt wird, ist relativ gering und wird zudem durch das Wegfallen dieser Zwischenspeicherung teilweise ausgeglichen.
Ohne jede Resetsynchronisationsschaltung kann so mit wenig Aufwand der korrekte Betrieb einer verteilten Taktteilerstruktur in einem Demultiplexerbaum sichergestellt werden. Zudem kann in der letzten Stufe der Pfad für die Frequenzteilung eingespart werden, falls die Takte nicht weiter benötigt werden. Die zeitliche Anordnung der einzelnen Datenbits nebeneinander erfolgt dabei bei langsameren Taktraten als der Eingangstaktfrequenz, so dass Schwierigkeiten bei der Zwischenspeicherung eines Bits vermieden werden.

Claims

Verfahren zur Frequenzteilung eines Eingangstaktsignals (t), wobei aus dem Eingangstaktsignal (t) mit einer Eingangstaktfrequenz mindestens zwei Ausgangstaktsignale (t1, t2) mit jeweils einer Ausgangstaktfrequenz gleich der um jeweils einen vorgegebenen Faktor geteilten Eingangstaktfrequenz erzeugt werden, dadurch gekennzeichnet, dass eine Phasendifferenz zwischen den mindestens zwei Ausgangstaktsignalen (t1, t2) gemessen wird, und dass jedes der mindestens zwei Ausgangstaktsignale (t1, t2) in Abhängigkeit von der Phasendifferenz entweder invertiert wird oder nicht invertiert wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass ein erstes Ausgangstaktsignal (t2) der mindestens zwei Ausgangstaktsignale (t1, t2) durch Frequenzteilung des Eingangstaktsignals (t) erzeugt wird, und dass ein zweites Ausgangstaktsignal (t1) der mindestens zwei Ausgangstaktsignale (t1, t2) durch Frequenzteilung des invertierten Eingangstaktsignals (t) erzeugt wird.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der vorgegebene Faktor für jedes der Ausgangstaktsignale (t1, t2) zwei beträgt.
Verfahren zur Frequenzteilung eines Eingangstaktsignals, dadurch gekennzeichnet, dass die Frequenzteilung in n Stufen (S1, S2, 53) durchgeführt wird, wobei n mindestens 2 ist, und dass in der ersten Stufe (S1) ein Verfahren nach einem der Ansprüche 1 bis 3 durchgeführt wird und in den Stufen (S2, S3) 2 bis n die Ausgangstaktsignale (t1-t6) der vorhergehen den Stufe jeweils als Eingangstaktsignale für ein Verfahren nach einem der Ansprüche 1 bis 3 in der folgenden Stufe verwendet werden.
Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass in jeder Stufe (S1, S2, S3) die Phasendifferenzen zwischen einer Mehrzahl von allen in dieser Stufe erzeugten Ausgangstaktsignalen (t1-t14) gemessen werden, und dass jedes der Ausgangstaktsignale (t1-t14) der jeweiligen Stufe in Abhängigkeit von den Phasendifferenzen der jeweiligen Stufe entweder invertiert wird oder nicht invertiert wird.
Verfahren zum Demultiplexen von Daten, dadurch gekennzeichnet, dass ein Eingangstaktsignal (t) nach dem Verfahren gemäß einem der Ansprüche 1-3 verarbeitet wird, dass ein Eingangsdatensignal (d) mit dem Eingangstaktsignal (t) abgetastet wird, um ein erstes Ausgangsdatensignal (d1) zu erzeugen, dass das Eingangsdatensignal (d) mit dem invertierten Eingangstaktsignal (t) abgetastet wird, um ein zweites Ausgangsdatensignal (d2) zu erzeugen, und dass jeweils ein Ausgangstaktsignal (t1, t2) der mindestens zwei Ausgangstaktsignale (t1, t2) dem ersten Ausgangsdatensignal (d1) und dem zweiten Ausgangsdatensignal (d2) zugeordnet wird.
Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass das erste Ausgangstaktsignal (t2) dem zweiten Ausgangsdatensignal (d2) und das zweite Ausgangstaktsignal (t1) dem ersten Ausgangsdatensignal (d1) zugeordnet wird.
Verfahren zum Demultiplexen von Daten, dadurch gekennzeichnet, dass das Demultiplexen in n Stufen (S1, S2, S3) durchgeführt wird, wobei n mindestens 2 ist, und dass in der ersten Stufe (S1) ein Verfahren nach einem der Ansprüche 6 oder 7 durchgeführt wird und in den Stufen (S2, S3) 2 bis n die Ausgangsdatensignale (d1-d6) der vorhergehenden Stufe zusammen mit den ihnen jeweils zugeordneten Ausgangstaktsignalen (t1-t6) jeweils als Eingangsdatensignale und Eingangstaktsignale für ein Verfahren nach einem der Ansprüche 6 oder 7 in der folgenden Stufe verwendet werden.
Verfahren nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass die Eingangstaktfrequenz halb so groß ist wie eine Datenrate des Eingangsdatensignals (d).
Vorrichtung zur Frequenzteilung eines Eingangstaktsignals (t) mit einem Haupttakteingang zum Zuführen des Eingangstaktsignals, mit ersten Taktteilmitteln (1a; 2) und zweiten Taktteilmitteln (1b; 2) zur Erzeugung eines ersten Ausgangstaktsignals (t2) und eines zweiten Ausgangstaktsignals (t1) mit jeweils einer durch einen bestimmten Faktor geteilten Frequenz des Eingangstaktsignals (t), wobei ein Takteingang (D) der ersten (1a; 2) bzw. der zweiten (1b; 2) Taktteilmittel mit dem Haupttakteingang verschaltet ist, wobei ein Ausgang (Q) der ersten (1a; 2) bzw. der zweiten (1b; 2) Taktteilmittel mit einem ersten bzw, einem zweiten Taktausgang verschaltet ist, gekennzeichnet durch Phasendetektormittel (5) zur Bestimmung einer Phasendifferenz zwischen dem ersten (t1) und dem zweiten (t2) Ausgangstaktsignal, durch steuerbare Invertermittel (42, 43) zwischen dem Ausgang der ersten bzw. der zweiten Taktteilmittel und dem ersten bzw. zweiten Taktausgang zur wahlweisen getrennten Invertierung des ersten (t2) und des zweiten (t1) Ausgangstaktsignals, und durch Steuermittel (6) zur Ansteuerung der Invertermittel (42, 44) in Abhängigkeit von der Phasendifferenz.
Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass der bestimmte Faktor für jedes der Ausgangstaktsignale (t1, t2) zwei beträgt.
Vorrichtung nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass zwischen den Haupttakteingang und den Takteingang der zweiten Taktteilmittel (1b; 2) Invertermittel geschaltet sind.
Vorrichtung nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass die ersten (1a) und zweiten Taktteilmittel (1b) jeweils eine D-Flip-Flop-Schaltung (2) umfassen, dass jeweils ein Takteingang der D-Flip-Flop-Schaltung (2) mit dem Haupttakteingang verschaltet ist, dass jeweils ein invertierter Ausgang (Q) der D-Flip-Flop-Schaltung (2) mit einem Dateneingang (D) der D-Flip-Flop-Schaltung (2) verschaltet ist, und dass ein nicht invertierter Ausgang (Q) der D-Flip-Flop-Schaltung (2) mit dem ersten bzw. dem zweiten Taktausgang verschaltet ist.
Vorrichtung nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, dass die steuerbaren Invertermittel eine erste (44) und eine zweite (42) Exklusiv-Oder-Schaltung umfassen, wobei jeweils ein erster Eingang der ersten (44) und der zweiten (42) Exklusiv-Oder-Schaltung mit einem Ausgang (D) des ersten (1a) bzw. des zweiten (1b) Taktteilmittels verschaltet ist, wobei jeweils ein zweiter Eingang der ersten (44) und der zweiten (42) Exklusiv-Oder-Schaltung mit den Steuermitteln (6) verschaltet ist, und wobei jeweils ein Ausgang der ersten (44) und der zweiten (42) Exklusiv-Oder-Schaltung mit dem ersten bzw. dem zweiten Taktausgang verschaltet ist.
Vorrichtung zur Frequenzteilung eines Eingangstaktsignals, dadurch gekennzeichnet, dass die Vorrichtung n Stufen (S1, S2, S3) umfasst, wobei n mindestens 2 ist, dass die erste Stufe (S1) eine Vorrichtung (7) nach einem der Ansprüche 10 bis 14 umfasst, dass die Stufen (S2, S3) 2 bis n jeweils eine Mehrzahl von Vorrichtungen (7) nach einem der Ansprüche 10 bis 14 umfassen, und dass jeder Taktausgang der Stufen 1 bis n-1 mit einem Haupttakteingang der darauf folgenden Stufe verschaltet ist.
Vorrichtung zum Demultiplexen eines Eingangsdatensignals, gekennzeichnet durch einen Hauptdateneingang zum Zuführen des Eingangsdatensignals (d), durch eine Vorrichtung nach einem der Ansprüche 10 bis 14 zur Verarbeitung eines Eingangstaktsignals, durch eine erste (1a; 3) und eine zweite (1b; 3) Abtastvorrichtung, wobei ein Takteingang der ersten (1a; 3) bzw. zweiten (1b; 3) Abtastvorrichtung mit dem Haupttakteingang verschaltet ist, ein Dateneingang (D) der ersten (1a; 3) bzw. zweiten (1b; 3) Abtastvorrichtung mit dem Hauptdateneingang verschaltet ist und ein Ausgang (Q) der ersten (1a; 3) bzw. zweiten (1b; 3) Abtastvorrichtung mit einem ersten bzw. einem zweiten Datenausgang zur Ausgabe eines ersten (d1) bzw. zweiten (d2) Ausgangsdatensignals verschaltet ist.
Vorrichtung nach Anspruch 16, gekennzeichnet durch einen Inverter zwischen dem Haupttakteingang und dem Takteingang der zweiten Abtastvorrichtung (1b; 3).
Vorrichtung nach Anspruch 16 oder Anspruch 17, gekennzeichnet durch steuerbare Invertermittel (41, 43) zwischen dem Ausgang des ersten (1a; 3) bzw. des zweiten (1b; 3) Abtastmittels und dem ersten bzw. zweiten Datenausgang, welche gleich den steuerbaren Invertermitteln (42, 44) zwischen den ersten (1a; 2) bzw. zweiten (1b; 2) Taktteilmitteln und dem ersten bzw. zweiten Taktausgang ausgestaltet sind und welche derart angesteuert sind, dass das erste (d1) und das zweite (d2) Ausgangsdatensignal nicht invertiert werden.
Vorrichtung nach einem der Ansprüche 16 bis 18, dadurch gekennzeichnet, dass die erste Abtastvorrichtung (1a) eine erste D-Flip-Flop-Schaltung (2) und die zweite Abtastvorrichtung (1b) eine zweite D-Flip-Flop-Schaltung (2) umfasst, dass der Hauptdateneingang mit einem Dateneingang (D) der ersten und der zweiten D-Flip-Flop-Schaltung (2) verschaltet ist, dass der Haupttakteingang mit einem Takteingang der ersten und der zweiten D-Flip-Flop-Schaltung (2) verschaltet ist, und dass der erste bzw. der zweite Datenausgang mit einem Ausgang der ersten bzw. der zweiten D-Flip-Flop-Schaltung (2) verschaltet ist.
Vorrichtung zum Demultiplexen eines Eingangsdatensignals, dadurch gekennzeichnet, dass die Vorrichtung n Stufen (S1-S3) umfasst, wobei n mindestens 2 ist, dass die erste Stufe (S1) eine Vorrichtung (7) nach einem der Ansprüche 16 bis 19 umfasst, dass die Stufen (S2, S3) 2 bis n eine Mehrzahl von Vorrichtungen (7) nach einem der Ansprüche 16 bis 19 umfassen, und dass jeder Taktausgang der Stufen (S1, S2) 1 bis n-1 mit einem Haupttakteingang der darauf folgenden Stufe (S2, S3) verschaltet ist, und dass jeder Datenausgang der Stufen (S1, S2) 1 bis n-1 mit einem Hauptdateneingang der darauf folgenden Stufe (S2, S3) verschaltet ist.
Vorrichtung nach Anspruch 20, dadurch gekennzeichnet, dass jeweils der erste Taktausgang und der zweite Datenausgang sowie der zweite Taktausgang und der erste Datenausgang einer Vorrichtung (7) der Stufen (S1, S2) 1 bis n-1 mit dem Haupttakteingang bzw. dem Hauptdateneingang einer Vorrichtung (7) der darauf folgenden Stufe (S2, S3) verschaltet sind.
Vorrichtung nach einem der Ansprüche 16 bis 21, dadurch gekennzeichnet, dass die Frequenz des Eingangstaktsignals halb so groß ist wie eine Datenrate des Eingangsdatensignals.
Vorrichtung nach einem der Ansprüche 10 bis 22, dadurch gekennzeichnet, dass die Vorrichtung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 9 ausgestaltet ist.
Datenempfangsvorrichtung, dadurch gekennzeichnet, dass die Datenempfangsvorrichtung eine Vorrichtung nach einem der Ansprüche 10 bis 23 umfasst.