DE3843261A1 - Schaltungsanordnung zur steuerung der phase eines taktsignals - Google Patents

Description

Die Erfindung geht aus von einer Schaltungsanordnung nach der Gattung des Hauptanspruchs.

Zur Steuerung der Phase eines Taktsignals sind an sich digitale Schaltungen bekannt, mit deren Hilfe ein Taktsignal mehrmals um jeweils ein Phaseninkrement verschoben werden kann. Diese setzen jedoch eine wesentlich schnellere Taktung der digitalen Schaltungen voraus, was bei hohen Taktfrequenzen insbesondere dann zu Schwierigkeiten führt, wenn die Phaseninkremente klein gegenüber der Periodendauer des Taktsignals sind - die Auflösung der steuerbaren Phase also hoch sein soll. So wäre beispielsweise bei einer Taktfrequenz von 8 MHz und einer Auflösung von 1/64 der Periodendauer eine Taktfrequenz für die digitalen Schaltungen von 512 MHz erforderlich.

Es ist ferner eine Schaltungsanordnung für die Verschiebung der Phase eines Taktsignals bekannt (DE-OS 33 19 762), bei welcher die bekannte Phasenverschiebung mit Hilfe von digitalen Schaltungen in einem ersten Schritt durchgeführt wird, an den sich in einem weiteren Schritt eine Einstellung der Phasenverschiebung in einem feineren Raster mit Hilfe einer Verzögerungskette anschließt. Diese bekannte Schaltungsanordnung setzt jedoch ebenfalls eine Taktfrequenz für die digitalen Schaltungen voraus, welche um ein Mehrfaches höher als die Frequenz des in der Phase zu steuernden Signals ist.

Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsanordnung zur Steuerung der Phase eines Taktsignals anzugeben, bei welcher eine noch höhere Frequenz als die des Taktsignals nicht erforderlich ist.

Diese Aufgabe wird mit den im kennzeichnenden Teil des Hauptanspruchs angegebenen Maßnahmen gelöst.

Die erfindungsgemäße Schaltungsanordnung kann in vielen nachrichtentechnischen Anlagen und Geräten verwendet werden, bei welchen die Phase eines Taktsignals gesteuert wird. Dieses ist insbesondere beim Empfang von digitalen Signalen zur Erzeugung eines Taktsignals erforderlich, welches bezüglich der Frequenz und der Phasenlage mit dem im empfangenen Signal enthaltenen Takt übereinstimmt. Ein bevorzugtes Anwendungsgebiet der erfindungsgemäßen Schaltungsanordnung ist ein Schnittstellenbaustein (UIC) für das ISDN.

Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen der im Hauptanspruch angegebenen Erfindung möglich.

Insbesondere ist gemäß einer Weiterbildung der Erfindung eine laufende Messung der Verzögerung der Verzögerungskette vorgesehen, so daß sich Änderungen der Laufzeit nicht störend bemerkbar machen.

Eine andere Weiterbildung verhindert Störspitzen im Ausgangssignal der erfindungsgemäßen Schaltungsanordnung beim Umschalten von einer Phase in eine andere.

Ausführungsbeispiele der Erfindung sind in der Zeichnung anhand mehrerer Figuren dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigt:

Fig. 1 ein Blockschaltbild eines Ausführungsbeispiels,

Fig. 2 ein Ausführungsbeispiel für eine bei der Schaltungsanordnung nach Fig. 1 verwendete Meßschaltung und

Fig. 3 ein Ausführungsbeispiel für einen bei der Schaltungsanordnung nach Fig. 1 verwendeten Adressenrechner.

Gleiche Teile sind in den Figuren mit gleichen Bezugszeichen versehen.

Das Ausführungsbeispiel gemäß Fig. 1 ist ein Teil der Taktregelung eines Schnittstellenbausteins (UIC) für das ISDN und kann sowohl im Netzabschluß (NT) beim Teilnehmer als auch im Leitungsabschluß (LT) in der Ortsvermittlung verwendet werden. Dem Eingang 1 einer Verzögerungskette 2 wird ein frequenzstabiles, jedoch in der Phase nicht geregeltes Taktsignal T 1 zugeführt. Die Verzögerungskette besteht vorzugsweise aus Inverterschaltungen, deren Laufzeit üblicherweise in der geforderten Größenordnung liegt. Die Verzögerungskette 2 weist eine Gesamtlaufzeit auf, welche mindestens einer Taktperiode des Signals T 1 entspricht, jedoch verschiedenen Einflüssen, beispielsweise einer Temperaturabhängigkeit unterliegt. Zur Messung der jeweiligen Laufzeit ist eine Meßschaltung 3 vorgesehen, an deren Ausgang 4 ein Signal abnehmbar ist, das jeweils denjenigen Abgriff der Verzögerungskette 2 angibt, bei welchem die Laufzeit einer Periode des Taktsignals T 1 entspricht. Jeder der Abgriffe der Verzögerungskette ist mit entsprechenden Eingängen der Meßschaltung 3 verbunden. Einzelheiten der Meßschaltung sind in Fig. 2 näher erläutert.

Von den Abgriffen ABG 1 bis ABG 64 der Verzögerungskette 2 wird dasjenige Signal weitergeleitet, welches die gewünschte Phasenlage aufweist. Dazu sind zwei Multiplexer 5, 6 mit jeweils 32 Eingängen und einem Ausgang vorgesehen, die von einem Adressenrechner 7 angesteuert werden. Der Adressenrechner 7 erhält über einen Eingang 8 ein Steuersignal zur Steuerung der Taktphase sowie von der Meßschaltung 3 die Information, bei welchem Abgriff die Laufzeit der Verzögerungskette der Periodendauer entspricht. Unter Berücksichtigung dieser Information berechnet der Adressenrechner aus dem bei 8 zugeführten Steuersignal den jeweils von einem der Multiplexer 5, 6 durchzuschaltenden Abgriff ABG 1 bis ABG 64.

Der erste Multiplexer 5 ist an die ungeradzahligen Abgriffe ABG 1, ABG 3 ... ABG 63 angeschlossen, während der zweite Multiplexer 6 mit den geradzahligen Abgriffen ABG 2, ABG 4 ... ABG 64 verbunden ist. Bei einem schrittweisen Weiterschalten der Phase werden daher abwechselnd Signale über den ersten Multiplexer 5 und über den zweiten Multiplexer 6 geleitet. Im Zusammenhang mit einem an die Ausgänge der Multiplexer angeschlossenen weiteren Multiplexer mit zwei Eingängen und einem Ausgang wird damit ein unterbrechungsfreier Signalfluß gewährleistet, so daß Störspitzen, die durch das Umschalten entstehen, vermieden werden.

Bei dem Ausführungsbeispiel sind im Anschluß an die Multiplexer 5, 6 jedoch zunächst Frequenzteiler 9, 10 vorgesehen, welche die Frequenz des jeweils zugeführten Signals durch zwei und durch vier teilen. Damit wird ein Taktsignal T 2 mit der Frequenz von 7,6 MHz und ein Signal T 3 mit der Frequenz von 3,845 MHz erzeugt. Für diese Taktsignale sind weitere Multiplexer 11, 12 vorgesehen, die von einer Auswahl-Ablaufsteuerschaltung 13 gesteuert werden. Dabei erfolgt die Umschaltung der Multiplexer 11, 12 ebenso wie die Taktung der Teiler 9, 10 synchron mit dem in der Phase gesteuerten Taktsignal - im Gegensatz zu der Taktung der Meßschaltung 3, welche phasenstarr mit dem bei 1 zugeführten Taktsignal T 1 ist. Werden zwischen den Multiplexern 5, 6 und 11, 12 Teiler vorgesehen, so ist nach einem Umschaltvorgang an den Multiplexern 5 oder 6 jeweils der Teiler phasenrichtig zu setzen, dessen Taktsignal umgeschaltet wurde.

Fig. 2 zeigt ein Blockschaltbild der Meßschaltung 3 (Fig. 1), wobei der Übersichtlichkeit halber die Verzögerungskette 2 ebenfalls dargestellt ist. Sämtliche Abgriffe ABG 1 bis ABG 64 sind mit den Eingängen eines Multiplexers 21 mit 64 Eingängen und einem Ausgang verbunden. Ferner dient das Signal am Abgriff ABG 2 als Referenzsignal für einen Phasendetektor 22, der im wesentlichen aus einem D-Flip-Flop besteht. Zur Steuerung des Multiplexers 21 ist ein Zähler 23 vorgesehen, der mit dem bei 1 zugeführten Taktsignal T 1 getaktet wird und eine sechsstellige Adresse erzeugt, welche dem Multiplexer 21 zugeführt wird. Über einen Eingang 24 erhält der Zähler 23 vom Adressenrechner 7 ein Rücksetz-Signal, das jeweils den Beginn einer Messung festlegt.

Während das Ausgangssignal des Multiplexers 21 dem Dateneingang des D-Flip-Flops 22 zugeführt wird, wird das D-Flip-Flop 22 vom Referenzsignal des Abgriffs ABG 2 getaktet. Dadurch wird der jeweilige Wert des Ausgangssignals des Multiplexers 21 bei einer positiven Flanke des Signals am jeweiligen Abgriff ABG zum Ausgang Q des D-Flip-Flops 22 weitergeleitet. Die Ausgangsspannung weist dementsprechend eine positive Flanke auf, wenn der Multiplexer vom Abgriff ABG 1 über den Abgriff ABG 2 zum Abgriff ABG 3 gesteuert wird. Nach einer dazwischenliegenden negativen Flanke ergibt sich wiederum eine positive Flanke, wenn der Multiplexer bei demjenigen Abgriff angelangt ist, bei welchem die Laufzeit einer Periodendauer des Taktsignals T 1 entspricht. Die dann vorliegende Adresse wird von der Auswerteschaltung 24 in ein Ausgangsregister 26 eingeschrieben, wenn über einen Eingang 27 dem Ausgangsregister 26 vom Adressenrechner 7 (Fig. 1) ein Taktsignal zugeführt wird, so daß diese Information über die jeweilige Länge der Verzögerungskette über den Ausgang 4 von der Meßschaltung dem Adressenrechner 7 zugeführt werden kann. Bei einem Zählerstand von 63 verriegelt sich der Zähler selbst und wird erst durch einen folgenden Rücksetz-Impuls zur nächsten Messung freigegeben.

Fig. 3 zeigt den Adressenrechner 7 (Fig. 1) in etwas detaillierterer Darstellung. Das Steuersignal besagt um wieviel die Phase zu verschieben ist und tritt bei der bevorzugten Anwendung der erfindungsgemäßen Schaltungsanordnung im Abstand von 1 ms auf. Es wird als 8 Bit breiter Datenstrom über den Eingang 8 einem Multiplizierer und Begrenzer 31 zugeführt.

Es wird dort mit der bei 4 zugeführten Länge multipliziert. Da nämlich bei weniger Gliedern der Verzögerungskette 2 der durch ein Glied der Verzögerungskette verursachte Phasensprung größer ist als bei vielen Gliedern, ergibt sich für eine Phasenregelschaltung, die mit der erfindungsgemäßen Schaltungsanordnung realisiert ist, eine von der Anzahl der jeweils eine Periodendauer ausmachenden Glieder abhängige Schleifenverstärkung. Die Multiplikation erfolgt, um diese Abhängigkeit zu kompensieren, und ist in einer gleichzeitig von der Anmelderin eingereichten Patentanmeldung BK 87/115 genauer beschrieben.

Die nachfolgenden Schaltungen benötigen zur Abarbeitung eines Wertes des Steuersignals eine bestimmte Zeit, die vom Ausgangssignal des Multiplizierers abhängig ist. Um sicherzustellen, daß die Abarbeitung eines Wertes beendet ist, bevor der neue Wert zugeführt wird, ist eine Begrenzung des Ausgangssignals des Multiplizierers vorgesehen - bei dem Ausführungsbeispiel auf ±108.

Das bei 4 zugeführte die Länge der Verzögerungskette kennzeichnende Signal wird außerdem dem Adressenzähler 33 und der Ablaufsteuerschaltung 34 zugeführt. Es dient im Adressenzähler zur Auslösung eines Sprungs, wenn der Abgriff für die Verzögerung um 0 bzw. 2π erreicht ist, und in der Ablaufsteuerschaltung dazu, die Adressen für einen Sprung von 0 nach 2π und umgekehrt zu berechnen.

Die Ausgangsgröße des Multiplizierers und Begrenzers 31 wird ebenfalls als 8 Bit breiter Datenstrom einem Inkrementierer-Dekrementierer 32 zugeleitet. Dieser besteht im wesentlichen aus einem Zähler, der jeweils mit dem vom Multiplizierer und Begrenzer 31 zugeführten Wert geladen wird und mit Taktimpulsen bis auf null getaktet wird. Solange der Zählerstand ungleich null ist, wird ein Vorzeichensignal und ein Signal, welches besagt, daß der Zählerstand im Inkrementierer-Dekrementierer ungleich null ist, an einen Adressenzähler 33 weitergegeben. Der Adressenzähler besteht aus einem Zähler, der entsprechend den zugeführten Signalen in- oder dekrementiert wird und dessen Zählerstand abwechselnd in eines von zwei Registern eingeschrieben wird, welche zwei jeweils 5 Bit breite Signale ASEL, BSEL für den ersten und den zweiten Multiplexer 5, 6 enthalten. Ferner gibt der Adressenzähler 33 einen Impuls an die Auswahlablaufsteuerung 13 aus, die - wie im Zusammenhang mit Fig. 1 beschrieben - die Multiplexer 11 und 12 steuert. Der Ablauf der einzelnen Funktionen innerhalb des Adressenrechners wird von einer Ablaufsteuerschaltung 34 gesteuert, in welcher Taktsignale für den Addierer 32 und den Adressenzähler 33 sowie verschiedene Steuersignale erzeugt werden. Die Ablaufsteuerschaltung 34 erzeugt ferner die der Meßschaltung 3 (Fig. 1) zugeführten Signale.

Claims (10)

1. Schaltungsanordnung zur Steuerung der Phase eines Taktsignals, wobei eine Verzögerungskette mit Abgriffen vorgesehen ist, die sich bezüglich der Phasenlage voneinander um jeweils ein Inkrement unterscheiden, welches kleiner als die Periodendauer des Taktsignals ist, und wobei mit Hilfe einer Steuereinrichtung, welcher ein Steuersignal zuführbar ist, jeweils einer der Abgriffe über eine Umschalteinrichtung mit einem Ausgang verbindbar ist, dadurch gekennzeichnet, daß die Verzögerungskette (2) eine Laufzeit von mindestens einer Periodendauer des Taktsignals aufweist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Meßschaltung (3) vorgesehen ist, die unabhängig von der Steuerung der Umschalteinrichtung (5, 6) denjenigen Abgriff der Verzögerungskette (2) ermittelt, bei welchem die Verzögerungskette eine vorgegebene Verzögerung, vorzugsweise eine Taktperiode, aufweist, und daß ein Ausgangssignal der Meßschaltung (3) der Steuereinrichtung (7) zuführbar ist.

3. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Meßschaltung (3) einen Multiplexer (21) umfaßt, dessen Eingänge mit den Abgriffen der Verzögerungskette (2) verbunden ist, dessen Ausgang an einen Eingang einer Phasenvergleichsschaltung (22) angeschlossen ist und der von einem Zähler (23) steuerbar ist, und daß ein weiterer Eingang der Phasenvergleichsschaltung (22) mit einem Abgriff der Verzögerungskette (2) verbunden ist und der Ausgang der Phasenvergleichsschaltung (22) an eine Auswerteschaltung (25) angeschlossen ist, welche den Abstand der positiven Flanken zweier Ausgangssignale der Phasenvergleichsschaltung (22) ermittelt.

4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß Eingänge eines ersten Multiplexers (5) mit ungeradzahligen Abgriffen und Eingänge eines zweiten Multiplexers (6) mit geradzahligen Abgriffen der Verzögerungskette (2) verbunden sind und daß Steuereingänge des ersten und des zweiten Multiplexers an Ausgänge der Steuereinrichtung (7) angeschlossen sind.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß an die Ausgänge des ersten und des zweiten Multiplexers (5, 6) jeweils ein Frequenzteiler (9, 10) angeschlossen ist.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Frequenzteiler (9, 10) Ausgänge mit verschiedenen Quotienten aufweisen, und daß Ausgänge verschiedener Frequenzteiler (9, 10) mit jeweils gleichem Quotienten mit Eingängen jeweils eines weiteren Multiplexers (11, 12) verbunden sind.

7. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Steuereinrichtung (7) für den ersten und den zweiten Multiplexer (5, 6) Adressenzähler aufweist, die von dem zugeführten Steuersignal steuerbar sind.

8. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß als Umschalteinrichtung ein erster Multiplexer (5), dessen Eingänge mit den ungeradzahligen Abgriffen der Verzögerungskette (2) verbunden sind und ein zweiter Multiplexer (6), dessen Eingänge mit den geradzahligen Abgriffen der Verzögerungskette (2) verbunden sind, vorgesehen sind, daß eine Meßschaltung (3) einen mit allen Abgriffen der Verzögerungskette (2) verbundenen Multiplexer (21) umfaßt, dessen Ausgangssignal zusammen mit einem von einem Abgriff abgenommenen Signal einer Phasenvergleichsschaltung (22) zuführbar ist, dessen Ausgang über eine Auswerteschaltung (25) mit einem Speicher (26) verbunden ist, daß die Meßschaltung (3) mit dem zugeführten Taktsignal getaktet wird, und daß von der Steuereinrichtung (7) Signale zum Beginn der Messung und zum Auslesen des Meßergebnisses aus dem Speicher (26) an die Meßschaltung (3) abgegeben werden und daß Adressen zur Einstellung des ersten und des zweiten Multiplexers (5, 6) unter Berücksichtigung des Meßergebnisses errechnet werden.

9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Steuereinrichtung (7) mit dem in der Phase gesteuerten Taktsignal getaktet wird.

10. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß dem ersten und dem zweiten Multiplexer (5, 6) Frequenzteiler (9, 10) und weitere Multiplexer (11, 12) nachgeschaltet sind, die von einer Auswahlsteuerschaltung (13) steuerbar sind, welche mit dem Taktsignal mit gesteuerter Phase getaktet wird.