DE4004195C2

DE4004195C2 - Schaltungsanordnung zur Erzeugung eines mit einem Referenzsignal verkoppelten Signals

Info

Publication number: DE4004195C2
Application number: DE4004195A
Authority: DE
Inventors: Gerhard Dipl Ing Wischermann
Original assignee: BTS Broadcast Television Systems GmbH
Current assignee: Philips GmbH
Priority date: 1990-02-12
Filing date: 1990-02-12
Publication date: 1996-10-02
Anticipated expiration: 2010-02-13
Also published as: FR2658371B3; DE4004195A1; GB9102493D0; US5122761A; FR2658371A1; GB2241397A; GB2241397B

Description

Die Erfindung geht aus von einer Schaltungsanordnung nach der Gattung des Hauptanspruchs.

Zur Erzeugung von Signalen, die mit Referenzsignalen verkoppelt sind, sind Schal tungsanordnungen bekannt geworden, bei welchen die Frequenz eines Oszillators mit Hilfe einer Phasenregelschleife (PLL) geregelt wird. Dabei ist eine Phasenver gleichsschaltung vorgesehen, der einerseits das Referenzsignal und andererseits das zu erzeugende Signal zugeführt wird. Häufig ist es erforderlich, ein Signal zu erzeu gen, dessen Frequenz ein Vielfaches der Frequenz des Referenzsignals ist. Dann ist zwischen dem Ausgang des steuerbaren Oszillators und der Phasenvergleichsschal tung ein Frequenzteiler vorgesehen (RCA Review, Vol. 47, März 1986, insbes. S. 79).

Derartige Schaltungen werden beispielsweise dazu benötigt, für die digitale Verar beitung von analog vorliegenden Videosignalen ein Taktsignal zu erzeugen, welches bezüglich der Frequenz und der Phase mit den horizontalfrequenten Synchronsigna len der Videosignale verkoppelt ist. Eine solche Schaltung ist z. B. aus der US 4,802,009 bekannt, mit der eine Instabilität des Referenzsignals verringert werden soll.

Weiterhin ist aus der US 4,556,984 ein Frequenz-Multiplizierer/-Dividierer für eine Phasenregelschleife mit einem digitalen Oszillator bekannt, welcher mit erhöh ter Auflösung bei höheren Frequenzen arbeitet.

Außerdem ist in der US 4,596,964 eine digitale Phasenregelschleife beschrieben, welche eine lineare Phasencharakteristik in einem größeren Bereich aufweisen soll.

Es ist ferner bekannt (US 4,616,259), Schaltungen der eingangs genannten Art in digitaler Schaltungstechnik auszuführen, wobei das Ausgangssignal des Oszillators einen Zähler taktet, dessen Ausgangssignale - d. h. der jeweilige Zählerstand - im Takt des Referenzsignals abgefragt und nach einer weiteren Verarbeitung als Stell größe einem digital steuerbaren Oszillator zugeführt werden. Durch die Zeit- und Amplitudenquantisierung ist die Genauigkeit der digitalen PLL-Schaltungen jedoch auf einen Restzeitfehler von einer Taktperiode des zu erzeugenden Signals be schränkt. Dies äußert sich in einem Jitter der Oszillatorfrequenz gegenüber dem Referenzsignal.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsan ordnung nach der Gattung des Hauptanspruchs derart auszugestalten, daß eine ge nauere Phasenregelung durch Minimierung des Jitters möglich wird.

Die Lösung dieser Aufgabe wird mit den im Kennzeichen des Hauptanspruchs ange gebenen Merkmalen erreicht.

Die erfindungsgemäße Schaltungsanordnung hat den Vorteil, daß eine wesentlich genauere Phasenregelung möglich ist als bei bekannten Schaltungsanordnungen, wo bei lediglich ein geringer zusätzlicher Aufwand benötigt wird. Dieser besteht im wesentlichen aus digitalen Bausteinen, die leicht in integrierter Schaltungstechnik verwirklicht werden können. Damit wird weiterhin eine hohe Stabilität des Aus gangssignals bezüglich Temperaturdrift erreicht.

Obwohl ein bevorzugtes Anwendungsgebiet der erfindungsgemäßen Schaltungsanordnung die digitale Videotechnik ist, besteht keine Beschränkung hierauf. Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen der im Hauptanspruch angegebenen Erfindung möglich.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung anhand mehrerer Figuren dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigt:

Fig. 1 ein Blockschaltbild einer bekannten digitalen PLL-Schaltung,

Fig. 2 Zeitdiagramme einiger Signale bei der PLL-Schaltung nach Fig. 1,

Fig. 3 eine erfindungsgemäße Schaltungsanordnung ebenfalls als Blockschaltbild und

Fig. 4 Zeitdiagramme einiger Signale bei der Schaltungsanordnung nach Fig. 3.

Gleiche Teile sind in den Figuren mit gleichen Bezugszeichen versehen.

Zur Erzeugung des Signals S ist bei der Schaltungsanordnung nach Fig. 1 ein digitaler Oszillator 1 vorgegeben, der von einem Taktsignal T getaktet wird. Derartige digitale Oszillatoren sind an sich bekannt und brauchen im Zusammenhang mit der vorliegenden Erfindung nicht näher erläutert zu werden. Ein besonders vorteilhaft für die erfindungsgemäße Schaltungsanordnung geeigneter digitaler Oszillator ist in der Patentanmeldung P 40 01 555.6 der Anmelderin beschrieben. Einem digitalen Steuereingang 2 des digitalen Oszillators 1 werden als Stellgröße digitale Signale zugeführt, von deren Wert das Verhältnis zwischen der Frequenz des Signals S und der Frequenz des Taktsignals T abhängt.

Das Signal S steht an einem Ausgang 3 zur weiteren Verwendung zur Verfügung und wird zur Bildung einer Phasenregelschleife dem Takteingang eines Zählers 4 zugeleitet. Der Zähler 4 weist eine dem Verhältnis der Frequenz des Signals S und der Frequenz eines bei 5 zugeführten Referenzsignals H₁ entsprechende Kapazität auf. Zur Bildung eines Signals S, welches als Taktsignal für eine Schaltung zur digitalen Verarbeitung von Videosignalen geeignet ist, beträgt die Frequenz des Signals S beispielsweise das. 1728-fache der Zeilenfrequenz. Dementsprechend ist der Zähler 4 auf einen Zählbereich von 0 bis 1727 ausgelegt, wozu 11 Binärstellen erforderlich sind. Der jeweilige Zählerstand H₂ wird mit Hilfe eines D-Registers 6 horizontalfrequent abgefragt (Signal M) und einem Verstärkungseinsteller 7 (Multiplizierer mit einer einstellbaren Konstanten) zugeleitet, der eine Einstellung der Schleifenverstärkung ermöglicht. Der somit erhaltene Wert N wird von einem weiteren D-Register 8 mit der Frequenz des Taktsignals T abgefragt und als N′ dem Steuereingang 2 des digitalen Oszillators 1 zugeführt.

Das D-Register 6 dient dabei als Phasenvergleichsschaltung, da derjenige Zählerstand, der bei Auftreten eines Impulses des Signals H₁ vorliegt, ein Maß für die Phasenverschiebung zwischen den Signalen S und H₁ darstellt.

In der Schaltungsanordnung nach Fig. 1 treten jedoch drei verschiedene Zeitraster auf, nämlich entsprechend dem Taktsignal T, dem Signal S und dem Referenzsignal H₁. Um trotzdem eine einwandfreie Funktion der Schaltungsanordnung zu ermöglichen, wird das Referenzsignal H₁ in einem D-Flip-Flop 9 mit dem Signal S abgefragt, wodurch ein Signal H₁′ entsteht, das bezüglich der Frequenz und einer "groben" Phasenlage dem Referenzsignal H₁ entspricht, dessen "Fein"-Phasenlage jedoch in das Zeitraster des Signals S fällt. Mit diesem Signal wird das D-Register 6 getaktet.

Nach einer konstanten Verzögerung bei 10 wird das verzögerte Signal H₁′′ ihn einem weiteren D-Flip-Flop 11 mit dem Taktsignal T abgefragt, wodurch ein zeilenfrequentes Signal H₁′′′ entsteht, welches in das vom Taktsignal T gebildete Zeitraster fällt. Damit wird das D-Register 8 getaktet, so daß die jeweilige Stellgröße zeitlich angepaßt dem digitalen Oszillator 1 zugeführt wird.

Da an den Eingängen des D-Registers 6 jeweils ein Wert von H₂ während einer ganzen Periode des Signals S anliegt, ist die Regelgenauigkeit der PLL-Schaltung auf eine Periode des Signals S beschränkt. Dieses äußert sich in Phasenschwankungen des Signals S gegenüber dem Referenzsignal H₁. Die Ursache hierfür ist letztlich die amplitudenmäßige und zeitliche Quantisierung bei dem Phasenvergleich. Mit Hilfe des D-Registers 6 kann eine Phasenabweichung zwischen H₂ und H₁ nur festgestellt werden, wenn sie größer als eine Periode des Signals S ist.

Zur weiteren Erläuterung dieses Nachteils wird auf Fig. 2 Bezug genommen. Bei den in Fig. 2 dargestellten Diagrammen ist der Zeitmaßstab derart gewählt, daß etwa zwei Perioden des Signals S dargestellt sind, während vom Referenzsignal H₁ lediglich eine positive Flanke sichtbar ist, die zufällig die in der mit H₁ bezeichneten Zeile angedeuteten Phasenlagen gegenüber dem Signal S einnehmen kann. Bei dem Beispiel wird von einem Rückwärtszähler ausgegangen, dessen Zählerstand H₂ bei dem ersten dargestellten Impuls des Signals S n beträgt und danach auf n-1 dekrementiert wird. Solange die positive Flanke des Referenzsignals H₁ vor der ersten dargestellten positiven Flanke des Signals S liegt, wird durch die Taktung des D-Registers 6 (Fig. 1) mit dem Signal H₁′ der Zählerstand n übernommen. Erst wenn durch späteres Auftreten von H₁ H₁′ mit der folgenden positiven Flanke des Signals S übereinstimmt, wird der Zählerstand n-1 übernommen.

Um diese Regelungenauigkeit zu verringern, könnte an sich ein Signal S mit höherer Frequenz erzeugt werden. Bei der erwähnten Anwendung wäre dann jedoch ein Signal einer Frequenz im Bereich von 100 MHz erforderlich, was eine wesentlich aufwendigere Realisierung, beispielsweise mit ECL-Schaltungen, speziellen Leiterplattentechnologien, einem hohen Leitungsverbrauch und elektromagnetischen Abstrahlungsproblemen verbunden ist.

Das Ausführungsbeispiel gemäß Fig. 3 enthält ebenfalls einen digitalen Oszillator 1′ und als Phasenregelschleife ebenfalls einen Zähler 4, ein D-Register 6′, einen Verstärkungseinsteller 7′ und ein weiteres D-Register 8′. Der steuerbare Oszillator 1′ sowie die D-Register 6′, 8′ und der Verstärkungseinsteller 7′ sind jedoch für digitale Signale mit einer Breite von 13 Binärstellen eingerichtet und deshalb in Fig. 3 mit 1′, 6′, 7′, 8′ bezeichnet.

Die zusätzlichen Binärstellen - die beiden am geringstwertigen - durchlaufen während einer jeden Periode des Signals S die vier möglichen Werte. Dazu wird das Signal S zum einen direkt und zum anderen nach einer Verzögerung 14 um T_S/4 einem D-Register 15 zugeführt. Das Signal S und das verzögerte Signal S′ bilden zusammen ein zweistelliges digitales Signal nach dem Gray-Code, dessen Wert mit H₁ abgefragt wird. Für die zusätzlichen Binärstellen am Eingang des D-Registers 6′ wird jedoch ein Binär-Code benötigt. Deshalb ist den Ausgängen des D-Registers 15 ein Code-Wandler 16 nachgeschaltet, der in einfacher Weise durch eine entsprechende Logikschaltung realisiert werden kann.

Zur Erzeugung des Abfragesignals H₁′ ist eine steuerbare Verzögerungseinrichtung vorgesehen, welche aus einer Laufzeitkette 17 und einem Multiplexer 18 besteht. Die Laufzeitkette 17 wird von fünf Verzögerungselementen um jeweils T_S/4 gebildet, wobei die ersten beiden zum Ausgleich der Laufzeit zwischen dem D-Register 15 und dem D-Register 6′ dienen, während die Ausgänge der anderen Glieder in Abhängigkeit von dem Ausgangssignal B des Code-Wandlers 16 über den Multiplexer 18 mit dem Takteingang des D-Registers 6′ verbindbar sind. Außerdem wird das somit verzögerte horizontalfrequente Signal H₁′ dem Verzögerungselement 10 zugeleitet und weiterverarbeitet, wie es bereits im Zusammenhang mit Fig. 1 beschrieben wurde.

Fig. 4 zeigt die bei der Schaltungsanordnung nach Fig. 3 auftretenden Signale. Es ist ersichtlich, daß das Signal S und das verzögerte Signal S′ eine Vierteilung der Periode T_S ermöglicht. Der Wert der beiden geringstwertigen Stellen bzw. der Ausgangssignale des Code-Wandlers 16 wird mit der vierfachen Frequenz von 3 bis 0 heruntergezählt. Beim Auftreten einer Vorderflanke des Signals H₁ werden die dann an den Eingängen des D-Registers 15 anliegenden Werte in das D-Register 15 übernommen. In dem dargestellten Beispiel ist dieses nach der Code-Wandlung der binäre Wert 1. Der Multiplexer wird dadurch derart gesteuert, daß das Signal H₁′ um 3·T_S/4 gegenüber H₁ verzögert wird. Zu diesem Zeitpunkt liegen an den Eingängen des D-Registers 6′ einerseits der Zählerstand n und andererseits der im D-Register 15 gespeicherte Wert 1 an. Somit wird in das D-Register 6′ der Wert M = n+1/4 übernommen. Dieser Wert wird, wie bereits im Zusammenhang mit Fig. 1 beschrieben, weiterverarbeitet.

Würde H₁ beispielsweise eine halbe Periode T_S später auftreten, wäre der Binärwert 3, die Verzögerung 5·T_S/4 und der Ausgangswert des als Phasenkomparator dienenden D-Registers 6′ M = (n-1)+3/4, also gegenüber der in Fig. 4 dargestellten Phasenlage um 0,5 geringer. Die Phasenverschiebung von einer halben Periode T_S wird somit von dem Phasenkomparator richtig erkannt.

Bei dem Ausführungsbeispiel nach Fig. 3 ergibt sich bei einer Frequenz f_S von 27 MHz eine Restphasenschwankung (Jitter) von kleiner als ± 5 ns. Anstelle der Vervierfachung der Genauigkeit bei dem Ausführungsbeispiel kann im Rahmen der Erfindung auch eine kleinere oder größere Erhöhung der Genauigkeit vorgenommen werden, wobei wegen der Erweiterung der Binärstellen der Stellgröße (M, N, N′) eine Erhöhung um 2ⁿ vorzuziehen ist. Zu einer Erhöhung der Genauigkeit um den Faktor 8 ist zusätzlich zur Verzögerungsschaltung 14 eine Verzögerungsschaltung mit T_S/8 erforderlich. Außerdem sind das D-Register 15, der Code-Wandler 16, die Laufzeitkette 17 und der Multiplexer 18 entsprechend einzurichten.

Claims

1. Schaltungsanordnung zur Erzeugung eines mit einem Referenzsignal (H₁) verkoppelten Signals (S) mit einem steuerbaren digitalen Oszillator (1′), dem ein Taktsignal (T) und eine digitale Steuergröße (N′) zugeführt sind, wobei die digitale Steuergröße (N′) das Verhältnis zwischen dem erzeugten Signal (S) und dem Taktsignal (T) angibt und wobei aus dem erzeugten Signal (S) durch einen Zähler (4) und durch Abfragen des Zahlerstandes die Steuergröße (N′) gewonnen und dem digitalen Oszillator (1′) zugeführt wird,
dadurch gekennzeichnet,
daß vom erzeugten Signal (S) ein digitales Signal (B) durch Codewandlung abgeleitet wird, welches innerhalb einer Periode des erzeugten Signals (S) nacheinander mehrere verschiedene Werte annimmt,
daß das Referenzsignal (H₁) einer steuerbaren Verzögerungseinrichtung (17, 18) zugeführt wird, an deren Steuereingängen das digitale Signal (B) anliegt,
daß die steuerbare Verzögerungseinrichtung (17, 18) das Referenzsignal (H₁) um eine steuerbare Anzahl von Bruchteilen dessen Taktperiode verzögert, und
daß das digitale Signal (B) als mindestens eine zusätzliche Binärstelle gemeinsam mit dem Zählerstand (H₂) von dem verzögerten Referenzsignal (H′₁) abgefragt wird.

2. Schaltungsanordnung nach Anspruch 1,
dadurch gekennzeichnet,
daß zur Ableitung des digitalen Signals (B) das erzeugte, mäanderförmige Signal (S) unverzögert und um 1/4 Periodendauer verzögert einem mit dem Referenzsignal (H₁) getakteten D-Register (15) zugeführt wird, und
daß die Ausgänge des D-Registers (15) an einen Gray-Code/Binär-Code-Wandler (16) angeschlossen sind, dessen das digitale Signal (B) führenden Ausgänge mit Eingängen eines weiteren D-Registers (6′) und mit den Steuereingängen der steuerbaren Verzögerungseinrichtung (17, 18) verbunden sind.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die steuerbare Verzögerungseinrichtung (17, 18) aus einer angezapften Laufzeitkette (17) für das Referenzsignal (H₁) besteht, deren Anzapfungen mit Eingängen eines Multiplexers (18) verbunden sind.