DE2735053B2 - Digitaler Phasenregelkreis - Google Patents
Digitaler PhasenregelkreisInfo
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Description
Die Erfindung bezieht sich auf einen digitalen Phasenregelkreis zum Synchronisieren von Ausgangssignalen
mit Eingangssignalen, bei dem ein Phasendetektor vorgesehen ist, der der jeweiligen Phasendifferenz
zwischen den Ausgangssignalen und den Eingangssignalen zugeordnete, die Regelabweichung darstellende
erste Signale erzeugt, und bei dem ferner eine Filteranordnung vorgesehen ist, an der die ersten
Signale anliegen und die die Regelgröße darstellende zweite Signale an einen Oszillator abgibt der die
Ausgangssignale erzeugt, deren Folgefrequenz der Regelgröße zugeordnet ist.
Es sind bereits digitale Phasenregelkreise bekannt, bei denen zwischen einem Phasendetektor und einem
Oszillator eine Filteranordnung vorgesehen ist. Der Phasendetektor erzeugt Regelabweichungen, die den
Phasendifferenzen zwischen den Eingangssignalen und vom Oszillator erzeugten Ausgangssignalen proportional
sind. Die Regelabweichungen werden einer Filteranordnung zugeführt, die an ihrem Ausgang eine
Regelgröße an den Oszillator abgibt. Der Oszillator erzeugt die Ausgangssignale, deren Folgefrequenz von
den Momentanwerten der Regelgröße abhängt Eine bekannte Filteranordnung führt eine Digitalisierung der
Regelabweichung, eine Bildung des digitalen Integrals der Regelabweichung und eine Addition der digitalen
Regelabweichung und des digitalen Integrals der Regelabweichung in drei zeitlich aufeinanderfolgenden
Schritten durch, was einen hohen Aufwand für die digitale Filteranordnung und ihre Taktsteuerung erfordert
(The Bell System Technical Journal, Mai/Juni 1975, Seiten 879 bis 891).
Eine bereits vorgeschlagene digitale Filteranordnung enthält einen Addierer, der die Regelabweichung mit
Signalen addiert, die der mit einem konstanten Faktor multiplizierten zeitlich vorhergehenden Regelgröße
zugeordnet sind. Diese Filteranordnung erfordert einen verhältnismäßig großen Aufwand, da Addierer und
Multiplizierer erforderlich sind(DE-PS 26 31 937).
Der Erfindung liegt die Aufgabe zugrunde, einen digitalen Phasenregelkreis mit eiher digitalen Filteranordnung
anzugeben, bei dem die Filteranordnung und deren Taktsteuerung einen geringen Aufwand erfordert.
Insbesondere sollen für die Filteranordnung keine digitalen Addierer oder Multiplizierer verwendet
werden.
Erfindungsgemäß wird die Aufgabe bei dem digitalen Phasenregelkreis der eingangs genannten Art dadurch
gelöst, daß die Filteranordnung eine erste Zählstufe und eine zweite Zähls'ufe enthählt, an deren Zähleingängen
in einem Taktgeber erzeugte Taktimpulse anliegen und die in Abhängigkeit von den Binärwerten der ersten
Signale aufwärts bzw. abwärts gezählt werden, daß die Ausgänge der zweiten Zählstufe mit den Stelleingängen
der ersten Zählstufe verbunden sind und daß an den Setzeingängen der ersten Zählstufe im Taktgeber
erzeugte Setzsignale anliegen, die jeweils nach einer vorgegebenen Zeitdauer die an den höherwertigen
Ausgängen der zweiten Zählstufe abgegebenen Zählerstände in die erste Zählstufe einspeichern und daß an
den Ausgängen der ersten Zählstufe abgegebene Zählerstände die Regelgröße darstellen.
Der digitale Phasenregelkreis gemäß der vorliegenden Erfindung hat ein Proportional-Integral-Verhalten.
Er hat den Vorteil, daß das Proportional-Integral-Verhalten ohne die Verwendung von Addierern und/oder
Multipliziere™ erreicht wird. Gleichzeitig wird die Digitalisierung der Regelabweichung ohne zusätzlichen
Aufwand erreicht. Weiterhin hat er die Vorteile, daß die Parameter des Regelkreises zweiter Ordnung, wie die
Eigenfrequenz und die Dämpfung, in einem weiten
Bereich frei gewählt werden können und in bestimmten Bereichen digital verändert werden können.
Ein besonders geringer Aufwand des digitalen Phasenregelkreises wird erreicht, wenn die Zählstufen
jeweils aus einer Mehrzahl von Zählern gebildet werden und wenn mindestens einer der Zähler mit den
niederwertigsten Ausgängen beiden Zählstufen gemeinsam zugeordnet ist.
Um auch beim Ausfall der Regelabweichung eine brauchbare Regelgröße für den Oszillator zur Verfü- ι ο
gung stellen zu können, ist es günstig, wenn der ersten Zählstufe ein Speicher nachgeschaltet ist, in dem die
Regelgröße durch im Taktgeber erzeugte Speichersignale einspeicherbar ist
Falls der Oszillator als spannungs- oder stromgesteu- ι ϊ
erter Oszillator ausgebildet ist, ist es vorteilhaft, wenn
dem Speicher ein Digital-Analog-Wandler nachgeschaltet ist, dessen Ausgang mit dem Steuereingang des
Oszillators verbunden ist.
Falls die in den beiden Zähierstufen gebildeten Signale während vorgegebener Zeitintervalle nicht
geändert werden sollen, um während diese:' Zeitintervalle eine weitere Verarbeitung dieser Signale zu
ermöglichen, ist es vorteilhaft, wenn der Taktgeber Freigabesignale erzeugt, die die Zählstufen nur während
vorgegebener Zeitdauern freigeben.
Um ein für den jeweiligen Anwendungsfall bestmögli ches
Regelverhalten zu erreichen und insbesondere die Eigenfrequenz bei unverändertem Dämpfungsfaktor
verändern zu können, ist es günstig, wenn dip jn
Regelparameter durch Änderung der Länge der ersten und/oder der zweiten Zählstufe einstellbar sind.
Im folgenden wird ein Ausführungsbeispiel des digitalen Phasenregelkreises gemäß der vorliegenden
Erfindung anhand von Zeichnungen beschrieben. Es zeigt
F i g. 1 ein Blockschaltbild eines Phasenregelkreises,
F i g. 2 ein Blockschaltbild einer Filteranordnung des Phasenregelkreises,
F i g. 3 ein Schaltbild des digitalen Phasenregelkreises,
F i g. 4 Zeitdiagramme von Signalen an verschiedenen Punkten der Filteranordnung.
Dem in F i g. 1 dargestellten Phasenregelkreis PR werden von einem Signalgeber SG Eingangssignale ES
zugeführt. An seinem Ausgang gibt der Phasenregel- -ti
kreis PR Ausgangssignale AS an einen Signalverbraucher SVab. Die Folgefrequenz der Ausgangssignale AS
wird durch den Phasanregelkreis PR derart geregelt, daß sie gleich ist der Folgefrequenz der Eingangssignale
ES oder — bei Verwendung eines Frequenzteilers FT
mit dem Teilerverhältnis 1 : N — der mit dem Faktor N
multiplizierten Folgefrequenz der Eingangssignale ES. In entsprechender Weise wird die Phase der Ausgangssignale
AS so geregelt, daß die Phasendifferenz zwischen den am Ausgang des Frequenzteilers FT «
abgegebenen Ausgangssignalen ASi und den Eingangssignalen ES im Mittel konstant ist und dieser
Mittelwert der Phasendifferenz beispielsweise den Wert Null besitzt,
Der Phasenregelkreis PR enthält einen Phasendetektor
PD, der die Phasendifferenz zwischen den Eingangssignalen ES und den Ausgangssignalen AS 1
ermittelt. An seinem Ausgang gibt der Phasendetektor PD die Regelabweichung darstellende Signale RE an
eine Filteranordnung FA ab. Die Impulsdauern dieser Signale RE sind proportional der Phasendifferenz
zwischen den Eingangssignalen ES und den Ausgangssignalen ASX. An ihren* Ausgang gibt die Filteranordnung
FA die Regelgröße darstellende Signale RC ab, die einem Oszillator OS zugeführt werden. Der
Oszillator OS erzeugt die Ausgangssignale AS, die einerseits dem Signalverbraucher SK und andererseits
dem Phasendetektor PD direkt oder in der Frequen7 geteilt als Ausgangssignale AS 1 zugeführt weiden. Die
Folgefrequenz der Ausgangssignale AS bzw. bzw. AS 1
hängt von dem Momentanwert der Regelgröße ab und die Änderung der Folgefrequenz der Ausgangssignale
AS'isi beispielsweise proportional den Änderungen der
Regelgröße.
Die in F i g. 2 dargestellte Filteranordnung FA enthält eine Digitalisierungsstufe Dl, einen Mittelwertbildner
Ml, einen Integrator IG, eine Addierstufe AD, einen
Taktgeber TG, einen Speicher SP und gegebenenfalls einen Digital-Analog-Wandler DA. Die Digitalisierungsstufe
Dl erzeugt mit Hilfe der Regelabweichung RE Signale Sl, die der Phasendifferenz zwischen den
Eingangssignalen und den Ausgf.,.»ssignalen zugeordnete
Dualzahien darstellen. Die Digna'isierungsstufe Dl
wird durch vom Taktgeber TG abgegebene Taktimpulse TI angesteuert Die der Phasendifferenz zugeordneten
Signale Sl liegen an dem Mittelwertbildner Ml an,
der jeweils während einer vorgegebenen Zeitdauer T den Mittelwert der Phasendifferenz ermittelt. Am
Mittelwertbildner Ml und an der Digitalisierungsstufe DI liegt ein Freigabesignal FG an, mit dem der
Mittelwertbildner Ml und die Digitalisierungsstufe Dl
freigegeben werden können. Der Mittelwertbildner Ml gibt Signale S2, die proportional sind dem Mittelwert
der Phasendifferenzen während vorgegebenen Zeitdauern, an einen ersten Eingang der Addierstufe AD ab.
An dem zweiten Eingang der Addierstufe AD liegen vom Integrator IG abgegebene Signale S3 an, die das
zeitliche Integral der Phasendifferenzen darstellen. Während der Zeitdauer T, die gleich ist der Periodendauer
Tder durch von dem Taktgeber TG abgegebenen Setzsignale SE, werden die Signale S2 und S3 addiert
und die am Ausgang der Addierstufe AD abgegebenen Signale S4 sind proportional dem Mittelwert der
Phasendifferenz und proportional dem zeitlichen Integral der Phasendifferenz. Die Signale S4 werden
mit Hilfe von vom Taktgeber TG abgegebenen Speichersignalen SS in den Speicher Sf eingespeichert
und bleiben während der folgenden Zeitdauer Γ konstant.
Die am Ausgang des Speichers SP abgegebenen Signale S5 können als digitale Regelgröße verwendet
werden, falls als Oszillator OS mit veränderbarer Folgefrequenz ein digital einstellbarer Oszillator vorgesehen
ist. Falls als Oszillator OS ein spannungs- oder str, nigesteuerter Oszillator vorgesehen ist, werden die
Signale SS einem Digital-Analog-Wandler zugeführt,
an dessen Spam.ungs- bzw. Stromausga; ;g die durch
Analogsignale RG dargestellte Regelgröße abgegeben wird.
Bei dem in F i g. 3 dargestellten Phasenregelkreis wird der Phasendetektor PD aus einem Flipflop FF
gebildet, an dessen Setzeingang die invertierten Eingangssignale ES und an dessen Rückse'zeingang die
Ausgangssignale AS 1 anliegen. Es wird vorausgesetzt, daß die Eingangssignale ES und die Ausgangssignale
AS 1 etwa gleiche Folgefrequenzen haben. Immer dann, wenn das Eingangssignal fSden Binärwert 0 annimmt,
wird das Flipflop gesetzt und das Signal RE an seinem Ausgang nimmt den Binärwert 1 an. Immer wenn das
Ausgangssignal /4SI den Binärwert 1 annimmt, wird
das Flipllop FFzurückgesetzt und dfcs Signal RE nimmt
den BinärweriOan.
Die Digitalisierungsstufe Dl. der Mittelwertbildner
Ml und die Addierstufe AD bilden eine Einheit und werden bei dem Phasenregelkreis durch eine aus zwei
Zählern Zl und Z 2 gebildete erste Zählstufe dargestellt. Eine zweite Zahlstufe, bestehend aus den Zählern
Z I. Z3 und Z4. stellt den Integrator IG zusammen mit
der Digitalisierungsstufe D/und dem Mittelwertbildner
Ml dar. Die Zähler ZX bis Z4 sind jeweils als Auf/Abwärl.szählcr ausgebildet, wofür synchrone Zähler
vorteilhafterweise verwendet werden. Das Signal Rl: wird den Zählern Zl bis Z 4 an Steuereingängen A
zugeführt. Wenn das Signal Kl. den Binärwerl 1 bzw. 0
hat. werden die Zähler Z 1 'sis Z4 aufwärts bzw. abwärts gezählt. An den Zähleingängen Zder Zähler Z 1 bis Z4
liegen die im Taktgeber TC erzeugten Taktiinpulsc TI
an. die die Zahler Z I bis Z4 fortschalten.
Die Zähler Zi tirici Z2. die uie Digitalisier uiig,
Mittelung Lind Addition durchfuhren, sind derart hintcrcinandergeschaltct. daß ein bei dem Zähler Zl
auslaufender Übertrag, der am Ausgang CA abgegeben wird, im Zähler Z2 an einem Eingang CE für einen
einlaufenden Übertrag zugeführt wird. Da die zweite Zählstiife aus den Zählern Z 1. Z B und Z4 gebildet wird.
ist auch der Ausgang CA des Zählers Zl mit dem Eingang Cf: des Zählers 73 verbunden und der
Ausgang CA des Zählers Z 3 ist mit dem Eingang CEdes
Zahlers Z4 verbunden. Der Zähler Zl ist somit Bestandteil beider Zählstufen. Das vom Taktgeber TC
abgegebene Freigabcsignal FG. das an einem Freigabeeingang
/■' des Zählers Z1 anliegt, dient somit zum
Sperren und Freigeben beider Zählstufen. Mit Hilfe des Freigabesignals FG wird nur während jeder n-ten
Periodendauer des Ausgangssignals 45 1 die Regelabweichung ausgewertet.
An Set/eingängen Sder Zähler Zl und 7.2 liegt ein
im Taktgeber TG erzeugtes Set/signal SF an. Mit Hilfe
ties Set/signals SF. werden die Signale an den
Ausgängen des Zählers Z4. also an den höherwertigen Ausgängen der zweiten Zählstufe in den Zähler Z2
eingespeichert. Gleichzeitig kann der Zähler Zl durch
Einspeichern des Wertes 0 zurückgesetzt werden. Das Set/signal SFbewirkt einerseits, daß im Zähler Z2 der
durch die Signale 5 2 dargestellte Wert zu dem Ausgangswert des Zählers Z4. der dem Signal S3
entspricht, addiert wird, andererseits, daß die Digitaiisicrungsslufc
Dl und der Mittclweribildner Λ// vor der
Bildung des neuen Werts S2 auf den Ausgangswert, beispielsweise Null, gesetzt wird. Die Signale 54 am
Ausgang der err.en Zählstufe werden mit Hilfe des .Speichersignals SS in den Speicher SP eingespeichert.
Die am Ausgang des Speichers SPabgegebenen Signale
S5 werden dem Digital-Analog-Wandler DA zugeführt,
der an seinem Ausgang die die analoge Regelgröße darstellenden Signale RG abgibt. Diese Signale liegen
am Steuereingang des spannungsgesteuerten Oszilla tors OS an. An seinem Ausgang gibt der Oszillator OS
die Ausgangssignale AS an den Signalverbraucher SV. an den Taktgeber TG und über den Frequenzteiler FT
als Ausgangssignale AS 1 an den Phasendetektor PDab.
Der Frequenzteiler FT kann entfallen, wenn die Folgefrequenz der Ausgangssignale AS gleich der
Folgefrequenz der Eingangssignale ES ist.
Weitere Einzelheiten des digitalen Phasenregelkreises werden zusammen mit den in F i g. 4 dargestellten
Zeitdiagrammen beschrieben.
Bei den in Fig.4 dargestellten Zeitdiagrammen sind
in Abszissenrichtung die Zeit t und in Ordinatenrichtung die Momentanwerte von verschiedenen Signalen aufgetragen. Zum Zeitpunkt I1 nimmt das Ausgangssignal ASi den Binärwert I an und das Flipflop FFwird
zurückgesetzt. Das Signal RE nimmt damit den ·) Binärwert 0 an und veranlaßt die Zähler ZI bis 74
abwärts zu zählen. Die Taktimpulse TI liegen an den Zählern ZI bis ZA an. Die Zähler Zl bis Z4 werden so
lange abwärts gezählt, bis zum Zeitpunkt 12 das
Eingangssignal ES den Binärwert 0 annimmt und das
i" Flipflop FFgesetzt wird. Das Signal RF nimmt damit
den Binärwert 1 an und veranlaßt die Zähler Z 1 bis Z4 aufwärts zu zählen. Zum Zeitpunkt t3 nimmt das
Ausgangssignal wieder den Binärwert 1 an und das Signal RE nimmt den Binärwert 0 an. Zwischen den
r> Zeitpunkten f I und 13 wurde angenommen, daß das
Freigabesignal FG vorhanden war, nach dem Zeitpunkt ti wird ein Zählen der Zähler Zl bis Z4 durch das
Fehlen des Freigabesignais verhindert.
Der Zählerstand der Zähler Zl und Z2 ändert sich
.'Μ zwischen den Zeitpunkten I I und / 3 um einen Wert, der
dem Signal Sl, der digitalisierten Phasendifferenz entspricht.
Da die erste Zählerstufe jeweils nur nach einer Zeitdauer 7" von dem Setzsignal SF. auf den Ausgangs-
.·"· wert gesetzt wird, wird während der Zeitdauer T der
Mittelwert S2 der Signale S 1 in der ersten Zählerstufe gebildet and zum Ausgangswert addiert. Die zweite
Zählerstufe wird normalerweise nicht zurückgesetzt und addiert zu einem beliebigen Anfangswert die
ι» seitdem aufgetretenen Signale S I der digitalisierten
Phasendifferenz. Sie enthält somit mit ihren höherwertigen Stellen das zeitliche Integral der Phasendifferenz,
das dem Signal S3 entspricht. Da der Zähler Z2 durch
das Setzsignal Sf auf den durch die Signale 53
i· dargestellten zuvor gebildeten Wert gesetzt wird,
enthält er — nach der Zeitdauer T — vor dem folgenden
Setzsignal SE den durch die Signale S4 dargestellten Wert, der proportional zum Mittelwert der Phasendifferenz
während dieser Zeitdauer Tund proportional dem Integral der Phasendifferenz ist. Die Länge des Zählers
Z 1 ist ein Maßstabsfaktor für das Signal S2, die Länge
des Zählers Z3 ein Maßstabsfaktor für das Signa! S3. Es ist möglich, die Zählerlängen von Z1 und Z2 durch eine
digitale Stellgröße zu ändern und damit die Parameter
·»> der Regelung, die Eigenfrequenz und die Dämpfung
einzustellen. Vorteilhaft ist. daß durch gleichsinnige Änderung der Zähledängen von Zl und Z2 die
Eigenfrequenz bei unveränderter Dämpfung variiert werden kann.
Vt Grundsätzlich ist es auch möglich, anstelle des
Zählers ZX dem Zähler Z3 einen weiteren Zähler vorzuschalten oder den Zähler Z3 um eine entsprechende Anzahl von Zählstellen zu verlängern. Der
Fehler in der Regelgröße RG. der dadurch entsteht, daß
der Zähler ZX sowohl Bestandteil der ersten als auch
Bestandteil der zweiten Zählstufe ist, ist vernachlässigbar. Durch die Doppelausnutzung des Zählers Z1 ergibt
sich jedoch eine wesentliche Einsparung an Baueiementen.
Das Speichersignal SSgeht dem Setzsignal SE voraus
und besitzt ebenfalls die Periodendauer T. Durch das Speichersignal SS wird nach beendeter Mittelwertbildung und Addition der Zählerstand des Zählers Z 2, der
jetzt dem Signal 54 entspricht, in den Speicher SP
übernommen. Danach wird durch das Setzsignal SE der
Zähler Z2 auf den neuen Anfangswert, der dem augenblicklichen Zählerstand des Zählers Z4 entspricht, gesetzt Es ist zweckmäßig, wenn das Speicher-
signal SS und das Sci/.sigmil 5t" in ein Zeitintervall
fallen, in dem die Zähler Zl bis Z4 durch das Freigabesignal /'(7gesperrt werden.
Mit der Periodendaucr Twird jeweils ein neuer Wert
der Regelgröße gebildet. Die Signale 55 am Ausgang des Speichers SP, deren Zahlenwerl proportional ist der
Phasendifferenz und dem /.eillichen Integral der
Phasendifferenz, kann als digitale Regelgröße verwendet werden, wenn ein digital einstellbarer Oszillator
vorgesehen ist. Tails beispielsweise ein spanmingsgc- κι
sicuerter Oszillator vorgesehen ist, wird dem Speicher
.S'/'der Digital-Analog-Wandler DA nachgeschaltet, der
an seinem Ausgang die Regelgröße in Form eines Analogsignals abgibt, dessen Momentanwert proportional
ist dem Zahlenwcrt der durch die Signale .9 5 dargestellten Zählerstände. Als Oszillator OS kann
beispielsweise ein im Vergleich zu den F.ingangssign.ilen /:.V hochfrequenter Oszillator verwendet werden. Die
Taktimpulse 77 können in diesem Fall identisch sein mit den am Ausgang des Oszillators OS abgegebenen 2η
Signalen. In diesem Fall muß jedoch der Frequenzteiler FT vorgesehen werden, um sicherzustellen, daß der
Nennwert der Folgefrequenz der Ausgangssignalc AS 1 gleich ist der Folgefrequenz der Eingangssignale ES.
Werden die beiden Zählstufen durch das Freigabesignal FC für eine Zeildauer gesperrt, die größer ist als
2 T. so bleibt der Zählerstand des Zählers Z 2 unveränderl gleich dem des Zählers Z4, die Regelgröße
ist dann das Integral der Regelabweichungen.
Durch die gleichzeitige Digitalisierung, Mittelung und Addition mittels der ersten ZählsHife und durch die
gleichzeitige Verwendung des Zählers Zl in der ersten
und in der /weiten Zählstufe erfordert der digitale Phasenregelkreis einen besonders geringen Aufwand.
Durch die verschiedenen Längen der Zähler ist es auf einfache Weise möglich, die Eigenfrequenz und die
Dämpfung des Phasenregelkreises in einem weiteren Bereich frei zu wählen und in bestimmten Hereichen
digital zu verändern. Fs ist insbesondere möglich, die
Figenfrequenz bei gleichbleibender Dämpfung digital einzustellen. Die Einstellung kann im Betrieb ohne
Störung der Regelgröße erfolgen.
Hierzu 2 Blatt Zeichnungen
Claims (6)
1. Digitaler Phasenregelkreis zum Synchronisieren von Ausgangssignalen mit Eingangssignalen, bei
dem ein Phasendetektor vorgesehen ist, der der ■-. jeweiligen Phasendifferenz zwischen den Ausgangssignalen
und den Eingangssignalen zugeordnete, die Regelabweichung darstellende erste Signale erzeugt,
und bei dem ferner eine Filteranordnung vorgesehen ist, an der die ersten Signale anliegen in
und die die Regelgröße darstellende zweite Signale an einen Oszillator abgibt, der die Ausgangssignale
erzeugt, deren Folgefrequenz der Regelgröße zugeordnet ist, dadurch gekennzeichnet,
daß die Filteranordnung (FA) eine erste Zählstufe ι >
(ZX, Z2) und eine zweite Zählstufe (ZX, Z3, Z 4) enthält, an deren Zähleingängen in einem Taktgeber
(TG) erzeugte Taktimpulse (I) anliegen und die in Abhängigkeit von den Binärwerten der ersten
Signale (RE) aufwärts bzw. abwärts gezählt werden, jü
daß die Ausgänge der zweiten Zählstufe (ZX, Z3,
Zi) mit den Stelleingängen der ersten Zählstufe
(ZX, Z2) verbunden sind und daß an den Setzeingängen der ersten Zählstufe (ZX, Zi!) im
Taktgeber (TG) erzeugte Sfttzsignale (SE) anliegen,
die jeweils nach einer vorgegebenen Zeitdauer die an den höherwertigen Ausgängen der zweiten
Zählstufe (ZX, Z3, Z4) abgegebenen Zählerstände in die erste Zählstufe (ZX, Z2) einspeichern und daß
an den Au-^ängen der ersten Zählstufe (ZX, Z2) m
abgegebene Zählerstände A\e Regelgröße (RG)
darstellen.
2. Digitaler Phasenregelkr^s nach Anspruch 1,
dadurch gekennzeichnet, daß die Zählstufen (ZX,Z2
bzw. ZI1 Z3, ZA) jeweils aus einer Mehrzahl von J3
Zählern gebildet sind und daß mindestens einer der Zähler (ZX) mit dem niederwertigsten Ausgängen
beiden Zählstufen (ZX, Z2 bzw. ZX, Z3, ZA) gemeinsam zugeordnet ist.
3. Digitaler Phasenregelkreis nach Anspruch 1 to oder Anspruch 2, dadurch gekennzeichnet, da£l c'er
ersten Zählstufe (ZX, Z2) ein Speicher (SP) nachgeschaltet ist, in dem die Regelgröße durch im
Taktgeber (TG) erzeugte Speichersignale (SS) einspeicherbar ist. «
4. Digitaler Phasenregelkreis nach Anspruch 3, dadurch gekennzeichnet, daß dem Speicher (SP) ein
Digital-Analog-Wandler (DA) nachgeschaltet ist, dessen Ausgang mit einem Steuereingang des
Oszillators (OS) verbunden ist.
5. Digitaler Phasenregelkreis nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet,
daß der Taktgeber (TG) Freigabesignale (FG) erzeugt, die die Zählstufen (ZX, Z2 bzw. ZX, Z3,
Z4) nur während vorgegebener Zeitdauern froige- v>
ben.
6. Digitaler Phasenregelkreis nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet,
daß die Regelparameter durch Änderung der Länge der ersten und/oder der zweiten ZähUitufe bo
(Z 1, Z2 bzw. Z1, Z3, Z4) einstellbar sind.
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---|---|---|---|
DE19772735053 DE2735053C3 (de) | 1977-08-03 | 1977-08-03 | Digitaler Phasenregelkreis |
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DE2735053B2 true DE2735053B2 (de) | 1979-09-13 |
DE2735053C3 DE2735053C3 (de) | 1980-05-22 |
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ID=6015560
Family Applications (1)
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---|---|---|---|
DE19772735053 Expired DE2735053C3 (de) | 1977-08-03 | 1977-08-03 | Digitaler Phasenregelkreis |
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Country | Link |
---|---|
DE (1) | DE2735053C3 (de) |
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