DE2735053C3 - Digitaler Phasenregelkreis - Google Patents

Description

Die Erfindung bezieht sich auf einen digitalen Phasenregelkreis zum Synchronisieren von Ausgangssignalen mit Eingangssignalen, bei dem ein Phasendclektor vorgesehen ist, der der jeweiligen Phasendifferenz zwischen den Ausgangssignalen und den Eingangssignalen zugeordnete, die Regelabweichung darstellende erste Signale erzeugt, um! bei dem ferner eine Filieranordnung vorgesehen ist, an der die ersten Signale anliegen und die die Regelgröße darstellende zweite Signale an einen Oszillator abgibt, der die Ausgangssignale er/eugt, deren Folgefrequenz der Regelgröße zugeordnet ist.

ίο Es sind bereits digitale Phasenregelkreise bekannt, bei denen zwischen einem Phasendetektor und einem Oszillator eine Filteranordnung vorgesehen ist. Der Phasendetektor erzeugt Regelabweichungen, die den Phasendifferenzen zwischen den Eingangssignalen und vom Oszillator erzeugten Ausgangssignalen proportional sind. Die Regelabweichungen werden einer Filieranordnung zugeführt, die an ihrem Ausgang eine Regelgröße an den Oszillator abgibt. Der Oszillator er/eugt die Ausgangssignale, deren Folgefrequenz von den Momentanwerten der Regelgröße abhangt. Eine bekannte Filteranordnung führt eine Digitalisierung der Regelabweichung, eine Bildung des digitalen Integrals der Regelabweichung und eine Addition der digitalen Regelabweichung und des digiialen Integrals der Regelabweichung in drei /eillich aufeinanderfolgenden Schritten durch, was einen hohen Aufwand für die digitale Filteranordnung und ihre Taklstvuerung erfordert (The Bell System Technical Journal, Mai/Juni 1975, Seiten 879 bis 891).

jo Eine bereits vorgeschlagene digitale Filteranordnung enthält einen Addierer, der die Regelabweichung mit Signalen addiert, die der mit einem konstanten Faktor multiplizierten /eillich vorhergehenden Regelgröße zugeordnet sind. Diese Filieranordnung erfordert einen

Ji verhältnismäßig großen Aufwand, da Addierer und Multiplizierer erforderlich sind(DF.-PS 26 31 937).

Der Erfindung liegt die Aufgabe zugrunde, einen digitalen Phasenregelkreis mit einer digitalen Filteranordnung anzugeben, bei dem die Filieranordnung und

■κι deren Taktsteuerung einen geringen Aufwand erfordert. Insbesondere sollen für die Filteranordnung keine digitalen Addierer oder Multiplizierer verwendet werden.

Erfindungsgemäß wird die Aufgabe bei dem digitalen

v> Phasenregelkrcis der eingangs genannten Art dadurch gelösi. daß die Filteranordnung eine erste Zählsiufe und eine zweite Zählsiufe cnlhählt. an deren Zahlcingängen in einem Taktgeber erzeugte Taklimpulse anliegen und die in Abhängigkeit von den Binärwerten der ersten

ίο Signale aufwärts bzw. abwärts gezahlt werden, daß die Ausgänge der /weilen Zählstufe mit den .Stelleingängen der ersten Zählstufe verbunden sind und daß an den Setzeingängen der ersten Zählsiufe im Taktgeber erzeugte Setzsignale anliegen, die jeweils nach einer

Yt vorgegebenen Zeildauer die an ''en höherwertigen Ausgängen der zweiten Zählstufe abgegebenen Zählerstände in die ersle Zählstufe einspeichern und daß an den Ausgängen der ersten Zählsiufe abgegebene Zählerstände die Regelgröße darstellen.

Der digitale Phasenrcgelkreis gemäß der vorliegenden Erfindung hat ein Proportionai-Iniegral-Verhaltcn. Er hat den Vorteil, daß das Proportional-Integral-Verhaltcn ohne die Verwendung von Addierern und/oder Multiplizierern erreicht wird. Gleichzeitig wird die

hi Digilalisicrung der Regelabweichung ohne zusätzlichen Aufwand erreicht. Weiterhin hai er die Vorteile, daß die Parameter des Regelkreises zweiter Ordnung, wie die Eigenfrequenz und die Dämpfung, in einem weiten

Bereich frei gewählt werden können und in bestimmten Bereichen digital verändert werden können.

hin besonders geringer Aufwand des digitalen Phasenregeikreises wird erreicht, wenn die Zählstufen jeweils aus einer Mehrzahl von Zählern gebildet werden und wenn mindestens einer der Zähler mit den niederwertigsten Ausgängen beiden Zahlstufen gemeinsam zugeordnet ist.

LJm auch beim Ausfall der Regelabweichung eine brauchbare Regelgröße für den Oszillator zur Verfügung stellc.i zu können, ist es günstig, wenn der ersten Zählstufe ein Speicher nachgeschaltet ist, in dem die Regelgröße durch im Taktgeber erzeugte Speichersignale einspeicherbar ist.

Falls der Oszillator als spannungs- oder stromgesicucner Oszillator ausgebildet ist, ist es vorteilhaft, wenn dem Speicher ein Digital-Analog-Wandler nachgeschaltei ist, dessen Ausgang mit dem Stcuereingang des Oszillators verbunden ist.

Falls die in den beiden Zählerstufen gebildeten Signale während vorgegebener Zeitintervalle nicht geändert werden sollen, um während dieser Zeitintervalle eine weitere Verarbeitung dieser Signale zu ermöglichen, ist es vorteilhaft, wenn der Taktgeber Freigabesignale erzeugt, die die Zählstufen nur während vorgegebener Zeildauern freigeben.

Um ein für den jeweiligen Anwendungsfall bestmögliches Regelverhalten zu erreichen und insbesondere die Eigenfrequenz bei unverändertem Dämpfungsfaktor verändern zu können, ist es günstig, wenn die j» Regelparamcter durch Änderung der Länge der ersten und/oder der zweiten Zühlslnfc einstellbar sind.

Im folgenden wird ein Ausfiihrungsbcispiel des digitalen Phascnregelkreises gemäß der vorliegenden Erfindung anhand von Zeichnungen beschrieben. Es zeigt

Fig. I ein Blockschaltbildeines Phasenregclkreises,

Fig. 2 ein Blockschaltbild einer Filteranordnung des Phasenrcgclkreijcs,

F i g. J ein Schaltbild des digitalen Phascnregelkreises, -io

F i g. 4 Zeitdiagramnie von Signalen an verschiedenen Punkten der Filteranordnung.

Dem in Fig. 1 dargestellten Phascnregelkreis PR werden von einem Signalgeber SG Eingangssignale ES zugeführt. An seinem Ausgang gibt der Phasenregcl- .r> kreis PR Ausgangssignalc 45 an einen Signalverbrauchcr SVab. Die FOlgcfrcquenz der Ausgangssignale AS wird durch den Phasenrcgelkreis PR derart geregelt, daß sie gleich ist der Folgefrequenz der Eingangssignale ES oder — bei Verwendung eines Frequenzteilers FT mn dem Teilerverhältnis \ -. N — der mit dem Faktor N multiplizierten Folgefrequenz der Eingangssignale ES. In entsprechender Weise wird die Phase der Ausgangssignale AS so geregelt, daß die Phasendifferenz zwischen den am Ausgang des Frequenzteilers FT v> abgegebenen Ausgangssignalen AS I und den Eingangssignalen ES im Mittel konstant ist und dieser Mittelwert der Phasendifferenz beispielsweise den Wert Null besitzt.

Der Phasenrcgelkreis PR enthält einen Phasendelck- t>o lor PD. der die Phasem! ^rr τη/, zwischen den Eingangssignalen ES und uen Ausgangssignalen 4SI ermittelt. An seinem Ausgang gibt der Phasendetektor PD die Regelabweichung darstellende Signale RE an eine Filtcranordnung FA ab. Die Impulsdauern dieser t>-> Signale RE sind proportional der Phasendifferenz zwischen den Eingangssignalen ES und den Ausgangssignalen AS I. An ihrem Ausgang gibt die Filteranordnung FA die Regelgröße darstellende Signale RG ab. die einem Oszillator OS zugeführt werden. Der Oszillator OS erzeugt die Ausgangssignale AS, die einerseits dem Signalverbraucher SV und andererseits dem Phasendetektor PD direkt oder in der Frequenz geteilt als Ausgangssignale AS 1 zugeführt werden. Die Folgefrequenz der Ausgangssignale AS bzw. bzw. AS 1 hängt von dem Momentanwert der Regelgröße ab und die Änderung der Folgefrequenz der Ausgangssignale >4Sist beispielsweise proportional den Änderungen der Regelgröße.

Die in F i g. 2 dargestellte Filteranordnung FA enthält eine Digitalisierungsstufe Dl. einen Mitlelwertbildner MI, einen Integrator IG. eine Addierstufe AD, einen Taktgeber TC, einen Speicher SP und gegebenenfalls einen Digital-Analog-Wandler DA. Die Digitalisierungsstufe Dl erzeugt mit Hilfe der Regelabweichung RE Signale 5 1. die der Phasendifferenz zwischen den Eingangssignalen und den Ausgangssignalen zugeordnete Dualzahlen darstellen. Die Digitalisierungsstufe Dl wird durch vom Taktgeber 7TJ abgegebene Taktimpulse 77 angesteuert. Die der Phasendifferenz zugeordneten Signale Sl liegen an dem Mittelwertbildner MI an. der jeweils während einer vorgegebenen Zeitdauer T den Mittelwert der Phasendifferenz ermittelt. Am Mittelwertbildner Ml und an der Digiialisierungsstufc Dl liegt ein Freigabesignal FG an, mit dem der Mittelwertbildner Ml und die Digitalisierungsstufe DI freigegeben werden können. Der Mitlelwertbildner Ml gibt Signale S2. die proportional sind dem Mittelwert der Phasendil'ferenzen während vorgegebenen Zeitdauern, an einen ersten Eingang der Addierstufc AD ab. An dem zweiten Eingang der Addierslufe AD liegen vom Integrator IG abgegebene Signale S3 an, die das zeilliche Integral der Phasendifferenzen darstellen. Während der Zeitdauer T, die gleich ist der Periodendauer 7~der durch von dem Taktgeber TG abgegebenen Setzsignale Sf, werden die Signale S2 und S3 addiert und die am Ausgang der Addierstufe AD abgegebenen Signale S4 sind proportional dem Mittelwert der Phasendifferenz und proportional dem zeitlichen Integral der Phasendifferenz. Die Signale S4 werden mit Hilfe von vom Taktgeber TG abgegebenen Speichersignalen SS in den Speicher SP eingespeichert und bleiben während der folgenden Zeildauer T konstant.

Die am Ausgang des Speichers SP abgegebenen Signale SS können als digitale Regelgröße verwendet werden, falls als Oszillator OS mit veränderbarer Folgefrequenz ein digital einstellbarer Oszillator vorgesehen ist. Falls als Oszillator OS ein spannungs- oder stromgesteuerter Oszillator vorgesehen ist, werden die Signale S5 einem Digital-Analog-Wandler zugeführt, an dessen Spannungs- bzw. Stromausgang die durch Analogsignale RG dargestellte Regelgröße abgegeben wird.

Bei dem in Fig. 3 dargestellten Phasenregelkreis wird der Phasendetektor PD aus einem Flipflop FF gebildet, an dessen Setzeingang die invertierten Eingangssignale £"Sund an dessen Rücksetzeingang die Ausgangssignalc 4SI anliegen. Es wird vorausgesetzt, daß die Eingangssignale ES und die Ausgangssignale AS 1 etwa gleiche Folgefrequenzen haben. Immer dann, wem das Eingangssignal ES den Binärwert 0 annimmt, wird das Flipflop gesetzt und das Signal RE an seinem Ausgang nimmt den Binärwert 1 an. Immer wenn das Ausgangssignal ASX den Binärwert 1 annimmt, wird das Flipflop FFzurückgesetzt und das Signal REnimmt

den Binitrwcrt Oan.

Die Digitalisierungsstufe Dl, der Miltclwertbildner Ml und die Addierslufe AD bilden cine Einheit und weiden bei dem Phasenregclkreis durch eine aus zwei Zählern Zl und Z 2 gebildete erste Zählstufe dargestellt. Eine zweite Zählstufe, bestehend aus den Zählern Z I, Z3 und Z4, stellt den Integrator IC zusammen mit der Digilalisierungsstufe Dl und dem Mitlelwerlbildner Ml dar. Die Zähler Zl bis Z4 sind jeweils als Auf/Abwärtszähler ausgebildet, wofür synchrone Zähler vorteilhafterweise verwendet werden. Das Signal RE wird den Zählern Zl bis Z4 an Steuereingängcn A zugeführt. Wenn das Signal REden Binärwert I bzw. 0 hat. werden die Zähler Zl bis Z4 aufwärts bzw. abwärts gezählt. An den Zähleingängen Z der Zähler Z1 bis Z4 liegen die im Taktgeber TC erzeugten Taktinipulse TI an, die die Zähler Z1 bis Z4 fortschalten.

Die Zähler Zl und Z2, die die Digitalisierung, Mittelung und Addition durchführen, sind derart hintereinandcrgeschallet, daß ein bei dem Zähler Z 1 auslaufender Übertrag, der am Ausgang CA abgegeben wird, im Zähler Z2 an einem Eingang CE für einen einlaufenden Übertrag zugeführt wird. Da die zweite Zählstufe aus den Zählern Z 1, Z3 und Z4 gebildet wird, ist auch der Ausgang CA des Zählers Z1 mit dem Eingang CE des Zählers Z3 verbunden und der Ausgang CA des Zählers Z3 ist mit dem Eingang CEdes Zählers Z4 verbunden. Der Zähler Zl ist somit Bestandteil beider Zählstufen. Das vom Taktgeber TG abgegebene Freigabesignal FC, das an einem Freigabeeingang F des Zählers Zl anliegt, dient somit zum Sperren und Freigeben beider Zählstufen. Mit Hilfe des Freigabesignals FG wird nur während jeder /7-ten Periodendai ?r des Ausgangssignals ASX die Regelabweichung ausgewertet.

An Setzeingängen 5 der Zähler Zl und Zl liegt ein im Taktgeber TG erzeugtes Setzsignal SE an. Mit Hilfe des Setzsignals SE werden die Signale an den Ausgängen des Zählers Z4, also an den höherwertigen Ausgängen der zweiten Zählstufe in den Zähler Z 2 eingespeichert. Gleichzeitig kann der Zähler Zl durch Einspeichern des Wertes 0 zurückgesetzt werden. Das Setzsignal SEbewirkt einerseits, daß im Zähler Z2 der durch die Signale S2 dargestellte Wert zu dem Ausgangswert des Zählers Z 4. der dem Signal S3 entspricht, addiert wird, andererseits, daß die Digitalisierungsstufe D/und der Mittelwertbildner Ml vor der Bildung des neuen Werts 52 auf den Ausgangs wert, beispielsweise Null, gesetzt wird. Die Signale 54 am Ausgang der ersten Zählstufe werden mit Hilfe des Speichersignals SS in den Speicher SP eingespeichert. Die am Ausgang des Speichers SPabgegebenen Signale 55 werden dem Digital-Analog-Wandler DA zugeführt, der an seinem Ausgang die die analoge Regelgröße darstellenden Signale RG abgibt. Diese Signale liegen am Steuereingang des spannungsgesteuerlen Oszillators OS an. An seinem Ausgang gibt der Oszillator OS die Ausgangssignale AS an den Signalverbraucher 5V, an den Taktgeber TG und über den Frequenzteiler FT als Ausgangssignale AS 1 an den Phasendetektor PD ab. Der Frequenzteiler FT kann entfallen, wenn die Folgefrequenz der Ausgangssignale AS gleich der Folgefrequenz der Eingangssignale £5ist.

Weitere Einzelheiten des digitalen Phasenregelkreises werden zusammen mit den in F i g. 4 dargestellten Zeitdiagrammen beschrieben.

Bei den in Fig.4 dargestellten Zeitdiagrammen sind in Abszissenrichtung die Zeit t und in Ordinatenrichtung die Momcnianwcrtc von verschiedenen Signalen aufgetragen. Zum Zeitpunkt / 1 nimmt das Ausgangssignal AS 1 den Binärwort I an und das Flipflop /7"wird zurückgesetzt. Das Signal RE nimmt damit den Binärwert 0 an und veranlaßt die Zähler Zl bis /4 abwärts zu zählen. Die Taklimpulse TI liegen an den Zählern Z1 bis Z4 an. Die Zähler Z 1 bis Z4 werden so lange abwärts gezählt, bis zum Zeitpunkt / 2 das Eingangssignal ES den Binärwert 0 annimmt und das Flipflop FF gesetzt wird. Das Signal RE nimmt damit den Binärwert 1 an und veranlaßt die Zähler Z 1 bis Z4 aufwärts zu zählen. Zum Zeilpunkt i3 nimmt das Ausgangssignal wieder den Binärwort I an und das Signal RE nimmt den Binärwert 0 an. Zwischen den Zeitpunkten rl und (3 wurde angenommen, daß das Frcigabesignal FC vorhanden war, nach dem Zeitpunkt i3 wird ein Zählen der Zähler Zl bis Z4 durch das Fehlen des Freigabesignals verhindert.

Der Zählerstand der Zähler Zl und Z2 ändert sich zwischen den Zeitpunkten / 1 und 13 um einen Wert, der dem Signal 51, der digitalisierten Phasendifferenz entspricht.

Da die erste Zählerstufe jeweils nur nach einer Zeitdauer Tvon dem Setzsignal 5Eauf den Ausgangswert gesetzt wird, wird während der Zeitdauer T der Mittelwert 5 2 der Signale 51 in der ersten Zählersiufe gebildet und zum Ausgangswert addiert. Die zweite Zählersiufe wird normalerweise nicht zurückgesetzt und addiert zu einem beliebigen Anfangswert die seitdem aufgetretenen Signale 51 der digitalisierten Phasendifferenz. Sie enthält somit mit ihren höherwertigen Stellen das zeitliche Integral der Phasendifferenz, das dem Signal 53 entspricht. Da der Zähler Z2 durch das Seizsignal SE auf den durch die Signale 53

-!5 dargestellten zuvor gebildeten Wert gesetzt wird, enthält er — nach der Zeitdauer Γ— vordem folgenden Setzsignal SE den durch die Signale 54 dargestellten Wert, der proportional zum Mittelwert der Phasendifferenz während dieser Zeitdauer 7~und proportional dem

•»o Integral der Phasendifferenz ist. Die Länge des Zählers Zl ist ein Maßslabsfaktor für das Signal 52. die Länge des Zählers Z3ein Maßstabsfaktor für das Signal S3. Es ist möglich, die Zählerlängen von Zl und Z2 durch eine digitale Stellgröße zu ändern und damit die Parameter

•»5 der Regelung, die Eigenfrequenz und die Dämpfung einzustellen. Vorteilhaft ist. daß durch gleichsinnige Änderung der Zählerlängen von Zl und Z2 die Eigenfrequenz bei unveränderter Dämpfung variiert werden kann.

Grundsätzlich ist es auch möglich, anstelle des Zählers Zl dem Zähler Z3 einen weiteren Zähler vorzuschaiten oder den Zahler Zi um eine entsprechende Anzahl von Zählstellen zu verlängern. Der Fehler in der Regelgröße RG. der dadurch entsteht, daß

^ der Zähler Zl sowohl Bestandteil der ersten als auch Bestandteil der zweiten Zählstufe ist, ist vernachlässigbar. Durch die Doppelausnutzung des Zählers Z1 ergibt sich jedoch eine wesentliche Einsparung an Bauelementen.

«ο Das Speichersignal 55geht dem Setzsignal 5f voraus und besitzt ebenfalls die Periodendauer T. Durch das Speichersignal 55 wird nach beendeter Mittelwertbildung und Addition der Zählerstand des Zählers Z2. der jetzt dem Signal 54 entspricht, in den Speicher SP

"■ übernommen. Danach wird durch das Setzsignal 5Fder Zähler Z2 auf den neuen Anfangswert, der dem augenblicklichen Zählerstand des Zählers Z4 entspricht, gesetzt. Es ist zweckmäßig, wenn das Speicher-

signal 55 und das Selzsignal SE in ein Zeitintervall fallen, in dem die Zähler Zl bis Z 4 durch das Freigabesignal FC gesperrt werden.

Mit der Periodendauer Twird jeweils ein neuer Wert der Regelgröße gebildet. Die Signale 55 am Ausgang des Speichers SP, deren Zahlenwert proportional ist der Phasendifferenz und dem zeitlichen Integral der Phasendifferenz, kann als digitale Regelgröße verwendet werden, wenn ein digital einstellbarer Oszillator vorgesehen ist. Falls beispielsweise ein spannungsgesteuerter Oszillator vorgesehen ist, wird dem Speicher SPder Digital-Analog-Wandler DA nachgeschaltet, der an seinem Ausgang die Regelgröße in Form eines Analogsignals abgibt, dessen Momentanwert proportional ist dem Zahlenwert der durch die Signale 55 dargestellten Zählerstände. Als Oszillator OS kann beispielsweise ein im Vergleich zu den Eingangssignalen ES hochfrequenter Oszillator verwendet werden. Die Taktimpulse 77 können in diesem Fall identisch sein mit den am Ausgang des Oszillators OS abgegebenen Signalen. In diesem Fall muß jedoch der Frequenzteiler

FT vorgesehen werden, um sicherzustellen, daß der Nennwert der Folgefrequenz der Ausgangssignale AS 1 gleich ist der Folgefrequenz der Eingangssignale £5.

Werden die beiden Zählstufen durch das Freigabesignal FC für eine Zeitdauer gesperrt, die größer ist als 2 7; so bleibt der Zählerstand des Zählers Z 2 unverändert gleich dem des Zählers Z4, die Regelgröße ist dann das Integral der Regelabweichungen.

Durch die gleichzeitige Digitalisierung, Mittelung und Addition mittels der ersten Zählstufe und durch die gleichzeitige Verwendung des Zählers Zl in der ersten und in der zweiten Zählstufe erfordert der digitale Phasenregelkreis einen besonders geringen Aufwand. Durch die verschiedenen Längen der Zähler ist es auf einfache Weise möglich, die Eigenfrequenz und die Dämpfung des Phasenregelkreises in einem weiteren Bereich frei zu wählen und in bestimmten Bereichen digital zu verändern. Es ist insbesondere möglich, die Eigenfrequenz bei gleichbleibender Dämpfung digital einzustellen. Die Einstellung kann im Betrieb ohne Störung der Regelgröße erfolgen.

Hierzu 2 Blatt Zeichnungen

Claims (6)

Patentansprüche:

1. Digitaler Phasenregelkreis zum Synchronisieren von Ausgangssignalen mit Eingangssignalen, bei dem ein Phasendetekior vorgesehen ist. der der jeweiligen Phasendifferenz zwischen den Ausgangssignalen und den Eingangssignalen zugeordnete, die Regelabweichung darstellende erste Signale erzeugt, und bei dem ferner eine Filteranordnung vorgesehen ist, an der die ersten Signale anliegen und die die Regelgröße darstellende /weite Signale an einen Oszillator abgibt, der die Ausgangssignale erzeugt, deren Folgefrequenz der Reg Igröße zugeordnet ist, dadurch gekennzeichnet, daß die Filteranordnung (FA) eine erste Zählsiufe (Zi, Z 2) und eine zweite Zählsiufe (ZX, ZZ, ZA) enthält, an deren Zahleingängen in einem Taktgeber (TG) erzeugte Taktimpulse (S) anliegen und die in Abhängigkeit von den Binärwerten der ersten Signale (RE) aufwärts bzw. abwärts gezählt werden, daß die Ausgänge der zweiten Zählstufe (Z 1, Zi, Z 4) mit den Stelleingängen der ersten Zählstufe (Zt, ZT) verbunden sind und daß an den Setzeingängen der ersten Zählstufe (Zi, Z2) im Taktgeber (TC) erzeugte Setzsignalc (SE) anliegen, die jeweils nach einer vorgegebenen Zeitdauer die an den höherwertigen Ausgängen der zweiten Zählstufe (Zi, ZX Z 4) abgegebenen Zählerstände in die erste Zählstufe (Zi, Z2) einspeichern und daß an den Ausgängen der ersten Zählstufe (Zi, Z2) abgegebene Zählerstände die Regelgröße (RC) darstellen.

2. Digitaler Phasenregelkreis nach Anspruch I, dadurch gekennzeichnet, daß die Zählstufen (Z 1, Z2 bzw. Zi, Z3, Z4) jeweils aus einer Mehrzahl von Zählern gebildet sind und daß mindestens einer der Zähler (Zi) mit dem nicderwertigsten Ausgängen beiden Zählstufen (Zi. Z2 bzw. ZU Z3. Z4) gemeinsam zugeordnet ist.

3. Digitaler Phascnregclkreis nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß der ersten Zählstufe CZl. Z2) ein Speicher (SP) nachgeschaltet ist, in dem die Regelgröße durch im Taktgeber (TC) erzeugte Speichcrsignale (SS) einspeicherbar ist.

4. Digitaler Phasenregelkreis nach Anspruch 3, dadurch gekennzeichnet, daß dem Speicher (SP) ein Digital-Analog-Wandlcr (DA) nachgcschallet ist. dessen Ausgang mit einem Steuereingang des Oszillators (OS) verbunden ist.

5. Digitaler Phasenregelkreis nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Taktgeber (TG) Freigabesignale (FG) erzeugt, die die Zählstufen (Zi, Z2 bzw. Zl. Z3, Z4) nur während vorgegebener Zeitdauern freigeben.

6. Digitaler Phasenregelkrcis nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Regelparameter durch Änderung der Länge der ersten und/oder der zweiten Zählstufe (Z 1, Z2 bzw. ZA,ZXZA) einstellbar sind.