DE102008062526A1 - Phasenregelkreis mit adaptivem Filter für die Synchronisation eines digital gesteuerten Oszillators - Google Patents

Phasenregelkreis mit adaptivem Filter für die Synchronisation eines digital gesteuerten Oszillators Download PDF

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Abstract

Ein digitaler Phasenregelkreis umfasst einen digital gesteuerten Oszillator, eine Rückkopplungsschleife, die an den Ausgang des digital gesteuerten Oszillators gekoppelt ist, einen Phasendetektor zum Vergleichen eines Rückkopplungssignals aus der Rückkopplungsschleife mit einem Referenzsignal, um ein Phasenfehlersignal zu erzeugen, und einen Tiefpassfilter zum Filtern des Phasenfehlersignals zum Steuern des digital gesteuerten Oszillators. Eine Recheneinheit für die Bandbreite berechnet die erforderliche Bandbreite des Filters, basierend auf dem Phasenfehler. Die Recheneinheit für die Bandbreite steuert dann die Bandbreite des Tiefpassfilters, die somit entsprechend dem Phasenfehler adaptiv angepasst wird.

Description

  • Gebiet der Erfindung
  • Diese Erfindung betrifft das Gebiet der Taktsynchronisation und insbesondere einen Phasenregelkreis (PLL – Phase Locked Loop), der es erlaubt, dass ein lokaler Takt auf einen gewünschten Referenztakt festgesetzt wird.
  • Hintergrund der Erfindung
  • Es gibt viele Anwendungen auf dem Gebiet der Telekommunikation, bei denen ein lokaler Takt mit irgendeinem externen Referenztakt synchronisiert werden muss. Dieser Arbeitsgang wird typischerweise mit einem Phasenregelkreis ausgeführt.
  • Ein herkömmlicher PLL ist in 1 gezeigt. Bei diesem Beispiel wird die Ausgangsfrequenz von einem spannungsgesteuerten Oszillator (VCO – Voltage Controlled Oscillator) 10 erzeugt und durch einen durch-N-Dividierer 16 zu einem Eingang eines Phasendetektors 18 zurückgegeben, der einen zweiten Eingang hat, welcher einen Referenztakt von einem digital gesteuerten Oszillator (DCO – Digital Controlled Oscillator) 20 empfängt. Der Phasendetektor 18 erhält die Phasendifferenz zwischen dem Ausgang des VCO, nach einer Division durch N, wobei N eine ganze Zahl ist, und dem Ausgang des DCO 20. Die Ausgabe des Phasendetektors 18, nachdem sie durch einen analogen Tiefpassfilter 12 gelaufen ist, wird verwendet, um den VCO 10 zu steuern.
  • Die Ausgabe des Phasendetektors 18 ist ein Puls mit einem Wert von entweder –1,0 oder 1. Die Breite des Pulses ist gleich der Zeit zwischen zwei ansteigenden Kanten der Ausgabe des DCO und der Ausgabe des VCO (nach der Division). Der Teiler N stellt das Frequenzverhältnis zwischen dem DCO 20 und dem VCO 10 dar. Wenn die ansteigende Kante des DCO früher liegt als der Puls des VCO, hat die Ausgabe des Phasendetektors 18 einen positiven Puls. Wenn sie später ankommt, ist die Ausgabe ein negativer Puls. Wenn zwei ansteigende Kanten zur selben Zeit ankommen, ist die Ausgabe Null.
  • Der DCO 20 ist auf eine Primärreferenzquelle eingestellt, wie es in 2 gezeigt ist, und bildet einen Teil eines digitalen PLL, der einen Durch-M-Teiler 22, einen Subtrahierer 26 zum Ableiten der Phasendifferenz zwischen dem Rückkopplungssignal und der Referenzquelle und einen digitalen Tiefpassfilter 24 umfasst. Die Ausgabe des DCO 20 ist ein Puls, der immer dann erzeugt wird, wenn der Zählwert des DCO einen vorbestimmten Schwellenwert erreicht. Der DCO gibt die vollständige Phaseninformation oder den gesamten DCO-Wert aus. Wie in 1 stellt der Teiler M das Frequenzverhältnis zwischen dem DCO und dem Referenzsignal dar.
  • Der Subtrahierer 26 vergleicht die Phase des DCO mit der Eingangsreferenzphase, und der sich ergebende Phasenfehler wird von dem digitalen Tiefpassfilter 24 gefiltert und verwendet, um die Frequenz des DCO 20 anzupassen.
  • Die DCO-Frequenzen fDCO (1) und fDOC1 (2) können denselben Wert haben oder eine skalierte Differenz aufweisen.
  • Da der DCO 20 auf die Primärreferenzquelle eingestellt ist und der VCO 10 auf den DCO 20 eingestellt ist, folgt, dass der VCO auch auf die Primärreferenzquelle eingestellt ist. Die Qualität der Frequenzeinstellung wird durch Jitter (kurzzeitige Variationen) und Wandern (langzeitige Variationen) gemessen. Der digitale Filter, der in der 2 gezeigt ist, ist ein sehr wichtiges Element bei der Verringerung des Phasenfehlers. Für einen kleinen Betrag an Jitter, beispielsweise weniger als 1 ps, sollte der Filter eine sehr geringe Bandbreite haben, typischerweise kleiner als 1 Hz. Die Verwendung eines solchen Filters mit geringer Bandbreite jedoch bedeutet, dass es eine sehr lange Zeit erfordert, die Frequenzsperre zu erreichen.
  • Implementierungen des Standes der Technik sind überdies komplex und für die Integration in Schaltungen nicht gut geeignet.
  • Zusammenfassung der Erfindung
  • Gemäß den Grundsätzen der Erfindung umfasst der Phasenregelkreis einen digitalen Filter, der abhängig von dem Phasenfehler adaptiv angepasst werden kann. Dies macht es möglich, einen letztendlichen Sperrungsfehler mit einer sehr geringen Menge an Jitter in einer relativ kurzen Zeit zu erlangen.
  • Gemäß einem ersten Aspekt der Erfindung wird ein digitaler Phasenregelkreis zur Verfügung gestellt, der einen digital gesteuerten Oszillator, eine Rückkopplungsschleife, die mit dem Ausgang des digital gesteuerten Oszillators gekoppelt ist und eine Bandbreite B hat, einen Phasendetektor zum Vergleichen eines Rückkopplungssignals von der Rückkopplungsschleife mit einem Referenzsignal, um ein Phasenfehlersignal zu erzeugen, mit dem der digital gesteuerte Oszillator gesteuert wird, einen IIR-Tiefpassfilter erster Ordnung zum Filtern des Phasenfehlersignals und eine Recheneinheit für die Bandbreite, die mit dem Tiefpassfilter gekoppelt ist, um die erforderliche Bandbreite B des Filters gemäß dem Ausdruck B = [Ep ]·C zu berechnen, wobei E der Phasenfehler ist und p eine Konstante ist, aufweist um die Bandbreite des Tiefpassfilters entsprechend dem Phasenfehler adaptiv anzupassen.
  • Ein Phasenregelkreis gemäß Ausführungsformen der Erfindung werden sowohl die Erlangung der Frequenz als auch das Leistungsvermögen hinsichtlich des Jitters berücksichtigen. Er erfordert auch eine geringere Anzahl an Bits für die Daten und den Speicher mit derselben Präzision der Frequenzsperre und für denselben dynamischen Bereich und vermeidet einen Sprung im Phasenfehler, wenn ein gelegentliches Impulsrauschen bewirkt, dass der Phasenfehler aus dem Bereich läuft.
  • Nach einem weiteren Aspekt stellt die Erfindung ein Verfahren zum Steuern eines digitalen Phasenregelkreises, der einen digital gesteuerten Oszillator umfasst, zur Verfügung, das das Vergleichen einer Ausgabe des digital gesteuerten Oszillators mit einem Referenzsignal, um ein Phasenfehlersignal abzuleiten, das Filtern des Phasenfehlersignals mit einem IIR-Tiefpassfilter erster Ordnung mit einer Bandbreite B, das Steuern des digital gesteuerten Oszillators mit dem Phasenfehlersignal nach dem Filtern und das adaptive Anpassen der Bandbreite B des Tiefpassfilters entsprechend dem Ausdruck B = [Ep ]·C, wobei E der Phasenfehler ist und p eine Konstante ist, aufweist.
  • Kurze Beschreibung der Zeichnungen
  • Die Erfindung wird nun in weiteren Einzelheiten lediglich beispielhaft mit Bezug auf die beigefügten Zeichnungen beschrieben, wobei:
  • 1 ein Blockschaubild eines analogen Phasenregelkreises des Standes der Technik ist;
  • 2 ein Blockschaubild eines digitalen Phasenregelkreises mit einer externen Primärreferenzquelle, die eine Referenz für den Phasenregelkreis der 1 bildet, ist;
  • 3 ein Blockschaubild eines Phasenregelkreises mit zwei Filtern ist;
  • 4 ein Blockschaubild eines Phasenregelkreises mit einer adaptiven Filtersteuerung gemäß einer Ausführungsform der Erfindung ist;
  • 5 ein Blockschaubild ist, das die adaptive Steuerung eines DCO-Filters veranschaulicht; und
  • 6 ein Blockschaubild einer beispielhaften Recheneinheit für die Bandbreite ist.
  • Genaue Beschreibung bevorzugter Ausführungsformen
  • Ein Weg, das Problem der Sperrzeit anzusprechen, besteht darin, zwei Filter zu verwenden, wie es in der 3 gezeigt ist. In diesem Fall wird die Ausgabe des Phasendetektors an zwei Tiefpassfilter 24a und 24b ebenso wie an eine Absolutwert-Einheit 28 geliefert, die eine Eingabe in einen Komparator 30 zur Verfügung stellt, der einen zweiten Eingang hat, welcher einen Schwellenwert empfängt. Einer der Filter 24a hat eine geringe Bandbreite und der andere 24b hat eine große Bandbreite. Der Ausgang des Komparators 30 ist mit einem Auswahl eingang eines Multiplexierers 32 verbunden, um einen der Filter 24a, 24b zur Verbindung mit dem Eingang des DCO 20 auszuwählen.
  • Wenn der Phasenfehler, der von dem Subtrahierer 26, welcher als ein Phasendetektor arbeitet, erfasst wird, kleiner als ein gegebener Schwellenwert (z. B. 1 ps) ist, wählt der Ausgang des Komparators den Filter 24a mit geringer Bandbreite aus, und wenn der Phasenfehler größer als der Schwellenwert ist, wählt der Komparator 30 den Filter 24b mit großer Bandbreite aus. Typischerweise hat der Filter 24a mit kleiner Bandbreite eine Bandbreite von weniger als 5 Hz, und der Filter 24b mit großer Bandbreite hat eine Bandbreite von 3 bis 10 Hz. Ein ähnliche Struktur kann in der US 7 242 740 B1 und in der US 7 126 429 B1 gefunden werden, deren Inhalt hierin durch Bezugnahme aufgenommen ist. In diesem Fall wird der Filter 24b für die Erlangung der Frequenz verwendet und der Filter 24a wird für die Frequenzverfolgung (nachdem die Frequenz gesperrt ist) verwendet. In den Referenzen sind die beiden Filter tatsächlich ein Filter mit zwei Parametersätzen.
  • Diese Vorgehensweise leidet jedoch an der Fehlerfortpflanzung, wenn der Phasenfehler Pref – PDCO einen einmaligen Impuls unmittelbar über dem Schwellenwert während des Verfolgungsmodus hat. Dieser einmalige Fehler wird den Filter 24b nur einmal anstoßen, aufgrund seiner großen Bandbreite jedoch wird der Ausgabefehler des Filters eine große Variation zeigen. Diese Variation wird auf die Ausgangsfrequenz des DCO übertragen, dann auf die Phase des DCO und auf den Speicher des Filters 24a. Diese gesamte Rückkopplungsschleife wird es möglich machen, dass der große Fehler über eine lange Zeitdauer in der Schleife verbleibt. Die kleine Bandbreite des Filters 24b wird die Wirkung des Fehlers sogar für einen kleinen Phasenfehler länger verbleiben lassen, der gerade den Schwellenwert einmal überschreitet.
  • Ein Phasenregelkreis gemäß einer Ausführungsform der Erfindung ist in der 4 gezeigt. In diesem Fall ist der Phasendetektor/Subtrahierer 26 mit einem digitalen Tiefpassfilter 24 mit steuerbarer Bandbreite verbunden, die durch die Recheneinheit 32 für die Bandbreite festgelegt wird, welche in der Form eines digitalen Signalprozessors vorliegen kann, welcher die Berechnung in Software ausführt, um die Bandbreite basierend auf dem erfassten Phasenfeh ler abzuleiten. Als Alternative kann die Recheneinheit für die Bandbreite in Hardware implementiert werden.
  • Die Bandbreite des Filters 24 ist so gestaltet, dass sie abhängig von dem erfassten Phasenfehler zunimmt. Wenn wir annehmen, dass die Phasenfehlerausgabe von dem Phasendetektor 26 in der 4 E = |Pref – PDCO| ist, ist ein geeigneter Weg, die Bandbreite B der Filters 24 aufzufinden, sie entsprechend dem Ausdruck B = [Ep ]·czu bestimmen, wobei C die minimale akzeptable Bandbreite ist und p eine Konstante ist, um die Schrittlänge für die Bandbreite des Filters zu steuern. Die minimale akzeptable Bandbreite ist die minimale akzeptable Bandbreite zum Verfolgen von Frequenzabweichungen. Wenn die Bandbreite zu groß ist, wird die Schleife zu viel Rauschen enthalten; wenn die Bandbreite zu gering ist, wird die Schleife nicht in der Lage sein, die Frequenzabweichungen in angemessener Weise zu verfolgen.
  • Die Klammern geben an, dass die nächste größere ganze Zahl verwendet wird. Es wird verstanden werden, dass dieses nur ein Beispiel ist und dass andere Formeln verwendet werden können, basierend auf Designbetrachtungen, wobei das Schlüsselmerkmal darin liegt, dass die Bandbreite des Filters mit dem Phasenfehler adaptiv angepasst wird.
  • Ein einfacher Weg und besonders wirksamer Weg, den digitalen Filter 24 zu implementieren, ist, ihn als einen IIR-Filter erster Ordnung zu gestalten, der zwei Multiplizierer verwendet. Eine derartige Implementierung ist in der 5 gezeigt, wobei fs die Abtastfrequenz für die digitale Implementierung ist und fc die Mittenfrequenz des DCO ist. Der DCO 20 ist ein Phasenakkumulator erster Ordnung, der einen Akkumulator 44 und eine Verzögerungseinheit 46 aufweist.
  • In 5 erscheint die Ausgabe des Phasendetektors 26 als ein Phasenfehler E, der als ein Skalierfaktor in einen Eingang eines Multiplizierers 40 eingegeben wird. Die Ausgabe der Recheneinheit für die Bandbreite wird, nachdem sie durch einen optionalen Begrenzer 34 gelaufen ist, an einen Eingang eines Multiplizierers 36 gegeben, dessen zweite Eingabe ein Signal 1/fs ist. Die Ausgabe des Multiplizierers 36 wird an den zweiten Eingang des Multiplizierers 40 gelegt und wirkt daher so, dass der Skalierfaktor, der an den Eingang des Akkumulators 42 gegeben wird, adaptiv angepasst wird, entsprechend den Ergebnissen der Berechnung der Bandbreite.
  • Der Begrenzer 34 kann nötig sein, um die berechnete Bandbreite B zu beschränken, damit sie in einem bestimmten Bereich liegt.
  • 6 zeigt eine beispielhafte Ausführungsform der Recheneinheit für die Bandbreite. Die Eingaben E und p werden in einen Dividierer 60 gespeist, dessen Ausgabe an einen Addierer 62 und einen Multiplizierer 64 gegeben wird. Zu der Ausgabe des Dividierers 60 wird eine 1 addiert. Dies stellt sicher, dass die Deckelung der Bandbreite hinter dem Dividierer geschieht. Eine Implementierung in Hardware stellt eine ganzzahlige Ausgabe zur Verfügung, so dass die Ausgabe des Dividierers eine ganze Zahl ist.
  • Typische Werte für die Berechnung der Bandbreite des Filter benutzen p = 0.01 ps für eine Periode von 10 ns und C = 0.1 Hz. Der Begrenzer könnte B typischerweise so begrenzen, dass sie in dem Bereich von 0.1 Hz bis 3 Hz liegt.
  • Die Berechnung der Bandbreite kann ebenfalls einen Akkumulator oder irgendeinen einfachen oder komplexen Tiefpassfilter basierend auf der Ausgabe des Phasenfehlers verwenden.
  • Es wird verstanden werden, dass andere Typen von Tiefpassfiltern durch die Recheneinheit für die Bandbreite gesteuert werden können.
  • Ein wichtiger Vorteil der beschriebenen Implementierung besteht darin, dass sie eine sehr geringe Komplexität hat und daher für die Integration beim Einbau auf einem Einzelchip gut geeignet ist.
  • Die in der vorstehenden Beschreibung, in der Zeichnung sowie in den Ansprüchen offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der Erfindung wesentlich sein.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • - US 7242740 B1 [0022]
    • - US 7126429 B1 [0022]

Claims (12)

  1. Digitaler Phasenregelkreis, der aufweist: einen digital gesteuerten Oszillator (20); eine Rückkopplungsschleife, die an den Ausgang des digital gesteuerten Oszillators (20) gekoppelt ist und eine Bandbreite (B) hat; einen Phasendetektor (26) zum Vergleichen eines Rückkopplungssignals von der Rückkopplungsschleife mit einem Referenzsignal, um ein Phasenfehlersignal zu erzeugen, das den digital gesteuerten Oszillator (20) steuert; einen IIR-Tiefpassfilter (24) erster Ordnung zum Filtern des Phasenfehlersignals; und eine Recheneinheit (32) für die Bandbreite, die mit dem Tiefpassfilter (24) gekoppelt ist, um die erforderliche Bandbreite (B) des Filters entsprechend dem Ausdruck B = [Ep ]·C zu berechnen, wobei E der Phasenfehler ist und p eine Konstante ist, um die Bandbreite des Tiefpassfilters (24) entsprechend dem Phasenfehler adaptiv anzupassen.
  2. Digitaler Phasenregelkreis nach Anspruch 1, bei dem der Tiefpassfilter (24) einen ersten Multiplizierer (36) mit einem ersten Eingang, der an den Ausgang der Recheneinheit (32) für die Bandbreite gekoppelt ist, und einem zweiten Eingang, der 1/fs empfängt, wobei fs die Abtastfrequenz ist, und einen zweiten Multiplizierer (40), der an den Ausgang des Phasendetektors (26) und den Ausgang des ersten Multiplizierers (36) gekoppelt ist, umfasst, wobei der zweite Multiplizierer (40) einen Ausgang hat, der an einen Eingang des digital gesteuerten Oszillators (20) gekoppelt ist.
  3. Digitaler Phasenregelkreis nach Anspruch 2, weiter mit einem Begrenzer (34) zum Beschränken der Ausgabe der Recheneinheit für die Bandbreite, die an den ersten Eingang des ersten Multiplizierers (36) gegeben wird.
  4. Digitaler Phasenregelkreis nach Anspruch 3, bei dem die Ausgabe des zweiten Multiplizierers (40) an einen ersten Eingang eines Addierers (42) gegeben wird, der an einem zweiten Eingang die Mittenfrequenz des digital gesteuerten Oszillators (20) erhält, wobei der Addierer (42) eine Ausgabe erzeugt, die an einen Eingang des digital gesteuerten Oszillators (20) gegeben wird.
  5. Digitaler Phasenregelkreis nach einem der Ansprüche 1 bis 4, bei dem die Recheneinheit (32) für die Bandbreite einen Dividierer (60) zum Dividieren des Phasenfehlers E durch die Konstante p und einen Multiplizierer (64) zum Multiplizieren des Ergebnisses mit der Konstanten C aufweist.
  6. Digitaler Phasenregelkreis nach Anspruch 3, bei dem der Begrenzer (36) die Bandbreite derart beschränkt, dass sie in dem Bereich von 0.1 Hz bis 3 Hz liegt.
  7. Digitaler Phasenregelkreis nach Anspruch 1, bei dem p = 0.01 ps für eine Periode von 10 ns und C = 0.1 Hz ist.
  8. Verfahren zum Steuern eines digitalen Phasenregelkreises, der einen digital gesteuerten Oszillator umfasst, das aufweist: Vergleichen einer Ausgabe des digital gesteuerten Oszillators (20) mit einem Referenzsignal, um ein Phasenfehlersignal abzuleiten; Filtern des Phasenfehlersignals mit einem IIR-Tiefpassfilter (24) erster Ordnung, der eine Bandbreite (B) hat; Steuern des digital gesteuerten Oszillators (20) mit dem Phasenfehlersignal nach dem Filtern; und adaptives Anpassen der Bandbreite (B) des Tiefpassfilters (24) entsprechend dem Ausdruck B = [Ep ]·C, wobei E der Phasenfehler ist und p eine Konstante ist.
  9. Verfahren nach Anspruch 8, bei dem die Ausgabe der Recheneinheit (32) für die Bandbreite in den ersten Eingang eines ersten Multiplizierers (36) eingegeben wird, der einen zweiten Eingang hat, welcher 1/fs empfängt, wobei fs die Abtastfrequenz ist, und bei dem die Ausgabe des ersten Multiplizierers in einen zweiten Multiplizierer (40) gegeben wird, der an den Ausgang des Phasendetektors (26) gekoppelt ist und einen Ausgang hat, der an einen Eingang des digital gesteuerten Oszillators (20) gekoppelt ist.
  10. Verfahren nach Anspruch 9, das weiter das Beschränken der berechneten Bandbreite aufweist, so dass sie in einem vorbestimmten Frequenzbereich liegt.
  11. Verfahren nach Anspruch 10, bei dem der vorbestimmte Frequenzbereich 0.1 Hz bis 3 Hz ist.
  12. Verfahren nach Anspruch 1, bei dem p = 0.01 ps für eine Periode von 10 ns und C = 0.1 Hz ist.
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