CN114430272A - 具有频率校准功能的时钟产生单元及其相关的电子系统 - Google Patents

具有频率校准功能的时钟产生单元及其相关的电子系统 Download PDF

Info

Publication number
CN114430272A
CN114430272A CN202011180591.7A CN202011180591A CN114430272A CN 114430272 A CN114430272 A CN 114430272A CN 202011180591 A CN202011180591 A CN 202011180591A CN 114430272 A CN114430272 A CN 114430272A
Authority
CN
China
Prior art keywords
clock
frequency
host
vco
generate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011180591.7A
Other languages
English (en)
Inventor
黄景伦
陈柏翰
马鸿标
曾承伟
张暄
陈子文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Epp Storage Technology Hangzhou Co ltd
Original Assignee
Epp Storage Technology Hangzhou Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Epp Storage Technology Hangzhou Co ltd filed Critical Epp Storage Technology Hangzhou Co ltd
Priority to CN202011180591.7A priority Critical patent/CN114430272A/zh
Publication of CN114430272A publication Critical patent/CN114430272A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明提供一种具有频率校准功能的时钟产生单元及利用该时钟产生单元的电子系统。从属装置的时钟产生单元是从属于一主机，其特征在于：包括：一电压控制震荡器及一频率乘法模块。频率乘法模块接收所述电压控制震荡器产生的电压控制震荡器时钟，并包括：一数字控制震荡器产生频率为所述电压控制震荡器时钟的频率的一目标值倍数的一同步时钟。其中，所述从属装置依据所述同步时钟与所述主机通讯。

Description

具有频率校准功能的时钟产生单元及其相关的电子系统
【技术领域】
本发明属于电子装置技术领域，特别是涉及具有频率校准功能的时钟产生单元及利用该时钟产生单元的电子系统。
【背景技术】
在各种电子系统中，为了控制其中的各个电子装置，如：微处理器、计算器、存储器等的操作以及使其彼此互相通讯，必须产生精确的同步时钟讯号作为时间基准。然而，随着电子装置变得越来越复杂，操作频率范围越来越广，也越来越困难向所有电路提供精确的同步时钟。因此，如何在单纯的架构上，产生高稳定性且高准确度的高频率同步时钟以解决现有技术中的上述技术问题实属必要。
【发明内容】
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有频率校准功能的时钟产生单元及利用该时钟产生单元的电子系统，以解决现有技术中难以提供如何在单纯的架构上，产生高稳定性且高准确度的高频率同步时钟的问题。
其次，本发明的另一目的在于提供一种具有频率校准功能的时钟产生单元及利用该时钟产生单元的电子系统，可随时提供高稳定性且高准确度的高频率同步时钟，即使是在掉电(power down)模式或校准(calibration)模式中。
又，本发明的再一目的在于提供一种具有频率校准功能的时钟产生单元及利用该时钟产生单元的电子系统，可精细调节高频率同步时钟的频率，从而避免特定的EMI频率，以减少EMI(Electromagnetic Interference)现象。
为实现上述目的及其他相关目的，本发明提供一种具有频率校准功能的时钟产生单元，设置于一从属装置，所述从属装置是从属于一主机，其特征在于：包括一电压控制震荡器及一频率乘法模块。频率乘法模块接收所述电压控制震荡器产生的电压控制震荡器时钟，并包括：一数字控制震荡器产生频率为所述电压控制震荡器时钟的频率的一目标值倍数的一同步时钟。其中，所述从属装置依据所述同步时钟与所述主机进行资料传递。
作为本发明的一种可选方案，所述频率乘法模块更包括：一脉冲计数器，计数在所述电压控制震荡器时钟的一计数时段中的所述同步时钟的脉冲数；及一频率控制逻辑，比较所述脉冲数与所述目标值产生一比较结果，并依据所述比较结果调整所述数字控制震荡器，使其产生新的同步时钟。
作为本发明的一种可选方案，所述频率控制逻辑在所述脉冲数比所述目标值少时，调整所述数字控制震荡器产生频率更高的新的同步时钟，并在所述脉冲数比所述目标值多时，调整所述数字控制震荡器产生频率更低的新的同步时钟。
作为本发明的一种可选方案，所述时钟产生单元更包括：一校准模块，比较来自所述主机的一主机时钟与所述电压控制震荡器产生的所述电压控制震荡器时钟，以产生一校准讯号，用以调整所述电压控制震荡器，使其产生新的电压控制震荡器时钟。
作为本发明的一种可选方案，所述校准模块包括：一第一分频器，对所述主机时钟分频，以提供经分频的主机时钟；一第二分频器，对所述电压控制震荡器时钟分频，以提供脉冲计数器致能讯号；一脉冲计数器，接收所述经分频的主机时钟及所述脉冲计数器致能讯号，并计数在相当于所述脉冲计数器致能讯号的一计数时段中的所述经分频的主机时钟的脉冲数；一计算器，依据所述脉冲数与一预测值计算一误差比率；及一数字模拟转换器，依据所述误差比率调整所述电压控制震荡器，使其产生新的电压控制震荡器时钟。
作为本发明的一种可选方案，所述计算器依据下列式子计算所述误差比率：误差比率＝M/E-1；E＝(N×tVCK)/(P×tCK)；tVCK代表所述电压控制震荡器时钟的周期；及tCK代表所述主机时钟的周期。
作为本发明的一种可选方案，所述时钟产生单元除所述数字控制震荡器之外，皆集成于一控制逻辑电路中。
作为本发明的一种可选方案，所述控制逻辑电路更包括：一寄存器，提供一寄存空间，寄存所述目标值。
作为本发明的一种可选方案，所述从属装置更包括：一存储器阵列，包括多个存储胞；及一位址讯号处理单元，处理来自所述主机的位址讯号，以产生对应所述存储器阵列至少一存储胞的位址；其中，所述从属装置依据所述同步时钟来将所述主机的一指令读取或写入资料自/至所述至少一存储胞。
本发明还提供一种利用具有频率校准功能的时钟产生单元的电子系统，其特征在于：包括：一主机；及一从属装置。所述从属装置从属于所述主机，包括：一数字控制震荡器；及一控制逻辑电路。所述控制逻辑电路耦接所述数字控制震荡器，包括：一校准模块；及一电压控制震荡器。所述电压控制震荡器，耦接所述校准模块，产生电压控制震荡器时钟；其中，所述控制逻辑电路更与所述数字控制震荡器一起配置一频率乘法模块，耦接所述电压控制震荡器。其中，所述校准模块比较来自所述主机的一主机时钟与所述电压控制震荡器产生的所述电压控制震荡器时钟，以产生一校准讯号，用以调整所述电压控制震荡器，使其产生新的电压控制震荡器时钟。其中，所述频率乘法模块接收所述电压控制震荡器时钟并产生频率为所述电压控制震荡器时钟的频率的一目标值倍数的一同步时钟，使得所述从属装置依据所述同步时钟与所述主机进行资料传递。
如上所述，本发明的具有频率校准功能的时钟产生单元及利用该时钟产生单元的电子系统，可透过电压控制震荡器提供准确度高的电压控制震荡器时钟，复以频率乘法模块产生高频率的同步时钟的简易架构，解决现有技术中难以提供如何在单纯的架构上，产生高稳定性且高准确度的高频率同步时钟的问题。
【附图说明】
图1显示为本发明一示例的电子系统的一功能方块图。
图2显示为本发明一示例的从属装置的一时钟示意图。
图3显示为本发明一示例的从属装置的一校准模块的一功能方块图。
图4显示为本发明一示例的从属装置的一频率乘法模块的一功能方块图。
图5显示为本发明一示例的从属装置产生同步时钟的一操作流程图。
图6显示为本发明一示例的从属装置产生同步时钟的一时钟示意图。
图7显示为本发明一示例的从属装置进行时钟校准的一操作流程图。
图8显示为本发明一示例的从属装置进行时钟校准的一时钟示意图。
图9显示为本发明另一示例的电子系统的一功能方块图。
图10显示为本发明另一示例的电压控制震荡器及频率乘法模块的功能方块图。
图11显示为本发明另一示例的从属装置产生同步时钟的一时钟示意图。
图12显示为本发明一示例的从属装置产生同步时钟的一操作流程图。
图13显示为本发明一示例的从属装置进行时钟校准的一时钟示意图。
图14显示为本发明一示例的从属装置进行时钟校准的另一时钟示意图。
图15显示为本发明一示例的从属装置进行时钟校准的一操作流程图。
图16显示为本发明一示例的从属装置进行时钟校准的另一操作流程图。
【具体实施方式】
以下结合附图和具体实施例对本发明提出的消耗功率管理方法及存储模组作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参阅图1，其显示为本发明一示例的电子系统的一功能方块图。如图1显示，一电子系统1包括一主机11及一从属装置12。主机11与从属装置12可为电子装置，较佳为集积电路，如：微处理器、计算器、存储器等。从属装置12从属于主机11，并与主机11依据一接口协议进行资料传递，接收或传递指令及/或资料。在此无须限制接口协议的类型，可为UART(Universal Asynchronous Receiver/Transmitter)、I2C(Inter－Integrated Circuit)、I2S(Inter-IC Sound Bus)、SPI(Serial Peripheral Interface)、GPIO(General-PurposeInput/Output)、SDIO(Secure Digital Input/Output interface)等。从属装置12包括一时钟产生单元13接收来自主机11的主机时钟与其他参数设定值以产生一同步时钟，使从属装置12与主机11之间的资料传递可基于此同步时钟。
时钟产生单元13包括一校准模块14、一电压控制震荡器(Voltage ControlledOscillator，其后简称VCO)15耦接校准模块14及一频率乘法模块16耦接VCO 15。时钟产生单元13可提供一校准模式。当VCO 15进入校准模式时，校准模块14可比较来自主机11的主机时钟与VCO 15产生的VCO时钟，以产生一校准讯号，用以调整VCO 15，使其产生新的更精准的VCO时钟。后面段落会再详细说明VCO 15如何进入校准模式以及校准模块14如何进行校准。VCO 15为可输出高精度的固定频率讯号的电路，并且可透过输入不同的直流电压来改变输出讯号的振荡频率。在此，VCO 15受校准模块14的控制产生高精度且固定频率的VCO时钟作为参考时钟输出至频率乘法模块16。频率乘法模块16接收VCO时钟之后，可依据VCO时钟的频率产生数倍高频率的同步时钟。请参阅图2，其显示为本发明一示例的从属装置的一时钟示意图。如图2所示，频率乘法模块16可依据VCO时钟的频率产生对应预先设定一目标值的高频率的同步时钟，如目标值为6时，频率乘法模块16所产生的同步时钟的频率大约是VCO时钟频率的7倍。
关于产生同步时钟的细节，请一并参阅图4至图6。图4显示为本发明一示例的从属装置的一频率乘法模块的一功能方块图；图5显示为本发明一示例的从属装置产生同步时钟的一操作流程图；图6显示为本发明一示例的从属装置调整同步时钟的一时钟示意图。如图4显示，频率乘法模块16包括一脉冲计数器161、一频率控制逻辑162及一数字控制震荡器(Digital Controlled Oscillator，其后简称DCO)163。脉冲计数器161接收来自VCO 15的VCO时钟及DCO 163的回授讯号，即DCO 163产生的同步时钟。在一实施例中，从属装置12可在接收来自主机11的指令并写入模式寄存器时依图5的操作流程图产生同步时钟。首先，在步骤S51中，频率控制逻辑162接收并设定目标值，其可寄存在一寄存器中。接着，在步骤S52中，可初始化时钟产生单元13，如：初始化频率乘法模块16的脉冲计数器161。接着在步骤S53中，从属装置12接收主机时钟，VCO 15产生VCO时钟，且脉冲计数器161计数在VCO时钟的一计数时段中的同步时钟的脉冲数。计数时段可以预先设定或根据主机11或使用者自行设定。例如，计数时段可以是VCO时钟的一个周期内对应到一特定电压(例如高电平)的时段。接着在步骤S54中，频率控制逻辑162可比较前述脉冲数与目标值产生一比较结果，并依据此比较结果调整DCO 163，使其产生新的同步时钟。举例来说，如图6显示，以中间的同步时钟为例，脉冲计数器161在计数时段计算出5个脉冲，频率控制逻辑162比较此脉冲数(5)与目标值(6)，得出脉冲数并非大于目标值，即脉冲数比目标值少。因此，频率控制逻辑162输出调整讯号调整DCO 163产生频率更高的新的同步时钟，如步骤S56所示，DCO 163被加速以产生频率更高的新的同步时钟。若以图6下方的同步时钟为例，脉冲计数器161在计数时段计算出7个脉冲，频率控制逻辑162比较此脉冲数(7)与目标值(6)，得出脉冲数大于目标值，即脉冲数比目标值多。因此，频率控制逻辑162输出调整讯号调整DCO 163产生频率更低的新的同步时钟，如步骤S55所示，DCO 163被减速以产生频率更低的新的同步时钟。如此透过调整DCO 163，即可产生符合目标值的脉冲数对应频率的同步时钟。
由于制程变异度、温度改变等因素，可能需要校准VCO 15。关于进行时钟校准的细节，请一并参阅图3及图7至图8。图3显示为本发明一示例的从属装置的一校准模块的一功能方块图。图7显示为本发明一示例的从属装置进行时钟校准的一操作流程图。图8显示为本发明一示例的从属装置进行时钟校准的一时钟示意图。如图3显示，校准模块14在此示例包括一P分频器141、一N分频器142、一脉冲计数器143、一计算器144及一数字模拟转换器145。在一实施例中，从属装置12可在接收来自主机11的指令并写入模式寄存器时依图7的操作流程图进行校准。首先，步骤S71中，主机11或使用者可设定校准参数，包括P值、N值等，P值、N值较佳为整数，其可寄存在一控制寄存器中，或任一者可设定与前述目标值相同，更佳地，P值可对应一定位元数设定，如对应8位元。藉此可以设定P分频器141与N分频器142分频的除数。P分频器141接收主机时钟与P值，其预除主机时钟之后产生的经分频的主机时钟如图8下方所示。N分频器142接收VCO时钟与N值，其分频后产生的脉冲计数器致能讯号如图8上方所示，其中包括相当N倍VCO时钟的周期的一校准计数时段。校准计数时段可以预先设定或根据主机11或使用者自行设定。例如，校准计数时段可以是脉冲计数器致能讯号的一个周期内对应到一特定电压(例如高电平)的时段。接着步骤S72中，可初始化时钟产生单元13，如：初始化校准模块14的脉冲计数器143。接着步骤S73中，脉冲计数器143计数在脉冲计数器致能讯号的校准计数时段中的经分频的主机时钟的脉冲数，即M值，并提供给计算器144。接着步骤S74中，计算器144可接收一E值，并依据下列式子计算一误差比率：
误差比率＝M/E-1；
E＝(N×tVCK)/(P×tCK)；
P代表所述第一分频器的除数；N代表所述第二分频器的除数；tVCK代表VCO时钟的周期；及tCK代表主机时钟的周期。
在此可以设定时钟产生单元13在写入E值至模式寄存器时，VCO 15进入校准模式。举例来说，假设依上述流程计算器144计算出误差比率为3％，步骤S75中，数字模拟转换器145依据此误差比率调整VCO 15，使其产生新的VCO时钟。详细地说，误差比率可传送到VCO15，由数字模拟转换器145转换误差比率来调整VCO 15的模拟频率。接着步骤S76中，判断是否需重复校准以累积校准的结果，若为是，则回到步骤S72，若为非，则结束校准(步骤S77)。
请参阅图9，其显示为本发明另一示例的电子系统的一功能方块图。如图9显示，电子系统2在此示例为一主机21与一从属装置22，从属装置22为一存储器，如PSRAM，主机21与从属装置22之间示例是DDR DRAM接口协定进行资料传递。与图1显示的示例不同的是，本示例的从属装置22硬体架构上将时钟产生单元23内的校准模块、电压控制震荡器统整建立于一控制逻辑电路25中，控制逻辑电路25并与一数字控制震荡器24一起配置频率乘法模块，控制逻辑电路25更包括一寄存器26，并且从属装置22更包括一位址讯号处理单元27及一存储器阵列28。存储器阵列28包括多个存储胞，位址讯号处理单元27可处理来自主机21的位址讯号，以产生对应存储器阵列28至少一存储胞的位址，使得从属装置22可依据所述同步时钟来将主机21的一指令读取或写入资料自/至前述至少一存储胞。
请一并参阅图10至图12。图10显示为本发明另一示例的电压控制震荡器及频率乘法模块的功能方块图；图11显示为本发明另一示例的从属装置产生同步时钟的一时钟示意图；图12显示为本发明一示例的从属装置产生同步时钟的一操作流程图。如图10显示，VCO251分别耦接校准模块与频率乘法模块29，本示例的控制逻辑电路25中的脉冲计时器252和频率控制逻辑253与数字控制震荡器24一起配置频率乘法模块29。本示例的控制逻辑电路25中的校准模块的功能方块图可与图3类似，请参考图3。如图10显示，脉冲计数器253接收来自VCO 251的VCO时钟及DCO 24的回授讯号，即DCO 24产生的同步时钟。在本示例中，VCO时钟使脉冲计时器252一直维持在致能状态，并在输入目标值时依图12的操作流程图产生同步时钟。由于VCO 251是内建的高精确度模拟震荡器，适于作为DCO 24的持续参考其频率的来源。首先，在步骤S120中，DCO 24被主机21的CE#讯号致能。接着，在步骤S121中，主机21或使用者判断是否需要设定目标值。若步骤S121判断是，在步骤S122中，主机21或使用者设定新的目标值，其可寄存在寄存器26中。若步骤S121判断否或进行步骤S122之后，在步骤S123中，从属装置22的脉冲计数器252判断VCO时钟是否为高电平。若VCO时钟为高电平，进行步骤S125，脉冲计数器252计数在VCO时钟的一计数时段中的同步时钟的脉冲数。反之，若VCO时钟为低电平，进行步骤S124，从属装置22可初始化时钟产生单元23，如：初始化频率乘法模块29的脉冲计数器252。接续步骤S124，在步骤S126中，判断CE#讯号是否为高电平，若为非，则回到步骤S121，若为是，则进行步骤S127。在步骤S127中，频率控制逻辑253可比较前述脉冲数与目标值产生一比较结果，并依据此比较结果调整DCO 24，使其产生新的同步时钟。举例来说，如图11显示，以中间的同步时钟为例，脉冲计数器252在计数时段计算出5个脉冲，频率控制逻辑253比较此脉冲数(5)与目标值(6)，得出脉冲数并非大于目标值，即脉冲数比目标值少。因此，频率控制逻辑253输出调整讯号调整DCO 24产生频率更高的新的同步时钟，如步骤S129所示，DCO 24被加速以产生频率更高的新的同步时钟。若以图11下方的同步时钟为例，脉冲计数器252在计数时段计算出7个脉冲，频率控制逻辑253比较此脉冲数(7)与目标值(6)，得出脉冲数大于目标值，即脉冲数比目标值多。因此，频率控制逻辑253输出调整讯号调整DCO 24产生频率更低的新的同步时钟，如步骤S128所示，DCO 24被减速以产生频率更低的新的同步时钟。如此透过调整DCO 24，即可产生符合目标值的脉冲数对应频率的同步时钟。因此，从上述可知，在CE#讯号为高电平时，DCO 24会持续调整其频率，如：在每一周期调整同步时钟。在VCO时钟低电平时更新设定，并接着在CE#讯号为低电平时固定产生新的同步时钟，此时致能读取存储器阵列28的操作，因此可以新的同步时钟提供稳定的时钟读取存储器阵列28的资料。
另一方面，为了使PSRAM调整DDR DRAM接口协定通讯的DQS指令讯号，在本示例中，可借着写入E值于寄存器26的模式寄存器中，从而使VCO 251进入校准模式。请一并参考图13至图16。图13显示为本发明一示例的从属装置进行时钟校准的一时钟示意图；图14显示为本发明一示例的从属装置进行时钟校准的另一时钟示意图；图15显示为本发明一示例的从属装置进行时钟校准的一操作流程图；图16显示为本发明一示例的从属装置进行时钟校准的另一操作流程图。在本示例中，如图15的操作流程图，首先，在步骤S151中，使用者确认E值与P值。接着，在步骤S152中，设定校准参数，包括P值，P值较佳为整数，其可寄存在一控制寄存器中，更佳地，P值可对应一定位元数设定，如对应8位元。藉此可以设定P分频器分频的除数。控制寄存器可设置在寄存器26中。P分频器接收来自主机的DQS、CE#讯号，并对来自主机的DQS进行分频。图13显示了P值(即除数)为2、3、4时P分频器所分别产生的经分频的主机时钟。N分频器接收VCO时钟与N值，其分频后产生的脉冲计数器致能讯号如图14所示，其中包括相当N倍VCO时钟的周期的一校准计数时段，假设VCO时钟的周期为1μs，N为8，校准计数时段为8×1μs。接着，在步骤S153中，主机11需等候tCKEN时间，tCKEN为时钟产生单元致能时间。接着，在步骤S154中，写入E值至模式寄存器，其可设置在寄存器26中。接着，在步骤S155中，主机11需等候tCKTRN+tCKEN时间，tCKTRN为时钟训练时间(clock trainingtime)。
图16进一步说明从属装置进行时钟校准的操作流程。首先，在写入E值至模式寄存器以使VCO 251进入校准模式之前，在步骤S160中设定P值，其细部流程如图15显示的操作流程图。接着进行步骤S161中，从属装置22接收主机21以DQS通道送出的主机时钟。接着，在步骤S162中，在CE#讯号为低电平时，此时DQS、CE#讯号波形请参考图13。接着，在步骤S163中，主机11或使用者写入E值至模式寄存器以致能校准模式。接着，在步骤S164中，从属装置22初始化时钟产生单元23，如：初始化校准模块的脉冲计数器。接着，在步骤S165中，从属装置22判断脉冲计数器致能讯号是否为高电平，若为非，则回到步骤S165之前，若为是，则进行步骤S166。在步骤S166中，校准模块的脉冲计数器计数在脉冲计数器致能讯号的校准计数时段中的经分频的主机时钟的脉冲数，即M值，并提供给计算器。接着步骤S167中，从属装置22判断脉冲计数器致能讯号是否为低电平，若为非，则回到步骤S166，若为是，则进行步骤S168。在步骤S168中，计算器依据下列式子计算一误差比率：
误差比率＝M/E-1；
E＝(N×tVCK)/(P×tCK)；
P代表所述第一分频器的除数；N代表所述第二分频器的除数；tVCK代表VCO时钟的周期；及tCK代表主机时钟的周期。
接着，在步骤S169中，数字模拟转换器依据此误差比率调整VCO 251，以使其产生新的VCO时钟。详细地说，误差比率可传送到VCO 251，由数字模拟转换器转换误差比率来调整VCO 251的模拟频率。接着，在步骤S170中，从属装置22判断CE#是否为高电平，若为是，则结束校准(步骤S172)，若为非，则在步骤S171中从属装置22判断是否重复校准。若步骤S171判断为是，则回到步骤S164，若判断为非，则结束校准。
如上所述，本发明的从属装置的时钟产生单元及电子系统，可透过电压控制震荡器提供准确度高的电压控制震荡器时钟，复以频率乘法模块产生高频率的同步时钟的简易架构，解决现有技术中难以提供如何在单纯的架构上，产生高稳定性且高准确度的高频率同步时钟的问题。
以上叙述依据本发明多个不同实施例，其中各项特征可以单一或不同结合方式实施。因此，本发明实施方式之揭露为阐明本发明原则之具体实施例，应不拘限本发明于所揭示的实施例。进一步言之，先前叙述及其附图仅为本发明示范之用，并不受其限囿。其它元件之变化或组合皆可能，且不悖于本发明之精神与范围。
【主要元件符号说明】
1,2 电子系统 11,21 主机
12,22 从属装置 13,23 时钟产生单元
14 校准模块 15,251 电压控制震荡器
16,29 频率乘法模块 24,163 数字控制震荡器
25 控制逻辑电路 26 寄存器
27 位址讯号处理单元 28 存储器阵列
141 P分频器 142 N分频器
143,252 脉冲计数器 144 计算器
145 数字模拟转换器 161 脉冲计数器
162,253 频率控制逻辑
S51,S52,S53,S54,S55,S56,
S71,S72,S73,S74,S75,S76,
S77,S120,S121,S122,S123,
S124,S125,S126,S127,S128,
S151,S152,S153,S154,S155,
S160,S161,S162,S163,S164,
S165,S166,S167,S168,S169,
S170,S171,S172 步骤。

Claims (10)

1.一种具有频率校准功能的时钟产生单元，设置于一从属装置，所述从属装置从属于一主机，其特征在于：包括：
一电压控制震荡器；及
一频率乘法模块，接收所述电压控制震荡器产生的电压控制震荡器时钟，所述频率乘法模块包括：
一数字控制震荡器，产生频率为所述电压控制震荡器时钟的频率的一目标值倍数的一同步时钟；
其中，所述从属装置依据所述同步时钟与所述主机进行资料传递。
2.如权利要求1所述的具有频率校准功能的时钟产生单元，其特征在于：所述频率乘法模块更包括：
一脉冲计数器，计数在所述电压控制震荡器时钟的一计数时段中的所述同步时钟的脉冲数；及
一频率控制逻辑，比较所述脉冲数与所述目标值产生一比较结果，并依据所述比较结果调整所述数字控制震荡器，使其产生新的同步时钟。
3.如权利要求2所述的具有频率校准功能的时钟产生单元，其特征在于：所述频率控制逻辑在所述脉冲数比所述目标值少时，调整所述数字控制震荡器产生频率更高的新的同步时钟，并在所述脉冲数比所述目标值多时，调整所述数字控制震荡器产生频率更低的新的同步时钟。
4.如权利要求1所述的具有频率校准功能的时钟产生单元，其特征在于：所述时钟产生单元更包括：
一校准模块，比较来自所述主机的一主机时钟与所述电压控制震荡器产生的所述电压控制震荡器时钟，以产生一校准讯号，用以调整所述电压控制震荡器，使其产生新的电压控制震荡器时钟。
5.如权利要求4所述的具有频率校准功能的时钟产生单元，其特征在于：所述校准模块包括：
一第一分频器，对所述主机时钟分频，以提供经分频的主机时钟；
一第二分频器，对所述电压控制震荡器时钟分频，以提供脉冲计数器致能讯号；
一脉冲计数器，接收所述经分频的主机时钟及所述脉冲计数器致能讯号，并计数在相当于所述脉冲计数器致能讯号的一计数时段中的所述经分频的主机时钟的脉冲数；
一计算器，依据所述脉冲数与一预测值计算一误差比率；及
一数字模拟转换器，依据所述误差比率调整所述电压控制震荡器，使其产生新的电压控制震荡器时钟。
6.如权利要求5所述的具有频率校准功能的时钟产生单元，其特征在于：所述计算器依据下列式子计算所述误差比率：
误差比率＝M/E-1；
E＝(N×tVCK)/(P×tCK)；
M代表所述计数时段中的所述经分频的主机时钟的脉冲数；
P代表所述第一分频器的除数；
N代表所述第二分频器的除数；
tVCK代表所述电压控制震荡器时钟的周期；及
tCK代表所述主机时钟的周期。
7.如权利要求1所述的具有频率校准功能的时钟产生单元，其特征在于：所述时钟产生单元除所述数字控制震荡器之外，皆集成于一控制逻辑电路中。
8.如权利要求7所述的具有频率校准功能的时钟产生单元，其特征在于：所述控制逻辑电路更包括：
一寄存器，寄存所述目标值。
9.如权利要求1所述的具有频率校准功能的时钟产生单元，其特征在于：所述从属装置更包括：
一存储器阵列，包括多个存储胞；及
一位址讯号处理单元，处理来自所述主机的位址讯号，以产生对应所述存储器阵列至少一存储胞的位址；
其中，所述从属装置依据所述同步时钟来将所述主机的一指令读取或写入资料自/至所述至少一存储胞。
10.一种利用具有频率校准功能的时钟产生单元的电子系统，其特征在于：包括：
一主机；及
一从属装置，从属于所述主机，包括：
一数字控制震荡器；及
一控制逻辑电路，耦接所述数字控制震荡器，包括：
一校准模块；及
一电压控制震荡器，耦接所述校准模块，产生电压控制震荡器时钟；
其中，所述控制逻辑电路更与所述数字控制震荡器一起配置一频率乘法模块，耦接所述电压控制震荡器；
其中，所述校准模块比较来自所述主机的一主机时钟与所述电压控制震荡器产生的所述电压控制震荡器时钟，以产生一校准讯号，用以调整所述电压控制震荡器，使其产生新的电压控制震荡器时钟；且
其中，所述频率乘法模块接收所述电压控制震荡器时钟并产生频率为所述电压控制震荡器时钟的频率的一目标值倍数的一同步时钟，使得所述从属装置依据所述同步时钟与所述主机进行资料传递。
CN202011180591.7A 2020-10-29 2020-10-29 具有频率校准功能的时钟产生单元及其相关的电子系统 Pending CN114430272A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011180591.7A CN114430272A (zh) 2020-10-29 2020-10-29 具有频率校准功能的时钟产生单元及其相关的电子系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011180591.7A CN114430272A (zh) 2020-10-29 2020-10-29 具有频率校准功能的时钟产生单元及其相关的电子系统

Publications (1)

Publication Number Publication Date
CN114430272A true CN114430272A (zh) 2022-05-03

Family

ID=81309879

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011180591.7A Pending CN114430272A (zh) 2020-10-29 2020-10-29 具有频率校准功能的时钟产生单元及其相关的电子系统

Country Status (1)

Country Link
CN (1) CN114430272A (zh)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050220240A1 (en) * 2004-04-06 2005-10-06 Paul Lesso Clock synchroniser and clock and data recovery apparatus and method
JP2006121171A (ja) * 2004-10-19 2006-05-11 Matsushita Electric Ind Co Ltd 周波数補正機能付きクロック供給装置
CN1784831A (zh) * 2003-05-02 2006-06-07 硅谷实验室公司 低抖动双环路分数n型合成器的方法和装置
CN101483430A (zh) * 2008-01-08 2009-07-15 卓联半导体有限公司 具有用于dco同步的自适应滤波器的锁相环
CN101599755A (zh) * 2008-05-30 2009-12-09 联发科技股份有限公司 时钟产生电路、与主机通信的装置、通信系统和用于产生输出时钟信号的方法
JP2013081084A (ja) * 2011-10-04 2013-05-02 Renesas Electronics Corp デジタルｐｌｌ回路、半導体集積回路装置
CN103138754A (zh) * 2011-12-05 2013-06-05 擎泰科技股份有限公司 频率产生器及产生频率信号的方法
US20130222026A1 (en) * 2012-02-23 2013-08-29 Lsi Corporation Digital phase locked loop
CN107864346A (zh) * 2016-09-21 2018-03-30 豪威科技股份有限公司 无参考时钟的cmos图像传感器
EP3490151A1 (en) * 2017-11-28 2019-05-29 Commissariat à l'Energie Atomique et aux Energies Alternatives Frequency locked loop with fast reaction time

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1784831A (zh) * 2003-05-02 2006-06-07 硅谷实验室公司 低抖动双环路分数n型合成器的方法和装置
US20050220240A1 (en) * 2004-04-06 2005-10-06 Paul Lesso Clock synchroniser and clock and data recovery apparatus and method
CN1684405A (zh) * 2004-04-06 2005-10-19 沃福森微电子股份有限公司 时钟同步器以及时钟与数据恢复装置和方法
JP2006121171A (ja) * 2004-10-19 2006-05-11 Matsushita Electric Ind Co Ltd 周波数補正機能付きクロック供給装置
CN101483430A (zh) * 2008-01-08 2009-07-15 卓联半导体有限公司 具有用于dco同步的自适应滤波器的锁相环
CN101599755A (zh) * 2008-05-30 2009-12-09 联发科技股份有限公司 时钟产生电路、与主机通信的装置、通信系统和用于产生输出时钟信号的方法
JP2013081084A (ja) * 2011-10-04 2013-05-02 Renesas Electronics Corp デジタルｐｌｌ回路、半導体集積回路装置
CN103138754A (zh) * 2011-12-05 2013-06-05 擎泰科技股份有限公司 频率产生器及产生频率信号的方法
US20130222026A1 (en) * 2012-02-23 2013-08-29 Lsi Corporation Digital phase locked loop
CN107864346A (zh) * 2016-09-21 2018-03-30 豪威科技股份有限公司 无参考时钟的cmos图像传感器
EP3490151A1 (en) * 2017-11-28 2019-05-29 Commissariat à l'Energie Atomique et aux Energies Alternatives Frequency locked loop with fast reaction time

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
FERNANDO CARDES等: "0.04-mm2 103-dB-A Dynamic Range Second-Order VCO-Based Audio sigma-derta ADC in 0.13-μm CMOS", 《IEEE JOURNAL OF SOLID-STATE CIRCUITS》, vol. 53, no. 6, 30 June 2018 (2018-06-30), pages 1731 - 1742 *

Similar Documents

Publication Publication Date Title
US7839194B2 (en) Clock circuitry for generating multiple clocks with time-multiplexed duty cycle adjustment
US8629703B2 (en) Clock frequency divider circuit, clock distribution circuit, clock frequency division method, and clock distribution method
CN102684654B (zh) 时钟信号发生器
US9401721B1 (en) Reference voltage generation and tuning
US20190188159A1 (en) Reconfigurable camera serial interface
CN104753499B (zh) 占空比校准电路
CN113110821B (zh) 一种延迟可配置的异步fifo电路
US20080174347A1 (en) Clock synchronization system and semiconductor integrated circuit
WO2023184851A1 (zh) 占空比校准电路及方法、芯片和电子设备
US10146251B2 (en) Semiconductor device
US11381231B2 (en) Digital measurement circuit and memory system using the same
US20230006676A1 (en) Method and apparatus for synchronizing two systems
WO2022088749A1 (zh) 校准电路、存储器以及校准方法
CN114499147B (zh) 一种延迟电路的校准电路、校准方法、装置以及介质
CN101789783B (zh) 数字延迟锁相环
US10523411B2 (en) Programmable clock data recovery (CDR) system including multiple phase error control paths
CN114430272A (zh) 具有频率校准功能的时钟产生单元及其相关的电子系统
US10146250B2 (en) Method and circuit for adjusting the frequency of a clock signal
CN102017420B (zh) 使用分数式相位检测器的时钟产生
CN212013044U (zh) 一种通用串行总线音频设备同步时钟系统
CN111722670A (zh) 一种eMMC时序调整方法、系统及eMMC主控芯片
RU2800031C1 (ru) Схема калибровки, запоминающее устройство и способ калибровки
KR102719259B1 (ko) 교정 회로, 메모리 및 교정 방법
CN116955258B (zh) 一种可灵活连接的触发连接器、信号采集控制设备及系统
KR102666336B1 (ko) 클록 생성 회로, 메모리 및 클록 듀티 사이클 교정 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination