JP2013081084A - デジタルｐｌｌ回路、半導体集積回路装置 - Google Patents

Abstract

【課題】デジタルＰＬＬ回路の追従可能な周波数レンジを拡大する。
【解決手段】第１カウンタ（２１）は、第１クロック信号をカウントして第１カウント値を出力し、第２カウンタ（２２）は、第２クロック信号を分周して生成される第３クロック信号をカウントして第２カウント値を出力する。位相検出器（２３）は、第１クロック信号と、第３クロック信号との位相差をデジタル値で示す出力値を出力する。位相誤差演算回路（２６）は、第１カウント値と、第２カウンタ値と、出力値とに基づいて、位相誤差を演算して出力する。デジタルフィルタ回路（１０７）は、位相誤差を平滑化して発振周波数を示すコードを出力する。デジタル制御発振器（１０８）は、コードに応答して第２クロック信号を出力する。キャリブレーション制御回路（１１２）は、分周比と、第２クロック信号と第１クロック信号との比較結果とに基づいてデジタル制御発振器の発振周波数を調整する。
【選択図】図６

Description

本発明は、デジタルＰＬＬ回路およびデジタルＰＬＬ回路を搭載する半導体集積回路装置に関する。

位相を同期させる技術として（アナログ）フェーズロックドループ（以下、アナログＰＬＬと称す）がある。一方、近年の半導体集積回路の主流はＣＭＯＳ技術であり、ＣＭＯＳ技術の微細化が進められている。アナログＰＬＬは、この微細化に適していない。すなわち、リファレンスクロック信号ＦＲＥＦの１周期毎にアナログ信号で、フィードバック信号ＦＤとの位相比較動作を行う必要がある。そのため、周波数ジャンプによる出力クロック信号への入力クロック信号の漏れが発生するなどの問題が起こっている。近年の半導体集積回路の技術に適するように、アナログＰＬＬを全てデジタル回路に置き換えた完全デジタルフェーズロックドループ（以下、ＡＤＰＬＬ：ＡＬＬ Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐと称す）が開発されている。

半導体集積回路の設計ルールの微細化に伴い、製造プロセスに起因するトランジスタのしきい値電圧等のばらつきが増大している。ＡＤＰＬＬでは、これによってデジタル制御発振器のデジタル信号−周波数特性が変動し、使用可能な周波数レンジが変動する。したがって、これらの変動を防止し、精度や安定性を向上させる要求が高まっている。

図１は、特開２０１０−２７３１８５号公報に記載されるＡＤＰＬＬ回路のブロック構成図である。このＡＤＰＬＬ回路９０１は、カウンタ２１、２２と、ＴＤＣ（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）回路２３と、分周回路２４と、加算器２５と、位相誤差演算回路２６と、デジタルフィルタ２７と、ＤＣＯ（Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）回路２８とを有する。

カウンタ２１は、リファレンスクロック信号ＦＲＥＦをカウントし、カウントした値を位相誤差演算回路２６にデジタル信号ＰＦＲＣとして出力する。分周回路２４は、出力クロック信号ＦＯＵＴをＮ分周してフィードバック信号ＦＤを生成し、カウンタ２２およびＴＤＣ回路２３に出力する。また、分周回路２４は、Ｎカウント以内のカウント値をデジタル信号ＰＦＤＣ２として加算器２５に出力する。カウンタ２２は、フィードバック信号ＦＤをカウントし、カウント値ＰＦＤＣ１として加算器２５に出力する。加算器２５は、カウント値ＰＦＤＣ１およびＰＦＤＣ２の値の和をとり、デジタル信号ＰＦＤＣを位相誤差演算回路２６に出力する。ＴＤＣ回路２３は、出力クロック信号ＦＯＵＴの１クロック以内の位相差（小数点以下の値）を示すデジタル信号ＰＴＤＣと、位相差の正負を示す極性信号ＰＴＤＣ＿ＳＩＧＮとを位相誤差演算回路２６に出力する。

位相誤差演算回路２６は、デジタル信号ＰＦＲＣ、ＰＦＤＣ、ＰＴＤＣに基づいて、リファレンスクロック信号ＦＲＥＦと、フィードバック信号ＦＤとの位相誤差を算出する。デジタル信号ＰＦＲＣによって示される値をＰｆｒｃ、デジタル信号ＰＦＤＣによって示される値をＰｆｄｃ、デジタル信号ＰＴＤＣによって示される値をＰｔｄｃとすると、位相誤差は、Ｐｆｒｃ−（Ｐｆｄｃ＋Ｐｔｄｃ）と表すことができる。位相誤差演算回路２６は、算出結果及び極性信号ＰＴＤＣ＿ＳＩＧＮに基づいて、リファレンスクロック信号ＦＲＥＦとフィードバック信号ＦＤとの位相誤差を示すデジタル信号ＰＥＲＲをデジタルフィルタ２７に出力する。デジタルフィルタ２７は、デジタル信号ＰＥＲＲを平滑化し、ＤＣＯ制御コードＤＣＯＮをＤＣＯ回路２８に出力する。デジタル制御発振器であるＤＣＯ回路２８は、ＤＣＯ制御コードＤＣＯＮによって示される値に相当する周波数の出力クロック信号ＦＯＵＴを出力する。ＡＤＰＬＬ回路９０１は、位相誤差が０すなわち（｜Ｐｆｒｃ−（Ｐｆｄｃ＋Ｐｔｄｃ）｜）の値が０となるように動作し、位相誤差が０になった時点でロック状態となる。

ＤＣＯ回路２８は、例えば、図２に示されるように、電流出力型ＤＡ変換器（ＤＡＣ）１０と、電流制御発振器（ＣＣＯ）１１とを備える。ＤＡ変換器１０は、ＤＣＯ制御コードＤＣＯＮによって示される値に相当する制御電流ＩＤＡＣを電流制御発振器１１に出力する。電流制御発振器１１は、制御電流ＩＤＡＣに相当する周波数の出力クロック信号ＦＯＵＴを出力する。

このように構成されるデジタル制御発振器２８の特性について説明する。
図３Ａに、ＤＡ変換器１０におけるＤＣＯ制御コードＤＣＯＮに対する制御電流ＩＤＡＣの特性が示される。ＤＡ変換器１０は、ＤＣＯ制御コードＤＣＯＮに比例する制御電流ＩＤＡＣを出力する。制御電流ＩＤＡＣは、特性ｙ１０１に示されるように、ＤＣＯ制御コードＤＣＯＮの値が０のときに電流値ＩＲＥＦ２を示し、ＤＣＯ制御コードＤＣＯＮの値が最大値（ＤＣＯＮｍａｘ）のときに電流値（ＩＲＥＦ１＋ＩＲＥＦ２）を示す。

図３Ｂは、電流制御発振器１１における制御電流ＩＤＡＣに対する出力クロック信号ＦＯＵＴの周波数の特性を示す。電流制御発振器１１は、入力される制御電流ＩＤＡＣの増加に伴って高い周波数の出力クロック信号ＦＯＵＴを出力する。ここでは、制御電流ＩＤＡＣの電流値は、ＩＲＥＦ２〜（ＩＲＥＦ１＋ＩＲＥＦ２）の範囲である。制御電流ＩＤＡＣが電流値ＩＲＥＦ２のときに、出力クロック信号ＦＯＵＴの周波数はｆｍｉｎとなり、電流値（ＩＲＥＦ１＋ＩＲＥＦ２）のときに、出力クロック信号ＦＯＵＴの周波数はｆｍａｘとなる。

図３Ｃは、入力されるＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数の特性を示す。図３Ａに示されるＤＡ変換器１０の特性ｙ１０１と、図３Ｂに示される電流制御発振器１１の特性ｙ１１１とを組み合わせると、図３Ｃに示されるように、ＤＣＯ回路２８の特性ｙ１２１が得られる。すなわち、ＤＣＯ回路２８は、ＤＣＯ制御コードＤＣＯＮによって示される値に比例する周波数のクロック信号ＦＯＵＴを出力する。ＤＣＯ制御コードＤＣＯＮの値が０の場合は、出力クロック信号ＦＯＵＴの周波数はｆｍｉｎとなり、ＤＣＯ制御コードＤＣＯＮの値が最大値（ＤＣＯＮｍａｘ）の場合は、出力クロック信号ＦＯＵＴの周波数はｆｍａｘとなる。

このように、デジタル制御発振器２８では、デジタル制御信号ＤＣＯＮとＤＡ変換された電流値とが一対一の対応となり、トランジスタのゲート幅Ｗ、ゲート長Ｌやしきい値電圧Ｖｔｈ等の製造上のばらつきによって、電流制御発振器１１を構成する素子の駆動能力がばらつき、電流制御発振器１１の周波数特性がばらつく。したがって、ＤＣＯ回路２８の周波数特性がばらつき、追従可能な周波数レンジが狭くなる。

図４Ａ〜図４Ｃは、デジタル制御発振器２８における製造ばらつきに起因する周波数特性ばらつきを説明する図である。図４Ａは、ＤＡ変換器１０におけるＤＣＯ制御コードＤＣＯＮに対する制御電流ＩＤＡＣの特性を示し、図４Ｂは、電流制御発振器１１における制御電流ＩＤＡＣに対する出力クロック信号ＦＯＵＴの周波数の特性を示し、図４Ｃは、ＤＣＯ回路２８におけるＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数の特性を示す。

図４Ａに示されるように、ＤＡ変換器１０は、ＤＣＯ制御コードＤＣＯＮに対する制御電流ＩＤＡＣの特性にばらつきはほとんどない。ＤＡ変換器１０が出力する制御電流ＩＤＡＣは、ＤＣＯ制御コードＤＣＯＮの値が０を示すとき、電流値ＩＲＥＦ２となり、ＤＣＯ制御コードＤＣＯＮが最大値を示すとき、電流値（ＩＲＥＦ１＋ＩＲＥＦ２）となる。

図４Ｂに示されるように、電流制御発振器１１は、製造上のばらつき（トランジスタのゲート幅Ｗ、ゲート長Ｌやしきい値電圧Ｖｔｈ等のばらつき）によって、電流制御発振器１１の遅延素子の駆動能力がばらつく。そのため、制御電流ＩＤＡＣに対する出力クロックＦＯＵＴの周波数特性は、特性ｙ２１１、特性ｙ２１２に示されるようにばらつく。ＤＡ変換器１０から出力される制御電流ＩＤＡＣの電流量がＩＲＥＦ２のとき、出力クロック信号ＦＯＵＴの周波数は、周波数特性の傾き（ゲイン）が高い特性ｙ２１１の場合にｆｍｉｎ１となり、周波数特性の傾き（ゲイン）が低い特性ｙ２１２の場合にｆｍｉｎ２となる。また、ＤＡ変換器１０から出力される制御電流ＩＤＡＣの電流量が（ＩＲＥＦ１＋ＩＲＥＦ２）のとき、出力クロック信号ＦＯＵＴの周波数は、周波数特性の傾き（ゲイン）が高い特性ｙ２１１の場合にｆｍａｘ１となり、周波数特性の傾き（ゲイン）が低い特性ｙ２１２の場合にｆｍａｘ２となる。

図４Ａに示されるＤＡ変換器１０の特性と、図４Ｂに示される電流制御発振器１１の特性とを組み合わせると、図４Ｃに示されるような特性となる。製造ばらつきの影響によって、ＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数特性が、特性ｙ２２１、特性ｙ２２２に示されるようにばらつく。ＤＣＯ制御コードＤＣＯＮの値が０のとき、出力クロックの周波数は、周波数特性の傾き（ゲイン）が高い特性ｙ２２１の場合にｆｍｉｎ１となり、周波数特性の傾き（ゲイン）が低い特性ｙ２２２の場合にｆｍｉｎ２となる。また、ＤＣＯ制御コードＤＣＯＮの値が最大値（ＤＣＯＮｍａｘ）のとき、出力クロック信号ＦＯＵＴの周波数は、周波数特性の傾き（ゲイン）が高い特性ｙ２２１の場合にｆｍａｘ１となり、周波数特性の傾き（ゲイン）が低い特性ｙ２２２の場合にｆｍａｘ２となる。

ＤＣＯ回路２８は、電流制御発振器１１の製造ばらつきによる特性変動を考慮すると、動作保証可能な周波数範囲は、特性ｙ２２１と特性ｙ２２２の両方で動作可能であるｆｍｉｎ１〜ｆｍａｘ２の範囲となり、周波数範囲を広く取ることができない。

特開２０１０−２７３１８５号公報

本発明の目的は、追従可能な周波数レンジを拡大できるデジタルＰＬＬ回路およびデジタルＰＬＬ回路を搭載する半導体集積回路装置を提供することである。

以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の観点では、デジタルＰＬＬ回路（１０１、２０１、３０１、４０１）は、第１カウンタ（２１）と、第２カウンタ（２２）と、位相検出器（２３）と、位相誤差演算回路（２６）と、デジタルフィルタ回路（１０７、２７）と、デジタル制御発振器（１０８、２０８、３０８、４０８）と、キャリブレーション制御回路（１１２）とを具備する。第１カウンタ（２１）は、第１クロック信号（ＦＲＥＦ）をカウントして第１カウント値を出力する。第２カウンタ（２２）は、指定される分周比で第２クロック信号（ＦＯＵＴ）を分周して生成される第３クロック信号（ＦＤ）をカウントして第２カウント値を出力する。位相検出器（２３）は、第１クロック信号（ＦＲＥＦ）と、第３クロック信号（ＦＤ）との位相差をデジタル値で示す出力値を出力する。位相誤差演算回路（２６）は、第１カウント値と、第２カウンタ値と、出力値とに基づいて、位相誤差（ＰＥＲＲ）を演算して出力する。デジタルフィルタ回路（１０７、２７）は、位相誤差を平滑化して発振周波数を示すコード（ＤＣＯＮ）を出力する。デジタル制御発振器（１０８，２０８、３０８、４０８）は、コードに応答して第２クロック信号（ＦＯＵＴ）を出力する。キャリブレーション制御回路（１１２）は、分周比と、第２クロック信号（ＦＯＵＴ）と第１クロック信号（ＦＲＥＦ）との比較結果とに基づいてデジタル制御発振器の発振周波数を調整する。

また、半導体集積回路装置は、上述のデジタルＰＬＬ回路を具備する。また、半導体集積回路装置は、分周比を設定する逓倍率設定信号（ＤＦ）を分周回路（２４）とキャリブレーション制御回路（１１２）とに供給する制御回路（ＭＣＵ）をさらに具備してもよい。さらに、制御回路（３２）は、周波数レンジ設定信号（ＦＶＶ）をデジタルフィルタ回路（２７）に供給し、デジタルフィルタ回路（２７）は、キャリブレーションを行うときに、周波数レンジ設定信号（ＦＶＶ）によって示される値をデジタル制御発振器（１０８、２０８）に供給してもよい。

本発明の他の観点では、デジタルＰＬＬ回路の調整方法は、第１クロック信号（ＦＲＥＦ）をカウントして第１カウント値を出力するステップと、指定される分周比で第２クロック信号（ＦＯＵＴ）を分周して生成される第３クロック信号（ＦＤ）をカウントして第２カウント値を出力するステップと、第１クロック信号（ＦＲＥＦ）と、第３クロック信号（ＦＤ）との位相差を検出しデジタル値で示す出力値を出力するステップと、第１カウント値と第２カウント値と出力値とに基づいて、位相誤差（ＰＥＲＲ）を演算して出力するステップと、位相誤差を平滑化して発振周波数を示すコード（ＤＣＯＮ）を出力するステップと、コードに応答して第２クロック信号（ＦＯＵＴ）をデジタル制御発振器から出力するステップと、分周比と、第２クロック信号（ＦＯＵＴ）と第１クロック信号（ＦＲＥＦ）との比較結果とに基づいて、デジタル制御発振器の発振周波数を調整するステップとを具備する。

本発明によれば、追従可能な周波数レンジを拡大できるデジタルＰＬＬ回路およびデジタルＰＬＬ回路を搭載する半導体集積回路装置を提供することができる。

図１は、特開２０１０−２７３１８５号公報に記載されるＡＤＰＬＬ回路の構成を示すブロック構成図である。 図２は、デジタル制御発振器ＤＣＯの構成を示すブロック図である。 図３Ａは、ＤＡ変換器におけるＤＣＯ制御コードＤＣＯＮに対する制御電流ＩＤＡＣの特性を示す図である。 図３Ｂは、電流制御発振器における制御電流ＩＤＡＣに対する出力クロック信号ＦＯＵＴの周波数の特性を示す図である。 図３Ｃは、ＤＣＯおけるＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数の特性を示す図である。 図４Ａは、ＤＡ変換器におけるＤＣＯ制御コードＤＣＯＮに対する制御電流ＩＤＡＣの特性を示す図である。 図４Ｂは、電流制御発振器における制御電流ＩＤＡＣに対する出力クロック信号ＦＯＵＴの周波数の特性を示す図である。 図４Ｃは、ＤＣＯ回路におけるＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数の特性を示す図である。 図５は、本発明の実施の形態に係るＡＤＰＬＬ回路を搭載する半導体装置の構成を示すブロック図である。 図６は、本発明の第１の実施の形態に係るＡＤＰＬＬ回路の構成を示すブロック図である。 図７は、本発明の第１の実施の形態に係るＤＡ変換器の構成を示す図である。 図８は、上記ＤＡ変換器に含まれる可変電流源の構成を示す図である。 図９は、本発明の第１の実施の形態に係る電流制御発振器の構成を示すブロック図である。 図１０は、本発明の第１の実施の形態に係るキャリブレーション制御回路１１２の構成を示すブロック図である。 図１１は、本発明の第１の実施の形態に係るキャリブレーション動作を説明するフロー図である。 図１２Ａは、ＤＡ変換器におけるＤＣＯ制御コードＤＣＯＮに対する制御電流ＩＤＡＣの特性を示す図である。 図１２Ｂは、電流制御発振器における制御電流ＩＤＡＣに対する出力クロック信号ＦＯＵＴの周波数の特性を示す図である。 図１２Ｃは、ＤＣＯ回路におけるＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数の特性を示す図である（特性ｙ１２）。 図１２Ｄは、ＤＣＯ回路におけるＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数の特性を示す図である（特性ｙ１１）。 図１３Ａは、ＤＣＯ制御コードＤＣＯＮが４’ｂ１０００に固定された場合のＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数の特性を示す図である。 図１３Ｂは、ＤＣＯ制御コードＤＣＯＮが周波数レンジ設定信号ＦＶＶによって設定される場合のＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数の特性を示す図である。 図１３Ｃは、ＤＣＯ回路におけるＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数の特性を示す図である。 図１３Ｄは、ＤＣＯ回路におけるＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数の特性を示す図である。 図１４は、本発明の第２の実施の形態に係るＡＤＰＬＬ回路の構成を示すブロック図である。 図１５は、本発明の第２の実施の形態に係るＤＡ変換器の構成を示す図である。 図１６は、ＤＣＯ回路にＶＣＯを用いたＡＤＰＬＬ回路の構成を示すブロック図である。 図１７は、ＤＣＯ回路にＬＣ発振器を用いたＡＤＰＬＬ回路の構成を示すブロック図である。

図面を参照して、本発明の実施の形態を説明する。

図５は、本発明の実施の形態に係るＡＤＰＬＬ回路を搭載する半導体装置の構成を示すブロック図である。半導体装置３０は、制御回路であるマイクロコントローラユニット（ＭＣＵ）３２と、完全デジタル制御ＰＬＬ（ＡＤＰＬＬ）回路３４と、論理回路３６とを備える。マイクロコントローラユニット３２は、図示されないメモリに格納されるプログラムを実行して、ＡＤＰＬＬ回路３４、論理回路３６を制御し、所定の動作をさせる。ＡＤＰＬＬ回路３４は、入力されるリファレンスクロック信号ＦＲＥＦに同期するクロック信号ＦＯＵＴを出力する。このとき、マイクロコントローラ３２は、逓倍率設定信号ＤＦ、周波数レンジ設定信号ＦＶＶをＡＤＰＬＬ回路３４に供給して発振周波数を設定し、キャリブレーション制御信号ＣＡＬＥＮによってＡＤＰＬＬ回路３４にキャリブレーションを指示する。論理回路３６は、ＡＤＰＬＬ回路３４から出力されるクロック信号ＦＯＵＴに基づいて、外部と同期を保持して動作することができる。

図６は、本発明の第１の実施の形態に係る完全デジタル制御ＰＬＬ（ＡＤＰＬＬ）回路１０１の構成を示すブロック図である。ＡＤＰＬＬ回路１０１は、図５に示されるＡＤＰＬＬ回路３４の一構成例である。ＡＤＰＬＬ回路１０１は、カウンタ２１、２２と、ＴＤＣ（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）回路２３と、分周回路２４と、加算器２５と、位相誤差演算回路２６と、デジタルフィルタ１０７と、ＤＣＯ（Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）回路１０８と、キャリブレーション制御回路１１２とを具備する。

カウンタ２１は、リファレンスクロック信号ＦＲＥＦを入力して、周波数を示す値として逓倍率設定信号ＤＦに設定される分周比をカウントし、ＦＲＥＦカウント値ＰＦＲＣを位相誤差演算回路２６に出力する。分周回路２４は、逓倍率設定信号ＤＦに設定される分周比Ｎ（発振周波数はＮ逓倍される）に基づいて、出力クロック信号ＦＯＵＴを分周してフィードバック信号ＦＤを生成し、カウンタ２２およびＴＤＣ回路２３に供給する。また、分周回路２４は、分周における位相成分、すなわち、Ｎカウント以内のカウント値（Ｎ分周の端数値）ＰＦＤＣ２を加算器２５に出力する。

カウンタ２２は、フィードバック信号ＦＤを入力してカウントし、カウント値ＰＦＤＣ１を加算器２５に出力する。加算器２５は、カウント値ＰＦＤＣ１とカウント値ＰＦＤＣ２とを加算してＦＤカウント値ＰＦＤＣを生成し、位相誤差演算回路２６に出力する。ＴＤＣ回路２３は、リファレンスクロック信号ＦＲＥＦと、フィードバック信号ＦＤと、出力クロック信号ＦＯＵＴとを入力し、出力クロック信号ＦＯＵＴの１クロック以内の位相差（小数点以下の値）、すなわち、出力クロック信号ＦＯＵＴの１クロック以内のリファレンスクロック信号ＦＲＥＦのエッジとフィードバック信号ＦＤのエッジとの時間差ＰＴＤＣをデジタル値で求め、どちらが先行しているかを示す極性信号ＰＴＤＣ＿ＳＩＧＮとともに位相誤差演算回路２６に出力する。時間差ＰＴＤＣは、出力クロック信号ＦＯＵＴの１クロック以内（小数点以下）の時間差を示す。

位相誤差演算回路２６は、ＦＲＥＦカウント値ＰＦＲＣと、ＦＤカウント値ＰＦＤＣと、時間差ＰＴＤＣと、極性信号ＰＴＤＣ＿ＳＩＧＮとに基づいて、リファレンスクロック信号ＦＲＥＦと、フィードバック信号ＦＤとの位相差を算出する。位相差ＰＥＲＲは、
ＰＥＲＲ＝ＰＴＤＣ＿ＳＩＧＮ×（｜ＰＦＲＣ−（ＰＦＤＣ＋ＰＴＤＣ）｜）
と表すことができる。位相誤差演算回路２６は、算出された位相差ＰＥＲＲをデジタルフィルタ１０７に出力する。デジタルフィルタ１０７は、位相差ＰＥＲＲを平滑化してＤＣＯ制御コードＤＣＯＮを生成し、ＤＣＯ回路１０８に出力する。また、デジタルフィルタ１０７は、周波数レンジ設定信号ＦＶＶの値と、ＤＣＯ制御コードＤＣＯＮの値とを関連付けて保持する変換テーブルを備える。デジタルフィルタ１０７は、キャリブレーション制御回路１１２から調整設定信号ＣＳによってキャリブレーション開始の通知を受けると、周波数レンジ設定信号ＦＶＶに設定される値に基づいて、変換テーブルを参照してＤＣＯ制御コードＤＣＯＮを決定してＤＣＯ回路１０８に出力する。

デジタル制御発振器であるＤＣＯ回路１０８は、電流出力型ＤＡ変換器（ＤＡＣ）１１０と、電流制御発振器（ＣＣＯ）１１とを備える。ＤＡ変換器１１０は、ＤＣＯ制御コードＤＣＯＮの値に相当する制御電流ＩＤＡＣを電流制御発振器１１に出力する。電流制御発振器１１は、制御電流ＩＤＡＣに相当する周波数の出力クロック信号ＦＯＵＴを生成して出力する。

キャリブレーション制御回路１１２は、キャリブレーション制御信号ＣＡＬＥＮに応答して、ＤＣＯ回路１０８の周波数特性を調整する。キャリブレーション制御回路１１２は、リファレンスクロック信号ＦＲＥＦ、逓倍率設定信号ＤＦ、出力クロック信号ＦＯＵＴに基づいて、調整値ＣＡＬをＤＣＯ回路１０８に出力する。

ＤＣＯ回路１０８のＤＡ変換器１１０は、図７に示されるように、調整値ＣＡＬに基づいて電流値を調整する可変電流源１３０と、ＮチャネルＭＯＳトランジスタＭ３１〜Ｍ３３、Ｍ８１〜Ｍ８２と、ＰチャネルＭＯＳトランジスタＭ４０〜Ｍ４４、Ｍ５０〜Ｍ５４、Ｍ６０〜Ｍ６１とを備える。可変電流源１３０とトランジスタＭ３１とは、電源電圧ＶＤＤと電源電圧ＶＳＳとの間に直列に接続される。トランジスタＭ３１のドレインとゲートとは接続され、さらにトランジスタＭ３２、Ｍ３３のゲートに接続される。可変電流源１３０は、トランジスタＭ３１に電流ＩＲＥＦ０を供給する。トランジスタＭ３１と、トランジスタＭ３２、Ｍ３３とは、カレントミラー回路を形成する。そのため、トランジスタＭ３２は、トランジスタＭ３１とのサイズ比によって定まる電流ＩＲＥＦ１を流すように動作し、トランジスタＭ３３は、トランジスタＭ３１とのサイズ比によって定まる電流ＩＲＥＦ２を流すように動作する。

トランジスタＭ４０、Ｍ５０、Ｍ３２は、電源電圧ＶＤＤと電源電圧ＶＳＳとの間に直列に接続される。トランジスタＭ５０のゲートは、電源電圧ＶＳＳに接続される。トランジスタＭ４０のゲートは、トランジスタＭ５０のドレインとトランジスタＭ３２のドレインとの接続ノードに接続され、さらに、トランジスタＭ４１〜Ｍ４４のゲートに接続される。トランジスタＭ４１とＭ５１、Ｍ４２とＭ５２、Ｍ４３とＭ５３、Ｍ４４とＭ５４は、それぞれ直列に電源電圧ＶＤＤとノードＮ１２との間に接続される。トランジスタＭ５１〜Ｍ５４のゲートは、それぞれＤＣＯ制御コードＤＣＯＮの各ビットに接続される。ここでは、ＤＣＯ制御コードＤＣＯＮは４ビット構成であるとしているが、４ビットに限定されない。

トランジスタＭ３２は、トランジスタＭ４０、Ｍ５０に電流ＩＲＥＦ２を供給する。トランジスタＭ４０と、トランジスタＭ４１〜Ｍ４４とは、それぞれカレントミラー回路を形成する。したがって、トランジスタＭ４１〜Ｍ４４は、トランジスタＭ４０とのサイズ比によって定まる電流を流すように動作する。トランジスタＭ５１〜Ｍ５４は、ＤＣＯ制御コードＤＣＯＮに基づいて、トランジスタＭ４１〜Ｍ４４に電流を流すか否かを制御するスイッチとして機能する。したがって、ＤＣＯ制御コードＤＣＯＮに基づいてオン状態になるトランジスタＭ５１〜Ｍ５４に接続されるトランジスタＭ４１〜Ｍ４４を流れる電流の和が電流ＩＤＡＣ０としてノードＮ１２へ流れる。

トランジスタＭ４１〜Ｍ４４のサイズ比は、ＤＣＯ制御コードＤＣＯＮをＤＡ変換するように重み付けて設定されることが好ましく、例えば、トランジスタＭ４１は、最下位ビットに対応して変換し、トランジスタＭ４２は、２ビット目に対応して変換し、トランジスタＭ４４は最上位ビットに対応して変換するように、サイズ比が設定される。ビット位置ｍ（１、２、…、Ｎ）に対応してトランジスタＭ４ｍのサイズ比をＭ×２^ｍ−１とし、トランジスタＭ４０のサイズ比を２^Ｎ−１とすると、トランジスタＭ５１〜Ｍ５４全てがオフの時には電流ＩＤＡＣ０＝０、トランジスタＭ５１〜Ｍ５４全てがオンの時には電流ＩＤＡＣ０＝Ｍ×ＩＲＥＦ１となる。すなわち、Ｍ＝１とすると、電流ＩＤＡＣ０の電流値は、ＤＣＯ制御コードＤＣＯＮに対応して、０〜ＩＲＥＦ１の範囲となる。なお、トランジスタＭ５０は、スイッチとして機能するトランジスタＭ５１〜Ｍ５４により生じるバイアス状態をトランジスタＭ４０の経路において補償するために設けられている。原理的にはトランジスタＭ５０を省略してもＤＡ変換器１１０は動作可能である。

トランジスタＭ６０と、トランジスタＭ３３とは、電源電圧ＶＤＤと電源電圧ＶＳＳとの間に直列に接続される。トランジスタＭ６０のゲートは、トランジスタＭ６０のドレインとトランジスタＭ３３のドレインとの接続ノードに接続され、さらに、トランジスタＭ６１のゲートに接続される。トランジスタＭ６１と、トランジスタＭ８１とは、電源電圧ＶＤＤと電源電圧ＶＳＳとの間に直列に接続される。トランジスタＭ６１のドレインと、トランジスタＭ８１のドレインとの接続ノードＮ１２には、トランジスタＭ５１〜Ｍ５４のドレインが接続される。トランジスタＭ８１のゲートは、トランジスタＭ８１のドレインに接続されるとともに、トランジスタＭ８２のゲートに接続される。トランジスタＭ８２は、電流制御発振器１１と電源電圧ＶＳＳとの間に接続され、電流制御発振器１１に制御電流ＩＤＡＣを供給する。

トランジスタＭ３１とカレントミラー回路を形成するトランジスタＭ３３は、トランジスタのサイズ比によって定まり電流ＩＲＥＦ０に対応する電流ＩＲＥＦ２をトランジスタＭ６０に供給する。トランジスタＭ６０、Ｍ６１は、カレントミラー回路を形成し、トランジスタＭ６１は、トランジスタのサイズ比によって定まり電流ＩＲＥＦ２に対応する電流ＩＯＦＳをトランジスタＭ８１に供給ように動作する。したがって、トランジスタＭ８１には、電流ＩＤＡＣ０と電流ＩＯＦＳとを加算した電流が流れ、トランジスタＭ８１とカレントミラー回路を形成するトランジスタＭ８２には、電流（ＩＤＡＣ０＋ＩＯＦＳ）に相当するサイズ比によって定まる制御電流ＩＤＡＣが流れる。ここでは、トランジスタＭ６０、Ｍ６１は、同じサイズのトランジスタとする。このとき、電流ＩＯＦＳは、電流ＩＲＥＦ２と等しくなる。また、トランジスタＭ８１、Ｍ８２は、同じサイズのトランジスタとする。このとき、制御電流ＩＤＡＣの電流値は、ＩＲＥＦ２〜（ＩＲＥＦ１＋ＩＲＥＦ２）の範囲になる。

可変電流源１３０は、図８に示されるように、ＰチャネルＭＯＳトランジスタＭ１０〜Ｍ１４、Ｍ２０〜Ｍ２４と、定電流源ＩＳ０とを備える。トランジスタＭ１０と、トランジスタＭ２０と、定電流源ＩＳ０とは、電源電圧ＶＤＤと電源電圧ＶＳＳとの間に直列に接続される。トランジスタＭ１０のゲートは、トランジスタＭ２０のドレインと定電流源ＩＳ０との接続ノードに接続され、さらに、トランジスタＭ１１〜Ｍ１４のゲートに接続される。トランジスタＭ２０のゲートは、電源電圧ＶＳＳに接続される。定電流源ＩＳ０は、トランジスタＭ１０、Ｍ２０に電流ＩＲＥＦを供給する。トランジスタＭ１１とＭ２１、トランジスタＭ１２とＭ２２、トランジスタＭ１３とＭ２３、トランジスタＭ１４とＭ２４は、それぞれ電源電圧ＶＤＤとノードＮ１１との間に直列に接続される。トランジスタＭ２１〜Ｍ２３のゲートは、それぞれキャリブレーション制御回路１１２から供給される調整値ＣＡＬの各ビットに接続される。ここでは、調整値ＣＡＬは３ビットとするが、調整間隔を細かく刻む場合は、ビット数を増加することが好ましい。トランジスタＭ２４のゲートは、電源電圧ＶＳＳに接続される。

トランジスタＭ１０と、トランジスタＭ１１〜Ｍ１４とは、カレントミラー回路を形成し、トランジスタＭ１１〜Ｍ１４は、トランジスタＭ１０に流れる電流ＩＲＥＦに相当し、トランジスタのサイズ比によって定まる電流が流れるように動作する。トランジスタＭ２１〜Ｍ２３は、トランジスタＭ１１〜Ｍ１３に電流を流すか否かを制御するスイッチとして機能する。トランジスタＭ２４のゲートは電源電圧ＶＳＳに接続されているため、トランジスタＭ１４に流れる電流は、遮断されることはない。なお、トランジスタＭ２０は、スイッチとして機能するトランジスタＭ２１〜２３、および、常時オン状態のトランジスタＭ２４に生じるバイアス状態をトランジスタＭ１０の経路において補償するように設けられる。原理的にはトランジスタＭ２０を省略しても可変電流源１３０は動作可能である。

定電流源ＩＳ０は、トランジスタＭ１０に電流ＩＲＥＦを供給する。トランジスタＭ１０とカレントミラー回路を形成するトランジスタＭ１１〜Ｍ１４は、トランジスタＭ１０とそれぞれとのサイズ比によって定まる電流が流れるように動作する。トランジスタＭ２１〜Ｍ２３は、キャリブレーション制御回路１１２から出力される調整値ＣＡＬの対応するビットの値に基づいてオン／オフが制御される。オン状態になっているトランジスタの経路の電流と、トランジスタＭ１４に流れる電流との和の電流ＩＲＥＦ０がノードＮ１１を流れる。これが、可変電流源１３０から出力される電流ＩＲＥＦ０としてＤＡ変換器１１０の本体へ供給される。すなわち、電流ＩＲＥＦ０の電流値は、調整値ＣＡＬを設定することにより調整することができる。

ＤＡ変換器１１０は、サイズ比によって重み付けされたトランジスタにより電流ＩＤＡＣ０を生成するが、その他の構成によって電流ＩＤＡＣ０を生成してもよい。例えば、同じサイズのトランジスタを複数設けてもよい。その場合、ＤＣＯ制御コードＤＣＯＮを各トランジスタに対応するサーモメータコードにデコードし、このサーモメータコードに応じて、各トランジスタの電流を積み上げてもよい。さらに、重み付けの構成とサーモメータコードの構成とを組み合わせてもよい。

図９は、電流制御発振器１１の構成を示すブロック図である。電流制御発振器１１は、ＰチャネルＭＯＳトランジスタＭ９１、Ｍ９２と、インバータ８１〜８４とを備える。トランジスタＭ９１とトランジスタＭ９２とはカレントミラー回路を形成する。ソースが電源電圧ＶＤＤに接続されるトランジスタＭ９１のゲートは、トランジスタＭ９１のドレインに接続されるとともに、トランジスタＭ９２のゲートに接続される。トランジスタＭ９１のドレインは、ＤＡ変換器１１０に接続され、制御電流ＩＤＡＣを流す。トランジスタＭ９２のソースは、電源電圧ＶＤＤに接続される。トランジスタＭ９２のドレインはインバータ８１〜８３の電源電圧ＶＰＰに接続され、電流ＩＶＰＰを供給する。電源電圧ＶＰＰと電源電圧ＶＳＳとを供給されるインバータ８１、８２、８３は、リング状に接続されてリング発振器を形成する。インバータ８４は、インバータ８３の出力を波形整形し、発振出力信号ＦＯＵＴを出力する。リング発振器を形成するインバータ８１〜８３に供給される電流がトランジスタＭ９２により制限されるため、発振周波数が変化する。すなわち、ＤＡ変換器１１０から供給される制御電流ＩＤＡＣに基づいて、電流制御発振器１１の発振周波数が制御可能である。

キャリブレーション制御回路１１２は、図１０に示されるように、タイマ４１、カウンタ４２、演算回路４３、比較回路４５、シフトレジスタ４７を備える。
タイマ４１は、キャリブレーション制御信号ＣＡＬＥＮが活性化すると、リファレンスクロック信号ＦＲＥＦのクロック数をカウントして所定の測定時間を設定し、カウンタ４２に通知する。カウンタ４２は、タイマ４１により設定された所定の測定時間の間、出力クロックＦＯＵＴのクロック数をカウントし、カウント数を比較回路４５に供給する。演算回路４３は、逓倍率設定信号ＤＦに基づいて、分周比を算出し、比較回路４５に供給する。逓倍率設定信号ＤＦによって示される値が分周率（逓倍率）を直接的に示す場合には、その値を比較回路４５に供給してもよい。比較回路４５は、カウントした出力クロックＦＯＵＴのカウント数と逓倍率設定信号ＤＦから算出された分周比を比較し、比較結果をシフトレジスタに出力する。シフトレジスタ４７は、比較回路４５から出力される比較結果に基づいて、調整値ＣＡＬをシフトして出力する。

図１１を参照して、本実施の形態に係るキャリブレーション動作を説明する。
ＡＤＰＬＬ回路１０１は、動作開始時（スタンバイ解除時）に製造ばらつき等によるＤＣＯ回路１０８の周波数特性の変動を補償するためにキャリブレーションを実施する。ここでは、製造に起因してばらつく特性は、電流制御発振器１１の部分に主要因があるものとする。この電流制御発振器１１の特性ばらつきをキャンセルするように、制御電流ＩＤＡＣが調整値ＣＡＬにより調整される。例えば、可変電流源１３０の定電流源ＩＳ０の出力電流ＩＲＥＦが常に一定であり、ＤＡ変換器１１０の出力である制御電流ＩＤＡＣも一定であるとする。電流制御発振器１１の入力電流（ＩＤＡＣ）に対する出力周波数（ＦＯＵＴ）の特性が、製造ばらつきにより１０％ばらつくとすると、ＤＣＯ回路１０８の特性は１０％ばらつくことになる。このばらつきをキャンセルするため、ＤＡ変換器１１０の出力である制御電流ＩＤＡＣを調整し、ＤＣＯ回路１０８全体で特性のばらつきを抑制し、ＤＣＯ制御コードＤＣＯＮに対応する出力クロック信号ＦＯＵＴの周波数を一定化する。

キャリブレーション制御信号ＣＡＬＥＮが活性化すると、キャリブレーション動作が開始される。キャリブレーション制御回路１１２は、調整設定信号ＣＳを活性化して、デジタルフィルタ１０７の出力であるＤＣＯ制御コードＤＣＯＮを固定化する（ステップＳ１２）。このとき、固定化するＤＣＯ制御コードＤＣＯＮの値は、周波数レンジ設定信号ＦＶＶに基づいて設定される。

キャリブレーション制御回路１１２は、調整値ＣＡＬに初期値を設定する（ステップＳ１４）。本実施の形態では、キャリブレーションは、ターゲットより十分低い周波数すなわち制御電流ＩＤＡＣが少ない電流の状態から始め、徐々に周波数を上げながら（電流を増加しながら）ターゲットに近づける。ここでは、初期値は、３’ｂ１１１（以降ａ桁の２進数“ＢＢＢ”をａ’ｂＢＢＢの形式で示す）とし、ＤＡ変換器１１０に出力される。このとき、ＤＡ変換器１１０では可変電流源１３０のトランジスタＭ２１〜Ｍ２３はオフ状態になり、トランジスタＭ２４だけがオン状態である。したがって、可変電流源１３０の最小出力電流が電流ＩＲＥＦ０として流れる。ＤＡ変換器１１０の出力である制御電流ＩＤＡＣが小さくなり、ＤＣＯ回路１０８の周波数特性のゲインが低くなる。

キャリブレーション制御回路１１２は、タイマ４１を起動して測定期間を設定し、出力クロック信号ＦＯＵＴのクロック数をカウントする（ステップＳ２２）。すなわち、起動されたタイマ４１は、入力されるリファレンスクロック信号ＦＲＥＦのクロック数に基づいて測定期間を設定する。カウンタ４２は、設定された測定期間に、出力クロック信号ＦＯＵＴのクロック数をカウントする。例えば、リファレンスクロック信号ＦＲＥＦの周波数ＦＲ＝１００ＭＨｚ、所定のクロック数ｙ＝１／２（リファレンスクロック信号ＦＲＥＦが“Ｈ”または“Ｌ”である期間に相当する）とし、逓倍率設定信号ＤＦに設定される値（分周比）Ｎ＝４とすると、ターゲットとなる出力クロック信号ＦＯＵＴの周波数ＦＯ＝４００ＭＨｚ、カウント数ｘ＝２となる。初期状態では、ばらつきによって出力クロック信号ＦＯＵＴの周波数が−１０％である（１０％低い）とすると、ＦＯ＝３６０ＭＨｚとなり、ｘ＝１がカウントされる。

出力クロック信号ＦＯＵＴのクロック数ｘのカウントが終わると、出力クロック信号ＦＯＵＴの周波数、すなわち、電流制御発振器１１の発振周波数が所望の値になっているか判定する（ステップＳ２４）。比較回路４５は、カウンタ４２から出力されるカウント数ｘと、演算回路４３から出力される分周比Ｎとを測定時間で正規化して比較する。すなわち、出力クロック信号ＦＯＵＴのクロック数ｘは測定時間を示すｙで正規化され、ｘ／ｙとＮとが比較される。上記数値例では、
ｘ／ｙ＝１／（１／２）＝２、
Ｎ＝４
となり、（ｘ／ｙ）＜Ｎであることが分かる。したがって、出力クロック信号ＦＯＵＴの周波数が、所望の周波数より低いことが分かる。

発振周波数が所望の周波数より低い場合（ステップＳ２４−ＮＧ）、調整値ＣＡＬを更新する（ステップＳ２６）。ここでは、キャリブレーション制御回路１１２は、シフトレジスタ４７により調整値ＣＡＬを１ビット右シフトする。初期設定値が３’ｂ１１１であるから、シフトした調整値ＣＡＬは３’ｂ０１１となる。この調整値ＣＡＬがＤＡ変換器１１０に供給されると、トランジスタＭ２１がオン状態に変わり、トランジスタＭ１１を流れる電流も電流ＩＲＥＦ０に加わる。電流が増加するため、電流制御発振器１１の発振周波数が上昇する。この状態でステップＳ２２に戻って、出力クロック信号ＦＯＵＴの測定を行う。

電流制御発振器１１の発振周波数が所望の周波数とほぼ等しくなると（ステップＳ２４−ＯＫ）、すなわち、比較回路４５が、（ｘ／ｙ）≧Ｎであると判定すると、調整値ＣＡＬの更新をやめる。キャリブレーション制御回路１１２は、その時の調整値ＣＡＬを保持し（ステップＳ３２）、調整設定信号ＣＳを非活性化してデジタルフィルタ１０７の出力ＤＣＯＮの固定化を解除する（ステップＳ３４）。ＡＤＰＬＬ回路１０１は、キャリブレーション動作を完了し、通常のＰＬＬ動作を開始する。ＤＣＯ回路１０８は、ＤＣＯ制御コードＤＣＯＮの変化に応答して出力クロック信号ＦＯＵＴの周波数を追従させる。そして、ＤＣＯ回路１０８は、リファレンスクロック信号ＦＲＥＦと逓倍率設定信号ＤＦにより決定される目標の出力周波数にロックする。

上記では、逓倍率設定信号ＤＦに設定される値（分周比）Ｎ＝４として説明したが、分周比を大きくすることにより測定精度も向上する。また、測定期間を長くしてもよい。また、低い周波数から徐々に周波数を上昇させてキャリブレーションを行ったが、高い周波数から徐々に下降させてもよいし、中心周波数から高い周波数、低い周波数に移行してもよい。また、調整値ＣＡＬは、サーモメータコードとして例示したが、トランジスタＭ１１〜Ｍ１３のサイズ（Ｗ／Ｌ）を重み付けしてバイナリコードの調整値ＣＡＬとしてもよい。さらに、調整値ＣＡＬは、３ビットで表したが、任意のビット数としてもよい。

次に、図１２を参照して、本実施の形態に係るＡＤＰＬＬ回路１０１のデジタル制御発振器（ＤＣＯ）１０８の特性について説明する。

図１２Ａは、ＤＡ変換器１１０におけるＤＣＯ制御コードＤＣＯＮに対する制御電流ＩＤＡＣの特性を示す。図１２Ｂは、電流制御発振器１１における制御電流ＩＤＡＣに対する出力クロック信号ＦＯＵＴの周波数の特性を示す。図１２Ｃは、ＤＣＯ回路１０８におけるＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数の特性を示す。

図１２Ｂに示されるように、製造ばらつきにより制御電流ＩＤＡＣに対する出力クロックＦＯＵＴの周波数特性が、例えば、特性ｙ１１、特性ｙ１２のようにばらつく。特性ｙ１１のように傾きが大きいときは、ＤＡ変換器１１０の特性は、図１２Ａに示される特性ｙ２のように傾きが小さくなるように、調整値ＣＡＬにより調整される。電流制御発振器１１の特性が特性ｙ１２のように傾きが小さいときは、ＤＡ変換器１１０の特性は、図１２Ａに示される特性ｙ１のように傾きが大きくなるように、調整値ＣＡＬにより調整される。

ＤＡ変換器１１０が出力する制御電流ＩＤＡＣは、ＤＣＯ制御コードＤＣＯＮが０を示すとき、特性ｙ１の場合に電流値ＩＲＥＦ２ａとなり、特性ｙ２の場合に電流値ＩＲＥＦ２ｂとなる。また、ＤＣＯ制御コードＤＣＯＮが最大値を示すとき、制御電流ＩＤＡＣは、特性ｙ１の場合に電流値（ＩＲＥＦ１ａ＋ＩＲＥＦ２ａ）となり、特性ｙ２の場合に電流値（ＩＲＥＦ１ｂ＋ＩＲＥＦ２ｂ）となる。

電流制御発振器１１の特性が特性ｙ１１の場合、ＤＡ変換器１１０の特性は、特性ｙ２のように電流が小さくなるように調整される。そのため、制御電流ＩＤＡＣが最小の電流値ＩＲＥＦ２ｂであれば、出力クロックＦＯＵＴの周波数はｆｍｉｎとなる。制御電流ＩＤＡＣが最大の電流値（ＩＲＥＦ１ｂ＋ＩＲＥＦ２ｂ）であれば、出力クロックＦＯＵＴの周波数はｆｍａｘとなる。また、電流制御発振器１１の特性が特性ｙ１２のとき、ＤＡ変換器１１０の特性は、特性ｙ１のように電流が大きくなるように調整される。そのため、制御電流ＩＤＡＣが最小の電流値ＩＲＥＦ２ａであれば、出力クロックＦＯＵＴの周波数はｆｍｉｎとなる。制御電流ＩＤＡＣが最大の電流値（ＩＲＥＦ１ａ＋ＩＲＥＦ２ａ）であれば、出力クロックＦＯＵＴの周波数はｆｍａｘとなる。

図１２Ａに示されるＤＡ変換器１１０の特性と、図１２Ｂに示される電流制御発振器１１の特性を組み合わせると、図１２Ｃ、図１２Ｄに示されるように、ＤＣＯ回路１０８のＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数の特性が得られる。電流制御発振器１１の特性が特性ｙ１２であるとき、図１２Ｃに示されるように、調整値ＣＡＬが３’ｂ０００に調整され、ＤＣＯ回路１０８の特性は、特性ｙ２２に示されるようになる。電流制御発振器１１の特性が特性ｙ１１であるとき、図１２Ｄに示されるように、調整値ＣＡＬが３’ｂ１１１に調整され、ＤＣＯ回路１０８の特性は、特性ｙ２１に示されるようになる。特性ｙ２２の場合、特性ｙ２１の場合いずれも例えばＤＣＯ制御コードＤＣＯＮ＝４’ｂ１０００のときに出力クロック信号ＦＯＵＴの周波数はｆｃａｌとなることが好ましい。

キャリブレーション制御回路１１２によって調整値ＣＡＬが制御されることにより、ＤＡ変換器１１０におけるＤＣＯ制御コードＤＣＯＮに対する制御電流ＩＤＡＣの特性は、例えば、特性ｙ１、特性ｙ２のように調整され、ＤＣＯ回路１０８のＤＣＯＮ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数特性は、特性ｙ２２（ｙ２１）のように一定の特性となる。ＤＣＯ制御コードＤＣＯＮが最小値０のときに出力クロック信号ＦＯＵＴの周波数はｆｍｉｎ、ＤＣＯ制御コードＤＣＯＮが最大値のときに出力クロック信号ＦＯＵＴの周波数はｆｍａｘとなる。したがって、ＤＣＯ回路１０８の動作保証可能な周波数範囲は、ｆｍｉｎ〜ｆｍａｘの範囲となり、周波数範囲を広く取ることができる。

このように、ＤＡ変換器１１０のＤＣＯ制御コードＤＣＯＮに対する制御電流ＩＤＡＣの特性を切り替えることにより、電流制御発振器１１の制御電流ＩＤＡＣに対する出力クロック信号ＦＯＵＴの周波数の特性がばらついても、ＤＣＯ回路１０８のＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数の特性は、一定の特性になるようにキャリブレーションできる。

次に、周波数レンジ設定信号ＦＶＶを用いるキャリブレーションについて説明する。出力クロック信号ＦＯＵＴの周波数（ＦＯ）は、リファレンスクロック信号ＦＲＥＦの周波数（ＦＲ）と逓倍率設定信号ＤＦに設定される分周比（Ｎ）とによって定まる。すなわち、ＡＤＰＬＬ回路１０１は、ＦＯ＝ＦＲ×Ｎ となるように動作する。周波数レンジ設定信号ＦＶＶには、その出力クロック信号ＦＯＵＴの周波数（ＦＯ）を示す値が設定される。調整設定信号ＣＳによるキャリブレーション開始の通知を受けると、デジタルフィルタ１０７は、周波数レンジ設定信号ＦＶＶの値（周波数ＦＯ）と、ＤＣＯ制御コードＤＣＯＮの値とを関連付けて保持する変換テーブルを参照し、周波数レンジ設定信号ＦＶＶの値に基づいて、キャリブレーションを行う際のＤＣＯ制御コードＤＣＯＮの値を決定して出力する。

図１３Ａは、キャリブレーション時のＤＣＯ制御コードＤＣＯＮの設定値が、例えば、４’ｂ１０００に固定された場合のキャリブレーション終了後のＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数の特性を示す。ＤＣＯ回路１０８の特性のキャリブレーションでは、キャリブレーション用のＤＣＯ制御コードＤＣＯＮが入力される。ＤＣＯ回路１０８が設定される周波数の出力クロック信号ＦＯＵＴを出力するように、ＤＡ変換器１１０の電流ＩＲＥＦ０の電流量が調整値ＣＡＬによって調節される。図１３Ａに示されるように、ＤＣＯ制御コードＤＣＯＮに設定される固定値によって示される出力クロック信号ＦＯＵＴが周波数ｆ２である場合、ＤＡ変換器１１０の電流ＩＲＥＦ０が大きくなるように調整値ＣＡＬを設定する必要がある。そのため、ＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数の特性は、特性ｙ１３２に示されるように、傾き（ゲイン）が大きくなる。また、設定される出力クロック信号ＦＯＵＴの周波数が、周波数ｆ１である場合、キャリブレーションによってＤＡ変換器１１０の電流ＩＲＥＦ０を小さくなるように調整値ＣＡＬを設定する必要がある。そのため、ＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数の特性は、特性ｙ１３１に示されるように、傾き（ゲイン）が小さくなる。

このように、ＤＣＯ回路１０８の特性は、リファレンスクロック信号ＦＲＥＦと逓倍率設定信号ＤＦによって定まる出力クロック信号ＦＯＵＴの周波数によって、ＤＣＯ回路１０８の周波数特性のキャリブレーション実施後の周波数が、特性ｙ１３１、特性ｙ１３２のようにばらつきが生じる。周波数レンジ設定信号ＦＶＶを用いてキャリブレーション時のＤＣＯ制御コードＤＣＯＮが設定される。

図１３Ｂは、キャリブレーション用のＤＣＯ制御コードＤＣＯＮを周波数レンジ設定信号ＦＶＶによって設定される場合のキャリブレーション終了後のＤＣＯ回路１０８におけるＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数の特性を示す。

出力クロック信号ＦＯＵＴの周波数は、動作保証範囲を複数のレンジに分割される。それぞれのレンジにおいて周波数レンジ設定信号ＦＶＶの値と、ＤＣＯ制御コードＤＣＯＮの値とを関連付けて保持する変換テーブルが用意され、出力クロック信号ＦＯＵＴの周波数が設定すべき周波数になるように、周波数レンジ設定信号ＦＶＶが与えられる。設定される出力クロック信号ＦＯＵＴの周波数がｆ２である場合、周波数レンジ設定信号ＦＶＶによってキャリブレーション用のＤＣＯ制御コードＤＣＯＮは、例えば４’ｂ１１００のように大きい値に設定される。出力クロック信号ＦＯＵＴの周波数がｆ１である場合、周波数レンジ設定信号ＦＶＶによってキャリブレーション用のＤＣＯ制御コードＤＣＯＮは、例えば４’ｂ０１００のように小さい値に設定される。これにより、キャリブレーション終了後のＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数の特性は、設定される周波数によらずに、特性ｙ３１に示されるようにキャリブレーションによる傾き（ゲイン）のばらつきを抑制することが可能となる。

図１４に、本発明の第２の実施の形態に係るＡＤＰＬＬ回路２０１の構成が示される。第１の実施の形態に係るＡＤＰＬＬ回路１０１は、キャリブレーション時に、ＤＣＯ周波数制御コードＤＣＯＮを周波数レンジ設定信号ＦＶＶに基づいて設定している。これにより、ＤＣＯ回路１０８の動作周波数によるＤＣＯ回路１０８の特性のばらつきを抑えている。本発明の第２の実施の形態に係るＡＤＰＬＬ回路２０１は、周波数レンジ設定信号ＦＶＶを用いて、ＤＡ変換器２１０が出力する制御電流ＩＤＡＣのオフセット電流成分を調整する。これにより、本発明の実施例１と同様に、キャリブレーションによるＤＣＯ回路１０８の特性のばらつきを抑えることができる。

第２の実施の形態に係るＡＤＰＬＬ回路２０１は、カウンタ２１、２２と、ＴＤＣ回路２３と、分周回路２４と、加算器２５と、位相誤差演算回路２６と、デジタルフィルタ２７と、ＤＣＯ回路２０８と、キャリブレーション制御回路１１２とを具備する。ＡＤＰＬＬ回路２０１では、周波数レンジ設定信号ＦＶＶがデジタルフィルタ１０７ではなく、ＤＣＯ回路２０８に入力されている。したがって、デジタルフィルタ１０７は、周波数レンジ設定信号ＦＶＶが入力されないデジタルフィルタ２７に、ＤＡ変換器１１０は、周波数レンジ設定信号ＦＶＶが入力されるＤＡ変換器２１０に置き換わる。それ以外は、第１の実施の形態に係るＡＤＰＬＬ回路１０１と同じである。ＡＤＰＬＬ回路２０１では、周波数レンジ設定信号ＦＶＶは、ＤＣＯ回路２０８の周波数特性のオフセット調整に用いられる。

図１５は、ＤＣＯ回路２０８のＤＡ変換器２１０の構成を示す回路図である。ＤＡ変換器２１０は、第１の実施の形態において説明されたＤＡ変換器１１０に、周波数レンジ設定信号ＦＶＶの値に応じてオフセット電流ＩＯＦＳ１を生成する回路が追加されている。その他はＤＡ変換器１１０と同じである。

ＤＡ変換器２１０は、可変電流源１３０と、ＮチャネルＭＯＳトランジスタＭ３１〜Ｍ３３、Ｍ８１〜Ｍ８２と、ＰチャネルＭＯＳトランジスタＭ４０〜Ｍ４４、Ｍ５０〜Ｍ５４、Ｍ６０〜Ｍ６４、Ｍ７０〜Ｍ７４とを備える。ＰチャネルＭＯＳトランジスタＭ６０〜Ｍ６４、Ｍ７０〜Ｍ７４が追加変更された回路部分である。この追加変更された回路部分について説明し、その他の部分は、ＤＡ変換器１１０と同じであるため、説明を省略する。

トランジスタＭ６０、Ｍ７０、Ｍ３３は、電源電圧ＶＤＤと電源電圧ＶＳＳとの間に直列に接続される。トランジスタＭ６０のゲートは、トランジスタＭ７０のドレインと、トランジスタＭ３３のドレインとの接続ノードに接続され、さらにトランジスタＭ６１〜Ｍ６４のゲートに接続される。トランジスタＭ６１とＭ７１、Ｍ６２とＭ７２、Ｍ６３とＭ７３、Ｍ６４とＭ７４は、それぞれ直列に電源電圧ＶＤＤとノードＮ１２との間に接続される。トランジスタＭ７１〜Ｍ７３のゲートは、それぞれ周波数レンジ設定信号ＦＶＶの各ビットに接続される。トランジスタＭ７０、Ｍ７４のゲートは、電源電圧ＶＳＳに接続される。ここでは、周波数レンジ設定信号ＦＶＶは３ビット構成であるとしているが、３ビットに限定されない。ノードＮ１２と、電源電圧ＶＳＳとの間にトランジスタＭ８１が接続され、ＤＡ変換器２１０の出力段は、ＤＡ変換器１１０と同じ構成になっている。

トランジスタＭ３３は、電流ＩＲＥＦ２を流すように動作する。トランジスタＭ６０と、トランジスタＭ６１〜Ｍ６４とは、それぞれカレントミラー回路を形成する。したがって、トランジスタＭ６１〜Ｍ６４は、トランジスタＭ６０とのサイズ比によって定まる電流を流すように動作する。トランジスタＭ７１〜Ｍ７３は、周波数レンジ設定信号ＦＶＶに基づいて、トランジスタＭ６１〜Ｍ６３に電流を流すか否かを制御するスイッチとして機能する。トランジスタＭ７４のゲートは、電源電圧ＶＳＳに接続されているため、トランジスタＭ７４は常時オン状態であり、トランジスタＭ６４、Ｍ７４には電流ＩＯＦＳが流れる。ここでは、トランジスタＭ６０、Ｍ６４は、同じサイズのトランジスタであるとする。このとき電流ＩＯＦＳと電流ＩＲＥＦ２とは等しくなる。

したがって、周波数レンジ設定信号ＦＶＶに基づいてオン状態になるトランジスタＭ７１〜Ｍ７３に接続されるトランジスタＭ６１〜Ｍ６３を流れる電流を加算した電流ＩＯＦＳ１と、トランジスタＭ６４を流れる電流ＩＯＦＳ（＝ＩＲＥＦ２）との和を示す電流がノードＮ１２に供給される。したがって、ノードＮ１２には、ＤＣＯ制御コードＤＣＯＮに基づいて生成される電流ＩＤＡＣ０と、周波数レンジ設定信号ＦＶＶに基づいて生成される電流ＩＯＦＳ１およびＩＯＦＳとが流れる。

トランジスタＭ７０は、スイッチとして機能するトランジスタＭ７１〜Ｍ７３により生じるバイアス状態をトランジスタＭ６０の経路において補償するために設けられている。原理的にはトランジスタＭ７０を省略してもＤＡ変換器２１０は動作可能である。同様に、トランジスタＭ７４もバイアス状態を補償するために設けられている。

トランジスタＭ８１、Ｍ８２は、カレントミラー回路を形成し、各ソースは電源電圧ＶＳＳに接続され、各ゲートはノードＮ１２に接続される。トランジスタＭ８２のドレインは電流制御発振器１１に接続される。トランジスタＭ８１のドレインは、ノードＮ１２に接続され、電流ＩＤＡＣ０と電流ＩＯＦＳと電流ＩＯＦＳ１とが加算された電流が供給される。トランジスタＭ８２には、トランジスタＭ８１とのサイズ比により定まる制御電流ＩＤＡＣが流れ、電流制御発振器１１に出力される。ここでは、トランジスタＭ８１、Ｍ８２は同じサイズのトランジスタであるとする。このとき、電流ＩＯＦＳ＝電流ＩＲＥＦ２、電流ＩＤＡＣ０は（０〜ＩＲＥＦ１）であるから、制御電流ＩＤＡＣの電流値は、（ＩＲＥＦ２＋ＩＯＦＳ１）〜（ＩＲＥＦ１＋ＩＲＥＦ２＋ＩＯＦＳ１）の範囲になる。

ＤＡ変換器２１０は、第１の実施の形態において説明されたＤＡ変換器１１０と同様に、ＤＣＯ制御コードＤＣＯＮに対する制御電流ＩＤＡＣの特性における傾き（ゲイン）を調整値ＣＡＬによって調整することができる。さらに、ＤＡ変換器２１０は、周波数レンジ設定信号ＦＶＶに基づいて、電流ＩＯＦＳ１を調整して、制御電流ＩＤＡＣのオフセット電流を切り替えることができる。

本発明の第２の実施の形態に係るＡＤＰＬＬ回路２０１は、ＤＣＯ回路２０８の動作を除いて第１の実施の形態に係るＡＤＰＬＬ回路１０１と同様の動作を行う。したがって、以下では、ＤＣＯ回路２０８の動作について説明する。

図１３Ｃ、１３Ｄは、ＤＣＯ回路２０８におけるＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数の特性を示している。ＡＤＰＬＬ回路２０１では、キャリブレーション用のＤＣＯ制御コードＤＣＯＮの値は、常に固定値（例えば４’ｂ１０００）に設定される。周波数レンジ設定信号ＦＶＶは、リファレンスクロック信号ＦＲＥＦの周波数と逓倍率設定信号ＤＦによって定まる出力クロック信号ＦＯＵＴの周波数ｆ１に対応する値に設定される。

ＤＡ変換器２１０は、ＤＣＯ制御コードＤＣＯＮ（固定値４’ｂ１０００）に対応する制御電流ＩＤＡＣを生成して電流制御発振器１１に出力する。このとき、制御電流ＩＤＡＣは、電流ＩＤＡＣ０と電流ＩＯＦＳとに加え、周波数レンジ設定信号ＦＶＶに基づいて生成されるオフセット電流ＩＯＦＳ１が加算されて生成される。したがって、制御電流ＩＤＡＣの電流値は、（ＩＲＥＦ２＋ＩＯＦＳ１）〜（ＩＲＥＦ１＋ＩＲＥＦ２＋ＩＯＦＳ１）の範囲となる。

リファレンスクロック信号ＦＲＥＦの周波数と逓倍率設定信号ＤＦとによって定まる出力クロック信号ＦＯＵＴの周波数ｆ１が低い場合、図１３Ｃに示されるように、周波数レンジ設定信号ＦＶＶは、オフセット電流ＩＯＦＳ１が小さくなるよう設定される。これにより、制御電流ＩＤＡＣのオフセット成分が小さくなり、ＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数の特性は、特性ｙ２３１に示されるようにオフセット量が小さくなる。

リファレンスクロック信号ＦＲＥＦの周波数と逓倍率設定信号ＤＦとによって定まる出力クロック信号ＦＯＵＴの周波数ｆ２が高い場合、図１３Ｄに示されるように、周波数レンジ設定信号ＦＶＶは、電流ＩＯＦＳ１が大きくなるように設定される。これにより、制御電流ＩＤＡＣのオフセット成分が大きくなり、ＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数の特性は、特性ｙ２３２に示されるようにオフセット量が大きくなる。

このように、ＤＣＯ制御コードＤＣＯＮに対する出力クロック信号ＦＯＵＴの周波数の特性において、傾き（ゲイン）を調整値ＣＡＬに基づいて、オフセットを周波数レンジ設定信号ＦＶＶに基づいて、それぞれキャリブレーションすることが可能となる。

上述では、デジタル制御発振器（ＤＣＯ）１０８（または２０８）は、電流出力型のＤＡ変換器１１０（または２１０）と、電流制御発振器（ＣＣＯ）１１とを備えるが、図１６に示されるように、ＡＤＰＬＬ回路３０１のデジタル制御発振器（ＤＣＯ）３０８は、電圧出力型のＤＡ変換器３１０と、電圧制御発振器（ＶＣＯ）３１１とを備える。この場合、ＤＡ変換器３１０は、ＤＣＯ制御コードＤＣＯＮに対応する制御電圧ＶＣＮＴを出力し、電圧制御発振器３１１は、制御電圧ＶＣＮＴに応じて出力クロック信号ＦＯＵＴの周波数を制御する。また、デジタル制御発振器（ＤＣＯ）は、図１７に示されるように、ＬＣ発振器を用いたＤＣＯ回路４０８であってもよい。

上述のように、本発明のＡＤＰＬＬ回路は、２種類のカウンタと、ＴＤＣ回路と、分周回路と、加算器と、位相誤差演算回路と、デジタルフィルタと、デジタル制御発振器（ＤＣＯ）と、ＤＣＯの周波数特性を調整するキャリブレーション制御回路とを具備する。本発明のＡＤＰＬＬ回路は、キャリブレーション制御回路からの制御信号に基づいて、製造プロセスのばらつきによるデジタル制御発振器の周波数特性の変動をキャリブレーションする機能を有する。更に、周波数特性を切り替える機能を持つデジタル制御発振器を有し、所望の周波数に応じた値を設定する周波数レンジ設定信号に基づいて、デジタル制御発振器の周波数特性のキャリブレーションを行うことにより広範囲な周波数に対して追従が可能となる。すなわち、デジタル制御発振器が追従できる周波数レンジを拡大することができる。

以上、実施の形態を参照して本願発明を説明したが、上記実施の形態は、矛盾のない限り組み合わせて実施可能である。また、本願発明は上記実施の形態に限定されるものではなく、本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

１０１、２０１、３０１、４０１、９０１ ＡＤＰＬＬ回路
１０、１１０、２１０、３１０ ＤＡ変換器
１１２ キャリブレーション制御回路
１１ 電流制御発振器（ＣＣＯ）
２１、２２ カウンタ
２３ ＴＤＣ回路
２４ 分周回路
２５ 加算器
２６ 位相誤差演算回路，
２７、１０７ デジタルフィルタ
２８、１０８、２０８、３０８、４０８ ＤＣＯ回路
８１〜８４ インバータ
ＩＳ０ 電流源
Ｍ１１〜Ｍ１５ ＰチャネルＭＯＳトランジスタ
Ｍ２１〜Ｍ２５ ＰチャネルＭＯＳトランジスタ
Ｍ３１〜Ｍ３３ ＮチャネルＭＯＳトランジスタ
Ｍ４１〜Ｍ４５ ＰチャネルＭＯＳトランジスタ
Ｍ５１〜Ｍ５５ ＰチャネルＭＯＳトランジスタ
Ｍ６１〜Ｍ６２ ＰチャネルＭＯＳトランジスタ
Ｍ７１〜Ｍ７５ ＰチャネルＭＯＳトランジスタ
Ｍ８１〜Ｍ８２ ＮチャネルＭＯＳトランジスタ
Ｍ９１〜Ｍ９２ ＰチャネルＭＯＳトランジスタ

Claims (16)

1. 第１クロック信号をカウントして第１カウント値を出力する第１カウンタと、
   指定される分周比で第２クロック信号を分周して生成される第３クロック信号をカウントして第２カウント値を出力する第２カウンタと、
   前記第１クロック信号と、前記第３クロック信号との位相差をデジタル値で示す出力値を出力する位相検出器と、
   前記第１カウント値と、前記第２カウンタ値と、前記出力値とに基づいて、位相誤差を演算して出力する位相誤差演算回路と、
   前記位相誤差を平滑化して発振周波数を示すコードを出力するデジタルフィルタ回路と、
   前記コードに応答して前記第２クロック信号を出力するデジタル制御発振器と、
   前記分周比と、前記第２クロック信号と前記第１クロック信号との比較結果とに基づいて前記デジタル制御発振器の発振周波数を調整するキャリブレーション制御回路と
   を具備する
   デジタルＰＬＬ回路。
2. 前記分周比を示す逓倍率設定信号を入力し、前記第２クロック信号を前記分周比で分周して前記第３クロック信号を生成する分周回路を更に具備する
   請求項１に記載のデジタルＰＬＬ回路。
3. 前記キャリブレーション制御回路は、キャリブレーションするときに、前記デジタル制御発振器が前記コードに代えて周波数レンジ設定信号によって示される値に基づいて前記第２クロック信号の周波数を制御するように指示する
   請求項２に記載のデジタルＰＬＬ回路。
4. 前記デジタル制御発振器は、
   前記コードに基づいて、出力信号の電流値に変換する電流出力型ＤＡ変換器と、
   入力される電流の電流値に応答して発振周波数を変化する電流制御発振器と
   を備える
   請求項１から請求項３のいずれかに記載のデジタルＰＬＬ回路。
5. 前記電流出力型ＤＡ変換器は、
   基準電流を生成する基準電流生成部と、
   前記キャリブレーション制御回路から出力される制御信号に応答して、前記基準電流に補正電流を加算して第１基準電流を生成する補正電流生成部と、
   前記第１基準電流に基づいて、前記コードに対応するＤＡ電流を生成するＤＡ電流生成部と、
   前記第１基準電流に基づいて、オフセット電流を生成し、前記ＤＡ電流と加算して出力するオフセット電流加算部と
   を含み、
   前記補正電流生成部と、前記ＤＡ電流生成部とは、それぞれ前記第１基準電流に基づいて所定の電流を出力する複数のカレントミラー回路を有する
   請求項４に記載のデジタルＰＬＬ回路。
6. 前記補正電流生成部は、前記制御信号の各ビットに接続されてオン／オフを制御されるスイッチを有し、前記複数のカレントミラー回路に流れる前記所定の電流を断続して前記補正電流を生成する
   請求項５に記載のデジタルＰＬＬ回路。
7. 前記電流出力型ＤＡ変換器は、
   前記周波数レンジ設定信号に基づいて、前記オフセット電流にレンジ電流を加算するオフセット補正部
   をさらに含み、
   前記オフセット補正部は、前記第１基準電流に基づいて所定の調整電流を出力する複数の調整カレントミラー回路を有する
   請求項５または請求項６に記載のデジタルＰＬＬ回路。
8. 前記複数の調整カレントミラー回路は、前記周波数レンジ設定信号の各ビットに接続されてオン／オフを制御されるスイッチを有し、前記所定の調整電流を断続して前記レンジ電流を生成する
   請求項７に記載のデジタルＰＬＬ回路。
9. 前記デジタル制御発振器は、
   前記コードに基づいて、出力信号の電圧値に変換する電圧出力型ＤＡ変換器と、
   入力される信号の電圧値に応答して発振周波数を変化する電圧制御発振器と
   を備える
   請求項１から請求項３のいずれかに記載のデジタルＰＬＬ回路。
10. 前記デジタル制御発振器は、
    ＬＣ発振回路を備える
    請求項１から請求項３のいずれかに記載のデジタルＰＬＬ回路。
11. 請求項１から請求項１０のいずれかに記載のデジタルＰＬＬ回路を具備する半導体集積回路装置。
12. 請求項３に記載のデジタルＰＬＬ回路と、
    前記分周比を設定する前記逓倍率設定信号を前記分周回路と前記キャリブレーション制御回路とに供給する制御回路と
    を具備する
    半導体集積回路装置。
13. 前記制御回路は、前記周波数レンジ設定信号を前記デジタルフィルタ回路に供給し、
    前記デジタルフィルタ回路は、キャリブレーションを行うときに、前記周波数レンジ設定信号によって示される値を前記デジタル制御発振器に供給する
    請求項１２に記載の半導体集積回路装置。
14. 第１クロック信号をカウントして第１カウント値を出力するステップと、
    指定される分周比で第２クロック信号を分周して生成される第３クロック信号をカウントして第２カウント値を出力するステップと、
    前記第１クロック信号と、前記第３クロック信号との位相差を検出しデジタル値で示す出力値を出力するステップと、
    前記第１カウント値と前記第２カウント値と前記出力値とに基づいて、位相誤差を演算して出力するステップと、
    前記位相誤差を平滑化して発振周波数を示すコードを出力するステップと、
    前記コードに応答して前記第２クロック信号をデジタル制御発振器から出力するステップと、
    前記分周比と、前記第２クロック信号と前記第１クロック信号との比較結果とに基づいて、前記デジタル制御発振器の発振周波数を調整するステップと
    を具備する
    デジタルＰＬＬ回路の調整方法。
15. 前記分周比を示す逓倍率設定信号を入力し、前記第２クロック信号を前記分周比で分周して前記第３クロック信号を生成するステップを更に具備する
    請求項１４に記載のデジタルＰＬＬ回路の調整方法。
16. 前記デジタル制御発振器の発振周波数を調整するステップは、
    前記デジタル制御発振器が前記コードに代えて周波数レンジ設定信号によって示される値に基づいて前記第２クロック信号の周波数を制御するように指示するステップを備える
    請求項１４または請求項１５に記載のデジタルＰＬＬ回路の調整方法。

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