JP2003023354A

JP2003023354A - デジタル制御発振器

Info

Publication number: JP2003023354A
Application number: JP2001210023A
Authority: JP
Inventors: Yuji Komatsu; 裕司小松
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2001-07-10
Filing date: 2001-07-10
Publication date: 2003-01-24

Abstract

(57)【要約】【課題】簡単な製造工程で、外付け部品なしに半導体
チップ上に構成でき、位相ジッタも低く、自走周波数の
絶対精度が高く、発振周波数の温度依存性と電源電圧依
存性が小さいデジタル制御発振器を提供する。【解決手段】このデジタル制御発振器は、デジタル周
波数制御データＤＦを基準電圧Ｖ_ＲＥＦを用いて制御電
圧Ｖ_Ｃに変換するＤＡＣ３２と、制御電圧Ｖ_Ｃに基づい
たクロックＣＫを出力するＶＣＯ３３と、基準クロック
ＣＫ_Ｒから得られた分周クロックＦ_１と分周クロックＦ
_２との位相差に応じた位相差信号を出力する位相検出器
３６と、位相差信号を平滑化した制御電圧Ｖ_ＣＳを出力
するループフィルタ３７と、制御電圧Ｖ_ＣＳに基づいた
内部クロックＣＫ_ＩＮを出力するＶＣＯ３８と、逓倍周
波数設定データＤＤＦ_２に基づき内部クロックＣＫ_ＩＮ
を分周した分周クロックＦ_２を出力する分周器３９と、
制御電圧Ｖ_ＣＳを平滑化した基準電圧Ｖ_ＲＥＦを出力す
るＬＦＰ３７とを備えてなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、デジタル制御発
振器に関し、特に、デジタルＶＴＲやＨＤＤ（ハード・
ディスク・ドライバ）等のデジタル・リード・チャネル
に用いて好適なデジタル制御発振器に関する。

【０００２】

【従来の技術】デジタルＶＴＲやＨＤＤ等のデジタル・
リード・チャネルは、一般に、まず、磁気テープやＨＤ
（ハード・ディスク）から再生されたアナログ信号をＡ
ＤＣ（アナログ・デジタル変換器）によりデジタル・デ
ータに変換し、このデジタル・データを等化処理してい
る。次に、デジタル・リード・チャネルは、等化処理後
のデジタル・データとデジタル制御発振器から供給され
るクロックとの位相差を検出し、得られた位相差データ
をデジタル制御発振器に入力して、チャネル・ビット周
波数ｆ_ｂの２倍の周波数２ｆ_ｂを有するクロックを生成
している。この周波数２ｆｂのクロックをＡＤＣにサン
プリング・クロックとして入力することにより、デジタ
ル・リード・チャネルにおいて、デジタル位相同期ルー
プ（ＤＰＬＬ； Digital Phase Locked Loop）が構成さ
れる。

【０００３】デジタルＶＴＲのデジタル・リード・チャ
ネルで用いられるデジタル制御発振器は、スロー再生、
スチル再生、逆転再生等に対応するために、温度変化や
電源電圧変化を含めて、±１０％以上のプルイン・レン
ジが特に要求されている。このような要求に対応するた
めに、従来から各種の提案がなされている。例えば、特
開平０２−２１４２１３号公報には、アナログ位相同期
ループ（ＡＰＬＬ； Analog Phase Locked Loop）につ
いてではあるが、デジタル制御発振器の発振周波数を高
精度に設定する方法が提案されている。図８は、上記公
報に開示された従来のＡＰＬＬの構成例を示すブロック
図である。この例のＡＰＬＬは、位相検出器１と、チャ
ージポンプ２と、ループフィルタ３と、Ｖ−Ｉ（電圧−
電流）変換器４と、減算器５と、ＶＣＯ（電圧制御発振
器）６と、ＲＯＭ７と、ＤＡＣ（デジタル・アナログ変
換器）８と、ＮＰＮトランジスタ９と、負荷抵抗１０と
から構成されている。このＡＰＬＬは、１個の半導体チ
ップ上に形成されている。そして、Ｖ−Ｉ変換器４、減
算器５、ＶＣＯ６、ＲＯＭ７、ＤＡＣ８、ＮＰＮトラン
ジスタ９及び負荷抵抗１０が上記デジタル制御発振器を
構成している。また、ＲＯＭ７及びＤＡＣ８は、プログ
ラマブル電流源を構成している。

【０００４】位相検出器１は、入力信号Ｓ_ＩＮとＶＣＯ
６から供給されるクロックＣＫとの間の位相差を検出し
て、この位相差に応じたパルス幅の増加信号ＩＮＣ又は
減少信号ＤＥＣをチャージポンプ２に供給する。チャー
ジポンプ２は、位相検出器１から供給される位相差に応
じたパルス幅の増加信号ＩＮＣに基づいて制御電流Ｉ _Ｃ
を流出してループフィルタ３を構成するコンデンサに電
荷を充電したり、位相検出器１から供給される位相差に
応じたパルス幅の減少信号ＤＥＣに基づいてループフィ
ルタ３から制御電流Ｉ_Ｃを流入させてループフィルタ３
を構成するコンデンサに蓄えられた電荷を放電する。ル
ープフィルタ３は、チャージポンプ２の出力端と接地と
の間に介挿され、制御電流Ｉ_Ｃを平滑化して制御電圧と
して出力する。Ｖ−Ｉ変換器４は、ループフィルタ３か
ら供給される制御電圧に比例した電流Ｉ_１を出力する。
ＲＯＭ７には、ＶＣＯ６の発振周波数を制御している基
準電流Ｉ_ＲＥＦを制御するための抵抗分圧比に対応した
分圧比データが予め記憶されており、外部から供給され
る設定データＤＴに基づいて上記分圧比データが読み出
され、ＤＡＣ８に供給される。ＤＡＣ８は、ＲＯＭ７か
ら供給される分圧比データをアナログの抵抗分圧比に変
換し、ＶＣＯ６の基準電流Ｉ_ＲＥＦを補正するために、
ＮＰＮトランジスタ９に印加する。これにより、ＶＣＯ
６の基準電流Ｉ_Ｒ _ＥＦは、減算器５において、電流Ｉ_１
を差し引きされて決定される。ＶＣＯ６は、ループフィ
ルタ３の制御電圧に基づいて発振周波数が決定されたク
ロックＣＫを出力するとともに、クロックＣＫを位相検
出器１にフィードバックしてＡＰＬＬの帰還ループを構
成している。以上説明した技術を第１の従来例と呼ぶこ
とにする。この第１の従来例によれば、ＶＣＯ６を構成
する発振容量やトランジスタのベース・エミッタ間電圧
Ｖ_ＢＥ等の素子のバラツキによるＶＣＯ６の自走発振周
波数の変動分に対応してプログラマブル電流源により基
準電流Ｉ_ＲＥＦを補正することができ、自走発振周波数
を高精度に設定することができる。

【０００５】また、特表平８−５１０３６６号公報に
は、以下に示す多重ＰＬＬのクロック回復回路が開示さ
れている。図９は、ＨＤＤに用いられるＤＳＰ（デジタ
ル・シグナル・プロセッサ）１１及びプロセッサ１２に
接続された従来の多重ＰＬＬのクロック回復回路１３の
構成例を示すブロック図である。この例の多重ＰＬＬの
クロック回復回路１３は、サーボバイアスＰＬＬ１４
と、ゾーンバイアスＰＬＬ１５と、ＭＵＸ（マルチプレ
クサ）１６と、ＣＣＯ（電流制御発振器）１７と、ＤＡ
Ｃ１８とから構成されている。サーボバイアスＰＬＬ１
４は、ＣＣＯ１９と、位相検出器２０とから構成されて
いる。ＣＣＯ１９は、位相検出器２０から供給されるサ
ーボバイアス電流Ｉ_ＢＢに基づいて局部発振信号Ｖ_ＯＢ
を生成する。位相検出器２０は、外部から供給されるサ
ーボクロックＶ_ＥＢＢと、ＣＣＯ１９から供給される局
部発振信号Ｖ_ＯＢとの間の位相周波数差を検出して、こ
の位相周波数差に応じた、サーボクロックＶ_ＥＢＢのサ
ーボ周波数の関数であるサーボバイアス電流Ｉ_ＢＢを生
成する。サーボクロックＶ_ＥＢ _Ｂのサーボ周波数は、Ｈ
ＤＤのサーボデータを形成するのに元々使用された、ク
ロックの中心周波数に実質的に等しい。

【０００６】ゾーンバイアスＰＬＬ１５は、ＣＣＯ２１
と、位相検出器２２とから構成されている。ＣＣＯ２１
は、位相検出器２２から供給されるゾーンバイアス電流
Ｉ_Ｔ _Ｂに基づいて局部発振信号Ｖ_ＯＴを生成する。位相
検出器２２は、外部から供給されるゾーンクロックＶ
_ＥＴＢと、ＣＣＯ２１から供給される局部発振信号Ｖ_Ｏ
_Ｔとの間の位相差を検出して、この位相差に応じた、ゾ
ーンクロックＶ_ＥＴＢのゾーン周波数の関数であるゾー
ンバイアス電流Ｉ_ＴＢを生成する。ゾーンクロックＶ
_ＥＴＢのゾーン周波数は、ＨＤＤにゾーンデータを記録
するのに元々使用された、クロックの中心周波数に実質
的に等しい。ＭＵＸ１６は、プロセッサ１２から供給さ
れる選択信号Ｖ_Ｓに基づいて、サーボバイアスＰＬＬ１
４から供給されるサーボバイアス電流Ｉ_ＢＢ又は、ゾー
ンバイアスＰＬＬ１５から供給されるゾーンバイアス電
流Ｉ_ＴＢのずれか一方を選択し、選択バイアス電流Ｉ
_ＳＢとしてＤＡＣ１８に供給する。ＣＣＯ１７は、ＤＳ
Ｐ１１から供給され、ゼロ位相再起動を達成するのに利
用される再起動信号Ｖ_Ｚ _ＰＳと、ＤＡＣ１８から供給さ
れる位相差電流Ｉ_ＰＥとに基づいて、回復クロックＲＣ
Ｋを生成する。ＤＡＣ１８は、ＤＳＰ１１から供給され
るデジタル誤差ワードＤ_ＥＷと、ＭＵＸ１６から供給さ
れる選択バイアス電流Ｉ_ＳＢとに基づいて、位相差電流
Ｉ_ＰＥを生成する。ＤＳＰ１１は、外部から供給される
データＶ_ＩＮと、ＣＣＯ１７から供給される回復クロッ
クＲＣＫと、プロセッサ１２からデジタル制御バスＤ
_ＣＳを介して供給されるデータとに基づいて、回復デー
タのストリームＳＲＤと、デジタル誤差ワードＤ
_ＥＷと、再起動信号Ｖ_ＺＰＳとを生成する。以上説明し
た技術を第２の従来例と呼ぶことにする。この第２の従
来例によれば、サーボバイアス電流Ｉ_ＢＢとゾーンバイ
アス電流Ｉ_ＴＢとは、ＤＰＬＬを構成するＤＡＣ１８を
素早くバイアスするために、ＭＵＸ１６により切り換え
られ、特定の中心周波数に回復されたＣＣＯ１７の駆動
に用いられる。

【０００７】

【発明が解決しようとする課題】上記したように、第１
の従来例においては、ＲＯＭ７は、ＡＰＬＬの他の構成
要素とともに１個の半導体チップ上に形成されている。
このＲＯＭ７には、ＶＣＯ６の自走周波数のずれを予め
測定し、これを補正するための分圧比データを書き込ま
なくてはならない。ところが、ＲＯＭは、特に、ＥＥＰ
ＲＯＭの場合、ＡＰＬＬの他の構成要素とともに１個の
半導体チップ上に形成すると、製造工程が複雑になり、
ひいてはＡＰＬＬが高価になってしまうという欠点があ
る。さらに、プログラマブル電流源の出力電流をＶＣＯ
６の制御電圧に変換するための抵抗１０は、その絶対精
度と、低い温度依存性とを確保するために、高精度のも
のを半導体チップ外の外付け部品として実装しなければ
ならない。したがって、ＡＰＬＬを小型に構成できない
という欠点がある。一方、上記した第２の従来例におい
ては、サーボバイアスＰＬＬ１４から供給されるサーボ
バイアス電流Ｉ_ＢＢ又は、ゾーンバイアスＰＬＬ１５か
ら供給されるゾーンバイアス電流Ｉ_ＴＢの各々に含まれ
ているジッタノイズがＭＵＸ１６を介してＤＡＣ１８の
基準電圧に加えられるため、ＣＣＯ１７の位相ジッタが
増加してしまう。そこで、上記ジッタノイズを低減する
ことが考えられるが、上記した第２の従来例において
は、サーボバイアス電流Ｉ_ＢＢとゾーンバイアス電流Ｉ
_ＴＢとをＭＵＸ１６によって高速に切り換える必要があ
るため、ＭＵＸ１６の後段で上記ジッタノイズを低減す
ることは困難である。さらに、上記した第２の従来例に
おいては、ＤＳＰ１１、ＤＡＣ１８及びＣＣＯ１７とか
ら構成されるＰＬＬと、サーボバイアスＰＬＬ１４又は
ゾーンバイアスＰＬＬ１５とにより２重のＰＬＬを設け
ている。したがって、ＤＳＰ１１、ＤＡＣ１８及びＣＣ
Ｏ１７とから構成されるＰＬＬと、サーボバイアスＰＬ
Ｌ１４又はゾーンバイアスＰＬＬ１５とが相互に干渉す
ることにより、位相ジッタが増大したり、各ＰＬＬにお
けるループの安定性が低下しやすい。

【０００８】この発明は、上述の事情に鑑みてなされた
もので、簡単な製造工程で安価に、かつ、高精度の外付
け部品を設けることなく半導体チップ上に構成でき、し
かも、位相ジッタも低く、自走周波数の絶対精度が高
く、発振周波数の温度依存性と電源電圧依存性が小さい
デジタル制御発振器を提供することを目的としている。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明に係るデジタル制御発振器は、
デジタル周波数制御データを基準電圧を用いてアナログ
の第１の制御電圧に変換するデジタル・アナログ変換器
と、上記第１の制御電圧に基づいて発振周波数が制御さ
れたクロックを出力する第１の電圧制御発振器と、基準
クロックと分周クロックとの間の位相差に応じた位相差
信号を出力する位相検出器と、上記位相差信号を平滑化
して第２の制御電圧として出力するループフィルタと、
上記第２の制御電圧に基づいて発振周波数が制御された
内部クロックを出力する第２の電圧制御発振器と、設定
された分周比に基づいて、上記内部クロックを分周して
上記分周クロックとして出力する分周器と、上記第２の
制御電圧を平滑化して上記基準電圧として出力するロー
・パス・フィルタとを備えてなることを特徴としてい
る。

【００１０】また、請求項２記載の発明は、請求項１記
載のデジタル制御発振器に係り、上記ロー・パス・フィ
ルタの遮断周波数は、上記ループフィルタの遮断周波数
の１０分の１以下に設定されていることを特徴としてい
る。

【００１１】また、請求項３記載の発明は、請求項１又
は２記載のデジタル制御発振器に係り、上記第１及び第
２の電圧制御発振器は、同一の回路構成であり、ともに
１個の半導体チップ上に形成されていることを特徴とし
ている。

【００１２】また、請求項４記載の発明は、請求項３記
載のデジタル制御発振器に係り、上記第１及び第２の電
圧制御発振器は、ＣＭＯＳ構造のインバータを有する遅
延素子を奇数段リング状に接続して構成したリング発振
器からなることを特徴としている。

【００１３】また、請求項５記載の発明は、請求項４記
載のデジタル制御発振器に係り、上記第１及び第２の電
圧制御発振器は、外部から供給される制御信号により最
終段の遅延素子に流れる電流が遮断されるとともに、第
１段の遅延素子の入力端が所定の電圧に固定されること
により、発振を停止することを特徴としている。

【００１４】また、請求項６記載の発明に係るデジタル
制御発振器は、基準電圧を第１の制御電流に変換すると
ともに、上記第１の制御電流を内部に設けられたロー・
パス・フィルタで平滑化して得られた平滑化電流を用い
てデジタル周波数制御データをアナログの第２の制御電
流に変換するデジタル・アナログ変換器と、上記第２の
制御電流に基づいて発振周波数が制御されたクロックを
出力する第１の電流制御発振器と、基準クロックと分周
クロックとの間の位相差に応じた位相差信号を出力する
位相検出器と、上記位相差信号を平滑化して上記基準電
圧として出力するループフィルタと、上記第１の制御電
流に基づいて発振周波数が制御された内部クロックを出
力する第２の電流制御発振器と、設定された分周比に基
づいて、上記内部クロックを分周して上記分周クロック
として出力する分周器とを備えてなることを特徴として
いる。

【００１５】また、請求項７記載の発明は、請求項６記
載のデジタル制御発振器に係り、上記ロー・パス・フィ
ルタの遮断周波数は、上記ループフィルタの遮断周波数
の１０分の１以下に設定されていることを特徴としてい
る。

【００１６】また、請求項８記載の発明は、請求項６又
は７記載のデジタル制御発振器に係り、上記第１及び第
２の電流制御発振器は、同一の回路構成であり、ともに
１個の半導体チップ上に形成されていることを特徴とし
ている。

【００１７】また、請求項９記載の発明は、請求項８記
載のデジタル制御発振器に係り、上記第１及び第２の電
流制御発振器は、ＣＭＯＳ構造のインバータを有する遅
延素子を奇数段リング状に接続して構成したリング発振
器からなることを特徴としている。

【００１８】また、請求項１０記載の発明は、請求項９
記載のデジタル制御発振器に係り、上記第１及び第２の
電流制御発振器は、外部から供給される制御信号により
最終段の遅延素子に流れる電流が遮断されるとともに、
第１段の遅延素子の入力端が所定の電圧に固定されるこ
とにより、発振を停止することを特徴としている。

【００１９】また、請求項１１記載の発明は、請求項６
乃至１０のいずれか１に記載のデジタル制御発振器に係
り、上記デジタル・アナログ変換器は、上記基準電圧を
上記第１の制御電流に変換する電圧・電流変換回路と、
上記第１の制御電流を出力する第１のカレントミラー回
路と、上記ロー・パス・フィルタと、上記平滑化電流に
対し２^ｎ（ｎは正の整数）で重み付けされた（ｎ＋１）
個の電流を出力する第２のカレントミラー回路と、上記
（ｎ＋１）個の電流のうち、（ｎ＋１）ビットの上記デ
ジタル周波数制御データに対応した電流を加算して上記
第２の制御電流として出力する加算回路とを備えてなる
ことを特徴としている。

【００２０】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。Ａ．第１の実施例まず、この発明の第１の実施例について説明する。図１
は、この発明の第１の実施例であるデジタル制御発振器
の構成を示すブロック図である。この例のデジタル制御
発振器は、ＰＬＬ３１と、ＤＡＣ３２と、ＶＣＯ３３
と、ＬＰＦ（ロー・パス・フィルタ）３４とから構成さ
れている。この例のデジタル制御発振器は、１個の半導
体チップ上に形成されている。

【００２１】ＰＬＬ３１は、分周器３５と、位相検出器
３６と、ループフィルタ３７と、ＶＣＯ３８と、分周器
３９とから構成されている。分周器３５は、外部から供
給される分周周波数設定データＤＤＦ_１に基づいて、外
部から供給される周波数ｆ_Ｒを有する基準クロックＣＫ
_Ｒを１／Ｍ（Ｍは自然数）に分周し、周波数ｆ_１（＝ｆ
_Ｒ／Ｍ）を有する分周クロックＦ_１として位相検出器３
６に供給する。位相検出器３６は、分周器３５から供給
される分周クロックＦ_１と、分周器３９から供給される
分周クロックＦ_２との間の位相差を検出して、この位相
差に応じたパルス幅の増加信号ＩＮＣ又は減少信号ＤＥ
Ｃをループフィルタ３７に供給する。以下、増加信号Ｉ
ＮＣ及び減少信号ＤＥＣを総称して位相差信号と呼ぶこ
とにする。ループフィルタ３７は、位相検出器３６から
供給される位相差信号に基づいて内部のコンデンサに電
荷を充放電することにより平滑化して制御電圧Ｖ_ＣＳを
生成してＶＣＯ３８及びＬＰＦ３４に供給する。ループ
フィルタ３７は、アナログ回路構成でもデジタル回路構
成でも良い。

【００２２】ＶＣＯ３８は、ループフィルタ３７から供
給される制御電圧Ｖ_ＣＳに基づいて発振周波数ｆ_Ｌが制
御された内部クロックＣＫ_ＩＮを生成して分周器３９に
供給する。ＶＣＯ３８は、ＶＣＯ３３と同一の回路構成
である。ＶＣＯ３３及び３８の詳細な構成については後
述する。分周器３９は、外部から供給される逓倍周波数
設定データＤＤＦ_２に基づいて、ＶＣＯ３８から供給さ
れる周波数ｆ_Ｌを有する内部クロックＣＫ_ＩＮを１／Ｎ
（Ｎは自然数）に分周し、周波数ｆ_２（＝ｆ_Ｌ／Ｎ）を
有する分周クロックＦ_２として位相検出器３６に供給す
る。なお、位相検出器３６、ループフィルタ３７及びＶ
ＣＯ３８は、外部から供給される"Ｈ"レベルのスタンバ
イ信号ＳＢに基づいて各々スタンバイ状態になる。

【００２３】ＤＡＣ３２は、ＬＰＦ３４から供給され、
直流レベルが制御電圧Ｖ_ＣＳの直流レベルに等しい基準
電圧Ｖ_ＲＥＦを用いて、外部から供給されるデジタル周
波数制御データＤＦをアナログの制御電圧Ｖ_Ｃに変換し
てＶＣＯ３３に供給する。ＶＣＯ３３は、ＤＡＣ３２か
ら供給される制御電圧Ｖ_Ｃに基づいて発振周波数ｆが制
御されたクロックＣＫを出力する。なお、ＶＣＯ３３
は、外部から供給される"Ｈ"レベルの発振開始信号ＳＴ
に基づいて発振を開始する。ＬＰＦ３４は、ＰＬＬ３１
を構成するループフィルタ３７から供給される制御電圧
Ｖ_ＣＳを平滑化して基準電圧Ｖ_ＲＥＦとしてＤＡＣ３２
に供給する。ＬＰＦ３４の遮断周波数は、ループフィル
タ３７の遮断周波数の１０分の１以下に設定する。

【００２４】ここで、図２にＶＣＯ３３及び３８の構成
の一例である回路図を示す。この例のＶＣＯ３３及び３
８は、ＰチャネルのＭＯＳトランジスタＱ_１〜Ｑ_８と、
ＮチャネルのＭＯＳトランジスタＱ_９〜Ｑ_１６と、ＣＭ
ＯＳ構造のインバータＩＮＶ_１〜ＩＮＶ_６と、抵抗Ｒ_１
とから構成されている。ＭＯＳトランジスタＱ_９及び抵
抗Ｒ_１は、電圧・電流変換回路を構成しており、ＭＯＳ
トランジスタＱ_９のゲートに印加された制御電圧Ｖ_Ｃ又
はＶ_ＣＳを制御電流Ｉ_Ｃに変換する。ＭＯＳトランジス
タＱ_１と、ＭＯＳトランジスタＱ_２〜Ｑ_７とは、カレン
トミラー回路を構成しており、制御電流Ｉ_Ｃに等しい又
は数倍の定電流をＭＯＳトランジスタＱ_２〜Ｑ_７のドレ
イン電流として供給する。同様に、ＭＯＳトランジスタ
Ｑ_１０と、ＭＯＳトランジスタＱ_１１〜Ｑ_１５とは、カ
レントミラー回路を構成しており、制御電流Ｉ_Ｃに等し
い又は数倍の定電流をＭＯＳトランジスタＱ_１１〜Ｑ
_１５のドレイン電流として供給する。

【００２５】ＭＯＳトランジスタＱ_３及びＱ_１１並びに
インバータＩＮＶ_１は第１段の遅延素子を、ＭＯＳトラ
ンジスタＱ_４及びＱ_１２並びにインバータＩＮＶ_２は第
２段の遅延素子を、ＭＯＳトランジスタＱ_５及びＱ_１３
並びにインバータＩＮＶ_３は第３段の遅延素子を各々構
成している。同様に、ＭＯＳトランジスタＱ_６及びＱ
_１４並びにインバータＩＮＶ_４は第４段の遅延素子を、
ＭＯＳトランジスタＱ_７及びＱ_１５並びにインバータＩ
ＮＶ_５は第５段の遅延素子を各々構成している。この遅
延素子が奇数段（図２の例では５段）だけリング状に接
続されることにより、リング発振器を構成している。リ
ング発振器の発振周波数は、制御電流Ｉ_Ｃによって制御
される。"Ｌ"レベルの発振スタート信号ＳＴ又はスタン
バイ信号ＳＢが供給されると、ＭＯＳトランジスタＱ_８
がオンするとともに、ＭＯＳトランジスタＱ_１６がオフ
することにより、ＭＯＳトランジスタＱ_７及びＱ_１５並
びにインバータＩＮＶ_５からなる第５段の遅延素子に流
れる電流が遮断されるとともに、ＭＯＳトランジスタＱ
_３及びＱ_１１並びにインバータＩＮＶ_１からなる第１段
の遅延素子の入力端が"Ｈ"レベルに固定される。これに
より、ＶＣＯ３３及び３８は、発振を停止する。インバ
ータＩＮＶ_６は、ＭＯＳトランジスタＱ_７及びＱ_１５並
びにインバータＩＮＶ_５からなる第５段の遅延素子の出
力クロックを反転するとともに、波形整形して、クロッ
クＣＫ又は内部クロックＣＫ_ＩＮとして出力する。

【００２６】次に、上記構成のデジタル制御発振器の動
作について説明する。まず、ＰＬＬ３１の動作について
説明する。まず、位相検出器３６、ループフィルタ３７
及びＶＣＯ３８は、"Ｈ"レベルのスタンバイ信号ＳＢに
基づいて各々スタンバイ状態になる。次に、基準クロッ
クＣＫ_Ｒは、分周器３５において、分周周波数設定デー
タＤＤＦ_１に基づいて１／Ｍに分周された後、分周クロ
ックＦ_１として位相検出器３６に供給される。一方、Ｖ
ＣＯ３８から出力された内部クロックＣＫ_ＩＮは、分周
器３９において、逓倍周波数設定データＤＤＦ_２に基づ
いて１／Ｎに分周された後、分周クロックＦ _２として位
相検出器３６に供給される。これにより、位相検出器３
６において、分周クロックＦ_１と分周クロックＦ_２との
間の位相差が検出され、この位相差に応じた位相差信号
がループフィルタ３７に供給される。したがって、ルー
プフィルタ３７において、上記位相差信号に基づいて内
部のコンデンサに電荷が充放電され、制御電圧Ｖ_ＣＳが
生成され、ＶＣＯ３８及びＬＰＦ３４に供給される。

【００２７】これにより、ＶＣＯ３８において、制御電
圧Ｖ_ＣＳに基づいて発振周波数ｆ_Ｌが制御された内部ク
ロックＣＫ_ＩＮが生成される。発振周波数ｆ_Ｌは、制御
電圧Ｖ_ＣＳの増加するにつれて増加するが、ＶＣＯ３８
の周囲温度やＶＣＯ３８を構成している回路素子のバラ
ツキ等によりその増加の割合が変動する。ここで、図３
に制御電圧Ｖ_ＣＳに対するＶＣＯ３８の発振周波数ｆ_Ｌ
の特性の一例を示す。図３は、ＶＣＯ３８の周囲温度が
低温から高温に変化するにつれて、制御電圧Ｖ _ＣＳに対
するＶＣＯ３８の発振周波数ｆ_Ｌの特性曲線が曲線ｙ_１
から曲線ｙ_２、そして曲線ｙ_３に変化することを示して
いる。しかし、この例では、ＰＬＬ３１において、外部
から供給される基準クロックＣＫ_Ｒの位相にＶＣＯ３８
から出力される内部クロックＣＫ_ＩＮの位相がロックし
た状態では、ＶＣＯ３８は、正確に式（１）に示す周波
数ｆ_Ｌで発振動作を実行する。ｆ_Ｌ＝Ｎ／Ｍ×ｆ_Ｒ・・・（１）何故なら、上記したように、分周クロックＦ_１の周波数
ｆ_１は式（２）で表され、分周クロックＦ_２の周波数ｆ
_２は式（３）で表され、ＰＬＬ３１がロック状態となる
ことにより、分周クロックＦ_１の周波数ｆ_１及び位相
と、分周クロックＦ_２の周波数ｆ_２及び位相とが一致す
るからである。ｆ_１＝ｆ_Ｒ／Ｍ・・・（２）ｆ_２＝ｆ_Ｌ／Ｎ・・・（３）したがって、ＶＣＯ３８の周囲温度が低温から高温に変
化するにつれて制御電圧Ｖ_ＣＳが電圧Ｖ_１から電圧
Ｖ_２、そして、電圧Ｖ_３と増加していくことにより、Ｖ
ＣＯ３８の周囲温度の変化にかかわらず、ＶＣＯ３８
は、式（１）に示す一定の発振周波数ｆ_Ｌで発振動作を
行うのである。以上説明したことは、ＶＣＯ３８を構成
している回路素子のバラツキについても略同様である。

【００２８】次に、ＤＡＣ３２、ＶＣＯ３３及びＬＰＦ
３４の動作について説明する。まず、ＶＣＯ３３は、"
Ｈ"レベルの発振開始信号ＳＴに基づいて発振を開始す
る。次に、ＰＬＬ３１を構成するループフィルタ３７か
ら出力された制御電圧Ｖ _ＣＳは、ＬＰＦ３４において平
滑化され、基準電圧Ｖ_ＲＥＦとしてＤＡＣ３２に供給さ
れる。これにより、ＤＡＣ３２からは、基準電圧Ｖ
_ＲＥＦに比例し、かつ、デジタル周波数制御データＤＦ
によって制御されたアナログの制御電圧Ｖ_Ｃが出力され
る。したがって、ＶＣＯ３３において、制御電圧Ｖ_Ｃに
基づいて発振周波数ｆが制御されたクロックＣＫが生成
される。

【００２９】次に、デジタル周波数制御データＤＦに対
するＶＣＯ３３の発振周波数ｆの特性について、図４を
参照して説明する。図４から分かるように、デジタル周
波数制御データＤＦが−Ｆ_Ｓ／２から＋Ｆ _Ｓ／２まで変
化すると、ＶＣＯ３３の発振周波数ｆは直線的に増加し
ている。ここで、Ｆ_Ｓはデジタル周波数制御データＤＦ
のフルスケール値を示している。また、図４において、
ＥＲは、ＶＣＯ３３とＶＣＯ３８との相対誤差である。
ここで、デジタル周波数制御データＤＦが０である場合
に、ＤＡＣ３２から出力される制御電圧Ｖ_ＣがＬＰＦ３
４から出力される基準電圧Ｖ_ＲＥＦに一致するように、
オフセットを設定しておく。基準電圧Ｖ_ＲＥＦは、ＰＬ
Ｌ３１を構成するループフィルタ３７から出力される制
御電圧Ｖ_ＣＳをＬＰＦ３４により帯域制限した電圧であ
るため、その直流成分は制御電圧Ｖ_ＣＳの直流成分に等
しい。したがって、ＶＣＯ３３及び３８には、式（４）
に示すように、制御電圧として同一の制御電圧Ｖ_ＣＳの
直流成分が印加されることになる。Ｖ_ＲＥＦ≒Ｖ_ＣＳ・・・（４）ＶＣＯ３３は、上記したように、ＶＣＯ３８と同一の半
導体チップ上に形成されているため、ほぼ同一の周波数
制御特性（変換利得）Ｋ_Ｖを有し、これにより、ＶＣＯ
３３の発振周波数ｆを周波数（Ｎ／Ｍ×ｆ_Ｒ）（式
（１）参照）にほぼ一致させることができる。ここで、
ＶＣＯ３３の周波数制御特性（変換利得）Ｋ _Ｖ１は、制
御電圧Ｖ_Ｃ及び発振周波数ｆから式（５）で定義され、
ＶＣＯ３８の周波数制御特性（変換利得）Ｋ_Ｖ２は、制
御電圧Ｖ_ＣＳ及び発振周波数ｆ_Ｌから式（６）で定義さ
れる。そして、式（７）が成立する。Ｋ_Ｖ１＝ｆ_Ｌ／Ｖ_ＣＳ・・・（５）Ｋ_Ｖ2＝ｆ／Ｖ_Ｃ・・・（６）Ｋ_Ｖ＝Ｋ_Ｖ１≒Ｋ_Ｖ２・・・（７）デジタル周波数制御データＤＦが−Ｆ_Ｓ／２から＋Ｆ_Ｓ
／２まで変化する場合、ＤＡＣ３２から出力される制御
電圧Ｖ_Ｃは、式（８）に従って変化するが、ＤＡＣ３２
の変換利得Ｇは周囲温度や素子のバラツキに無関係に設
定することができる。Ｖ_Ｃ＝Ｖ_ＲＥＦ×（１＋Ｇ×ＤＦ）・・・（８）何故なら、変換利得Ｇは、ＤＡＣ３２を構成する各素子
のパラメータの絶対値ではなく、相対値で定まるので、
ＤＡＣ３２を構成する各素子が同一の半導体チップ上に
形成されていれば、周囲温度の変化や素子のバラツキに
依存しないからである。例えば、ＤＡＣ３２が抵抗スト
リング型である場合、変換利得Ｇは抵抗の相対比により
設定される。したがって、ＶＣＯ３３の発振周波数ｆ
は、式（１）、式（４）、式（６）、式（７）及び式
（８）より、式（９）で表される。ｆ＝Ｎ／Ｍ×ｆ_Ｒ×（１＋Ｇ×ＤＦ）・・・（９）

【００３０】このように、この例の構成によれば、ＤＡ
Ｃ３２の基準電圧Ｖ_ＲＥＦを、同一の半導体チップ上に
設けたＰＬＬ３１の制御電圧Ｖ_ＣＳに基づいて生成して
いる。したがって、周囲温度や素子のバラツキ等により
ＶＣＯ３３の周波数制御特性（変換利得）Ｋ_Ｖの絶対値
が変化しても、ＶＣＯ３３の発振周波数ｆが一定に保持
されるように基準電圧Ｖ_ＲＥＦが自動的に制御され、こ
れにより、自走周波数の絶対精度の高いデジタル制御発
振器を実現することができる。また、この例の構成によ
れば、ＰＬＬ３１の制御電圧Ｖ_ＣＳを、遮断周波数がル
ープフィルタ３７の遮断周波数の１０分の１以下に設定
されたＬＰＦ３４を通過させることにより、ＰＬＬ３１
のジッタノイズを取り除いた後に基準電圧Ｖ_Ｒ _ＥＦとし
てＤＡＣ３２に供給している。したがって、この例の構
成によれば、位相ジッタが小さいデジタル制御発振器を
実現することができる。ここで、以下に一例を示す。例
えば、基準クロックＣＫ_Ｒの周波数ｆ_Ｒが２７ＭＨｚで
あり、分周器３５の分周比Ｍを５、分周器３９の分周比
Ｎを２９に設定した場合、式（１）より、ＶＣＯ３８の
発振周波数ｆ_Ｌは、１５６．６ＭＨｚで発振する。この
場合、ループフィルタ３７の通過帯域は、０〜３００ｋ
Ｈｚに設定するのに対し、ＬＰＦ３４の遮断周波数は、
３０ｋＨｚ以下に設定する。これにより、ＶＣＯ３３
は、デジタル周波数制御データＤＦに基づいて、（１５
６．６±１５）ＭＨｚの範囲で発振するが、（１５６．
６ＭＨｚ±３００ｋＨｚ）以内のジッタノイズを約１０
分の１に抑制することができる。さらに、この例の構成
によれば、第１の従来例のようにＲＯＭ７もプログラマ
ブル電流源も用いていない。したがって、デジタル制御
発振器を１個の半導体チップ上に形成しても、発振周波
数の温度依存性と電源電圧依存性が小さいという利点は
そのままで、簡単な製造工程で安価に、かつ、高精度の
外付け部品を設けることなく小型に構成することができ
る。また、この例の構成によれば、図２に示すように、
ＶＣＯ３３及び３８をＣＭＯＳ構造のインバータＩＮＶ
_１〜ＩＮＶ_６を用いたリング発振器で構成している。し
たがって、ＶＣＯ３３及び３８を少ない素子数で簡単に
構成することができるとともに、定電流で駆動している
ので、インバータＩＮＶ_１〜ＩＮＶ_６の貫通電流が小さ
く、消費電力を削減することができる。さらに、インバ
ータＩＮＶ_１〜ＩＮＶ_６の段数を変更するだけでＶＣＯ
３３及び３８の発振周波数を容易に設定することができ
る。さらに、この例の構成によれば、"Ｌ"レベルの発振
スタート信号ＳＴ又はスタンバイ信号ＳＢにより、第５
段の遅延素子に流れる電流を遮断するとともに、第１段
の遅延素子の入力端を"Ｈ"レベルに固定して、ＶＣＯ３
３及び３８の発振を停止している。したがって、この例
の構成によれば、発振スタート信号ＳＴ又はスタンバイ
信号ＳＢを"Ｌ"レベルから"Ｈ"レベルに変化させること
により、第５段の遅延素子の出力電圧が第１段の遅延素
子の入力端に伝達され、ＶＣＯ３３及び３８は直ちに安
定な発振を開始することができる。

【００３１】Ｂ．第２の実施例次に、この発明の第２の実施例について説明する。図５
は、この発明の第２の実施例であるデジタル制御発振器
の構成を示すブロック図である。この図において、図１
の各部に対応する部分には同一の符号を付け、その説明
を省略する。この図に示すデジタル制御発振器において
は、図１に示すＰＬＬ３１、ＤＡＣ３２及びＶＣＯ３３
に換えて、ＰＬＬ４１、ＤＡＣ４２及びＣＣＯ４３が新
たに設けられている。この例のデジタル制御発振器も、
上記した第１の実施例におけるデジタル制御発振器と同
様に、１個の半導体チップ上に形成されている。

【００３２】図５に示すＰＬＬ４１においては、図１に
示すＶＣＯ３８に換えて、ＣＣＯ４４が新たに設けられ
ている。ＣＣＯ４４は、ＤＡＣ４２から供給される制御
電流Ｉ_Ｓに基づいて発振周波数ｆ_Ｌが制御された内部ク
ロックＣＫ_ＩＮを生成して分周器３９に供給する。な
お、ＣＣＯ４４は、外部から供給される"Ｈ"レベルのス
タンバイ信号ＳＢに基づいてスタンバイ状態になる。ま
た、ＣＣＯ４３は、ＤＡＣ４２から供給される制御電流
Ｉ_Ｃに基づいて発振周波数ｆが制御されたクロックＣＫ
を出力する。なお、ＣＣＯ４３は、外部から供給され
る"Ｈ"レベルの発振開始信号ＳＴに基づいて発振を開始
する。ＣＣＯ４３及び４４は同一の回路構成である。

【００３３】ここで、図６にＣＣＯ４３及び４４の構成
の一例である回路図を示す。この例のＣＣＯ４３及び４
４は、ＰチャネルのＭＯＳトランジスタＱ_２１〜Ｑ _２７
と、ＮチャネルのＭＯＳトランジスタＱ_２８〜Ｑ
_３５と、ＣＭＯＳ構造のインバータＩＮＶ_１１〜ＩＮＶ
_１６とから構成されている。ＭＯＳトランジスタＱ _２８
と、ＭＯＳトランジスタＱ_２９〜Ｑ_３４とは、カレント
ミラー回路を構成しており、制御電流Ｉ_Ｃ又はＩ_Ｓに等
しい又は数倍の定電流をＭＯＳトランジスタＱ_２９〜Ｑ
_３４のドレイン電流として供給する。同様に、ＭＯＳト
ランジスタＱ _２１と、ＭＯＳトランジスタＱ_２２〜Ｑ
_２６とは、カレントミラー回路を構成しており、制御電
流Ｉ_Ｃ又はＩ_Ｓに等しい又は数倍の定電流をＭＯＳトラ
ンジスタＱ_２２〜Ｑ_２６のドレイン電流として供給す
る。

【００３４】ＭＯＳトランジスタＱ_２２及びＱ_３０並び
にインバータＩＮＶ_１１は第１段の遅延素子を、ＭＯＳ
トランジスタＱ_２３及びＱ_３１並びにインバータＩＮＶ
_１２は第２段の遅延素子を、ＭＯＳトランジスタＱ_２４
及びＱ_３２並びにインバータＩＮＶ_１３は第３段の遅延
素子を各々構成している。同様に、ＭＯＳトランジスタ
Ｑ_２５及びＱ_３３並びにインバータＩＮＶ_１４は第４段
の遅延素子を、ＭＯＳトランジスタＱ_２６及びＱ_３４５
並びにインバータＩＮＶ_１５は第５段の遅延素子を各々
構成している。この遅延素子が奇数段（図６の例では５
段）だけリング状に接続されることにより、リング発振
器を構成している。リング発振器の発振周波数は、制御
電流Ｉ_Ｃ又はＩ_Ｓによって制御される。"Ｌ"レベルの発
振スタート信号ＳＴ又はスタンバイ信号ＳＢが供給され
ると、ＭＯＳトランジスタＱ_２７がオンするとともに、
ＭＯＳトランジスタＱ_３５がオフすることにより、ＭＯ
ＳトランジスタＱ_２６及びＱ_３４並びにインバータＩＮ
Ｖ_１５からなる第５段の遅延素子に流れる電流が遮断さ
れるとともに、ＭＯＳトランジスタＱ_２２及びＱ_３ _０並
びにインバータＩＮＶ_１１からなる第１段の遅延素子の
入力端が"Ｈ"レベルに固定される。これにより、ＣＣＯ
４３及び４４は、発振を停止する。インバータＩＮＶ
_１６は、ＭＯＳトランジスタＱ_２６及びＱ_３４並びにイ
ンバータＩＮＶ _１５からなる第５段の遅延素子の出力ク
ロックを反転するとともに、波形整形して、クロックＣ
Ｋ又は内部クロックＣＫ_ＩＮとして出力する。

【００３５】図５に示すＤＡＣ４２は、電流出力型であ
り、ループフィルタ３７から供給される制御電圧Ｖ_ＣＳ
を制御電流Ｉ_Ｓに変換するとともに、制御電流Ｉ_Ｓを用
いて、外部から供給されるデジタル周波数制御データＤ
Ｆを、アナログの制御電流Ｉ _Ｃに変換し、制御電流Ｉ_Ｓ
をＣＣＯ４４に、制御電流Ｉ_ＣをＣＣＯ４３に各々供給
する。ここで、図７にＤＡＣ４２の構成の一例である回
路図を示す。この例のＤＡＣ４２は、ＰチャネルのＭＯ
ＳトランジスタＱ_４１〜Ｑ_５９と、ＮチャネルのＭＯＳ
トランジスタＱ_６０と、抵抗Ｒ_２と、ＬＰＦ４５とから
構成されている。ＭＯＳトランジスタＱ_６０及び抵抗Ｒ
_２は、電圧・電流変換回路を構成しており、ＭＯＳトラ
ンジスタＱ_６０のゲートに印加された制御電圧Ｖ_ＣＳを
制御電流Ｉ_Ｓに変換する。ＭＯＳトランジスタＱ_４１及
びＱ_４２は、カレントミラー回路を構成しており、制御
電流Ｉ_Ｓに等しい定電流をＭＯＳトランジスタＱ_４２の
ドレイン電流として供給する。制御電流Ｉ_Ｓは、図５に
示すＰＬＬ４１を構成するＣＣＯ４４に供給される。

【００３６】カレントミラー回路に流れる制御電流Ｉ_Ｓ
は、ＬＰＦ４５を構成する抵抗Ｒ_３を介して、同じくＬ
ＰＦ４５を構成するコンデンサＣ_１と、ＭＯＳトランジ
スタＱ_４３〜Ｑ_５１に供給される。ＭＯＳトランジスタ
Ｑ_４１と、ＭＯＳトランジスタＱ_４３〜Ｑ_５０とは、カ
レントミラー回路を構成しており、制御電流Ｉ_ＳをＬＰ
Ｆ４５により平滑化した平滑化電流の２^ｎ（ｎは正の整
数、図７の例では、ｎ＝０〜７）で重み付けされた定電
流をＭＯＳトランジスタＱ_４３〜Ｑ_５０のドレイン電流
として供給する。すなわち、ＭＯＳトランジスタＱ_４３
〜Ｑ_５０のゲートサイズは、ＭＯＳトランジスタＱ_４１
のゲートサイズに対して上記各定電流を生成するように
予め設定されている。同様に、ＭＯＳトランジスタＱ
_４１と、ＭＯＳトランジスタＱ_５１とは、カレントミラ
ー回路を構成しており、平滑化電流から平滑化電流の２
^７倍の定電流を減算した定電流をＭＯＳトランジスタＱ
_５１のドレイン電流として供給する。すなわち、ＭＯＳ
トランジスタＱ_５１のゲートサイズは、ＭＯＳトランジ
スタＱ_４１のゲートサイズに対して上記定電流を生成す
るように予め設定されている。ＭＯＳトランジスタＱ
_５２〜Ｑ_５９は、外部から供給される８ビットのデジタ
ル周波数制御データＤＦの対応するビットによりオン／
オフされ、対応するＭＯＳトランジスタＱ_４３〜Ｑ_５０
に流れる定電流を上記ＭＯＳトランジスタＱ_５１に流れ
る定電流と加算して制御電流Ｉ_Ｃとして出力させる。制
御電流Ｉ_Ｃは、図５に示すＣＣＯ４３に供給される。な
お、ＬＰＦ４５の遮断周波数は、上記したＬＰＦ３４と
同様、ループフィルタ３７の遮断周波数の１０分の１以
下に設定する。

【００３７】次に、上記構成のデジタル制御発振器の動
作について説明する。まず、ＰＬＬ４１の動作について
説明する。まず、位相検出器３６、ループフィルタ３７
及びＣＣＯ４４は、"Ｈ"レベルのスタンバイ信号ＳＢに
基づいて各々スタンバイ状態になる。次に、基準クロッ
クＣＫ_Ｒは、分周器３５において、分周周波数設定デー
タＤＤＦ_１に基づいて１／Ｍに分周された後、分周クロ
ックＦ_１として位相検出器３６に供給される。一方、Ｃ
ＣＯ４４から出力された内部クロックＣＫ_ＩＮは、分周
器３９において、逓倍周波数設定データＤＤＦ_２に基づ
いて１／Ｎに分周された後、分周クロックＦ _２として位
相検出器３６に供給される。これにより、位相検出器３
６において、分周クロックＦ_１と分周クロックＦ_２との
間の位相差が検出され、この位相差に応じた位相差信号
がループフィルタ３７に供給される。したがって、ルー
プフィルタ３７において、上記位相差信号に基づいて内
部のコンデンサに電荷が充放電され、制御電圧Ｖ_ＣＳが
生成され、ＤＡＣ４２に供給される。一方、ＤＡＣ４２
から出力された制御電流Ｉ_Ｓは、ＣＣＯ４４に供給され
る。これにより、ＣＣＯ４４において、制御電流Ｉ_Ｓに
基づいて発振周波数ｆ_Ｌが制御された内部クロックＣＫ
_ＩＮが生成される。発振周波数ｆ_Ｌは、制御電流Ｉ_Ｓの
増加するにつれて増加するが、ＣＣＯ４４の周囲温度や
ＣＣＯ４４を構成している回路素子のバラツキ等により
その増加の割合が変動する。

【００３８】次に、ＤＡＣ４２及びＣＣＯ４３の動作に
ついて説明する。まず、ＣＣＯ４３は、"Ｈ"レベルの発
振開始信号ＳＴに基づいて発振を開始する。次に、ＰＬ
Ｌ４１を構成するループフィルタ３７から出力された制
御電圧Ｖ _ＣＳは、ＤＡＣ４２において、制御電流Ｉ_Ｓに
変換されるとともに、ＬＰＦ４５において平滑化された
後、ＭＯＳトランジスタＱ_４３〜Ｑ_５１に供給される。
これにより、デジタル周波数制御データＤＦは、ＤＡＣ
４２において、制御電流Ｉ _Ｓに基づいてアナログの制御
電流Ｉ_Ｃに変換される。したがって、ＣＣＯ４３におい
て、制御電流Ｉ_Ｃに基づいて発振周波数ｆが制御された
クロックＣＫが生成される。

【００３９】このように、この例の構成によれば、ルー
プフィルタ３７から出力された制御電圧Ｖ_ＣＳを電流駆
動型のＤＡＣ４２において直接ＣＣＯ４３の制御電流Ｉ
_Ｃ及びＣＣＯ４４の制御電流Ｉ_Ｓに変換している。した
がって、上記した第１の実施例においてＶＣＯ３３及び
３８に内蔵している電圧−電流変換用のＭＯＳトランジ
スタＱ_９及び抵抗Ｒ_１（図２参照）は不要である。これ
により、この例の構成によれば、上記した第１の実施例
に比べて、ＭＯＳトランジスタＱ_９及び抵抗Ｒ _１の相対
精度によるデジタル制御発振器の周波数誤差をより小さ
くすることができる。また、この例の構成によれば、図
７に示すように、ＤＡＣ４２において、抵抗Ｒ_３及びコ
ンデンサＣ_１より構成されるＬＰＦ４５によりＰＬＬ４
１から出力される制御電圧Ｖ_ＣＳに含まれているジッタ
ノイズを除去している。したがって、上記した第１の実
施例のように、個別にＬＰＦ３４を設けることなく、位
相ジッタが小さいデジタル制御発振器を実現することが
できる。また、この例の構成によれば、ＤＡＣ４２は、
基準電圧Ｖ_ＣＳを制御電流Ｉ_Ｓに変換する電圧・電流変
換回路と、制御電流Ｉ_Ｓを出力するカレントミラー回路
と、ＬＰＦ４５と、ＬＰＦ４５の出力電流に対し２^７で
重み付けされた８個の電流を出力するカレントミラー回
路と、８個の電流のうち、８ビットのデジタル周波数制
御データＤＦに対応した電流を加算して制御電流Ｉ_Ｃと
して出力する加算回路とにより構成されている。したが
って、ＤＡＣ４２の回路構成が簡単で、２ ^７の重み付け
はＭＯＳトランジスタのゲート寸法やＭＯＳトランジス
タの個数の選択だけで行うことができるので、高い精度
を得やすい。さらに、デジタル周波数制御データＤＦの
入力端からＤＡＣ４２の出力端までの間に増幅回路が介
挿されないので、セットリング時間を短縮することがで
きる。さらに、この例の構成によれば、図７に示すよう
に、デジタル周波数制御データＤＦによりＤＡＣ４２を
構成するＭＯＳトランジスタＱ_５２〜Ｑ_５９を直接駆動
している。したがって、この例の構成によれば、上記し
た第１の実施例に比べて、デジタル周波数制御データＤ
Ｆの変化に対する発振周波数ｆのセットリング時間を短
縮することができる。何故なら、デジタル周波数制御デ
ータＤＦの変化に対して、電圧・電流変換回路を経るこ
となく直接リング発振器の制御電流をスイッチングして
いるため、通常のＶＣＯにおいてセットリング時間に含
まれる電圧・電流変換回路の遅延時間を削減することが
できるからである。例えば、電圧・電流変換回路の遅延
時間を除いたＤＡＣのセットリング時間を２０nsec、電
圧・電流変換回路の遅延時間を２０nsecとすると、この
例の構成によれば、セットリング時間を２０nsecに短縮
することができる。この他、この例の構成によれば、上
記した第１の実施例で得られる効果は当然に得られる。

【００４０】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の各実施例においては、ＶＣＯ３３及び３８並びにＣＣ
Ｏ４３及び４４は、ＣＭＯＳ構造のインバータを有する
遅延素子を奇数段接続したリング発振器により構成する
例を示したが、これに限定されない。例えば、ＶＣＯ３
３及び３８並びにＣＣＯ４３及び４４は、容量負荷の差
動増幅回路を遅延素子として用いたリング発振器により
構成しても良い。さらに、ＶＣＯ３３及び３８並びにＣ
ＣＯ４３及び４４は、マルチバイブレータ型のＶＣＯ又
はＣＣＯなど、一般に公知の構造を有する回路により構
成しても良い。また、上述の各実施例においては、基準
クロックＣＫ_Ｒを１／Ｍに分周して分周クロックＦ_１を
出力する分周器３５を設ける例を示したが、これに限定
されず、基準クロックＣＫ_Ｒとして分周クロックＦ_１と
同一の周波数を有するクロックを供給するように構成し
ても良い。この構成によれば、分周器３５は不要とな
る。また、上述の各実施例においては、ＶＣＯ３３及び
３８並びにＣＣＯ４３及び４４は、"Ｌ"レベルの発振ス
タート信号ＳＴ又はスタンバイ信号ＳＢにより、第５段
の遅延素子に流れる電流を遮断するとともに、第１段の
遅延素子の入力端を"Ｈ"レベルに固定して、発振を停止
させる例を示したが、これに限定されない。第１段の遅
延素子の入力端を"Ｌ"レベルに固定しても良い。また、
上述の第２の実施例においては、デジタル周波数制御デ
ータＤＦのビット数を８ビットとし、ＤＡＣ４２の構成
もそれに応じたものとしたが、これに限定されず、デジ
タル周波数制御データＤＦのビット数をｎビット（ｎは
正の整数）とし、ＤＡＣ４２においても２^ｎで重み付け
された（ｎ＋１）個の電流を出力するカレントミラー回
路を設けても良い。

【００４１】

【発明の効果】以上説明したように、この発明の構成に
よれば、デジタル周波数制御データを基準電圧を用いて
アナログの第１の制御電圧に変換するデジタル・アナロ
グ変換器と、第１の制御電圧に基づいて発振周波数が制
御されたクロックを出力する第１の電圧制御発振器と、
基準クロックと分周クロックとの間の位相差に応じた位
相差信号を出力する位相検出器と、位相差信号を平滑化
して第２の制御電圧として出力するループフィルタと、
第２の制御電圧に基づいて発振周波数が制御された内部
クロックを出力する第２の電圧制御発振器と、設定され
た分周比に基づいて、内部クロックを分周して分周クロ
ックとして出力する分周器と、第２の制御電圧を平滑化
して基準電圧として出力するロー・パス・フィルタとを
備えてなる。したがって、簡単な製造工程で安価に、か
つ、高精度の外付け部品を設けることなく半導体チップ
上にデジタル制御発振器を構成できる。しかも、このデ
ジタル制御発振器は、位相ジッタも低く、自走周波数の
絶対精度が高く、発振周波数の温度依存性と電源電圧依
存性が小さい。

【図面の簡単な説明】

【図１】この発明の第１の実施例であるデジタル制御発
振器の構成を示すブロック図である。

【図２】同デジタル制御発振器を構成するＶＣＯ３３及
び３８の構成を示す回路図である。

【図３】制御電圧Ｖ_ＣＳに対するＶＣＯ３８の発振周波
数ｆ_Ｌの特性の一例を示す図である。

【図４】デジタル周波数制御データＤＦに対するＶＣＯ
３３の発振周波数ｆの特性の一例を示す図である。

【図５】この発明の第２の実施例であるデジタル制御発
振器の構成を示すブロック図である。

【図６】同デジタル制御発振器を構成するＣＣＯ４３及
び４４の構成を示す回路図である。

【図７】同デジタル制御発振器を構成するＤＡＣ４２の
構成を示す回路図である。

【図８】第１の従来例であるＡＰＬＬの構成例を示すブ
ロック図である。

【図９】第２の従来例である、ＤＳＰ１１及びプロセッ
サ１２に接続された多重ＰＬＬのクロック回復回路１３
の構成例を示すブロック図である。

【符号の説明】

３１，４１ＰＬＬ３２，４２ＤＡＣ３３，３８ＶＣＯ３４，４５ＬＰＦ３５，３９分周器３６位相検出器３７ループフィルタ４３，４４ＣＣＯＱ_４１，Ｑ_４２ＭＯＳトランジスタ（第１のカレント
ミラー回路）Ｑ_４３〜Ｑ_５１ＭＯＳトランジスタ（第２のカレント
ミラー回路）Ｑ_５２〜Ｑ_５９ＭＯＳトランジスタ（加算回路）Ｑ_６０ＭＯＳトランジスタ（電圧・電流変換回
路）Ｒ_２抵抗（電圧・電流変換回路）

Claims

【特許請求の範囲】

【請求項１】デジタル周波数制御データを基準電圧を
用いてアナログの第１の制御電圧に変換するデジタル・
アナログ変換器と、前記第１の制御電圧に基づいて発振周波数が制御された
クロックを出力する第１の電圧制御発振器と、基準クロックと分周クロックとの間の位相差に応じた位
相差信号を出力する位相検出器と、前記位相差信号を平滑化して第２の制御電圧として出力
するループフィルタと、前記第２の制御電圧に基づいて発振周波数が制御された
内部クロックを出力する第２の電圧制御発振器と、設定された分周比に基づいて、前記内部クロックを分周
して前記分周クロックとして出力する分周器と、前記第２の制御電圧を平滑化して前記基準電圧として出
力するロー・パス・フィルタとを備えてなることを特徴
とするデジタル制御発振器。
【請求項２】前記ロー・パス・フィルタの遮断周波数
は、前記ループフィルタの遮断周波数の１０分の１以下
に設定されていることを特徴とする請求項１記載のデジ
タル制御発振器。
【請求項３】前記第１及び第２の電圧制御発振器は、
同一の回路構成であり、ともに１個の半導体チップ上に
形成されていることを特徴とする請求項１又は２記載の
デジタル制御発振器。
【請求項４】前記第１及び第２の電圧制御発振器は、
ＣＭＯＳ構造のインバータを有する遅延素子を奇数段リ
ング状に接続して構成したリング発振器からなることを
特徴とする請求項３記載のデジタル制御発振器。
【請求項５】前記第１及び第２の電圧制御発振器は、
外部から供給される制御信号により最終段の遅延素子に
流れる電流が遮断されるとともに、第１段の遅延素子の
入力端が所定の電圧に固定されることにより、発振を停
止することを特徴とする請求項４記載のデジタル制御発
振器。
【請求項６】基準電圧を第１の制御電流に変換すると
ともに、前記第１の制御電流を内部に設けられたロー・
パス・フィルタで平滑化して得られた平滑化電流を用い
てデジタル周波数制御データをアナログの第２の制御電
流に変換するデジタル・アナログ変換器と、前記第２の制御電流に基づいて発振周波数が制御された
クロックを出力する第１の電流制御発振器と、基準クロックと分周クロックとの間の位相差に応じた位
相差信号を出力する位相検出器と、前記位相差信号を平滑化して前記基準電圧として出力す
るループフィルタと、前記第１の制御電流に基づいて発振周波数が制御された
内部クロックを出力する第２の電流制御発振器と、設定された分周比に基づいて、前記内部クロックを分周
して前記分周クロックとして出力する分周器とを備えて
なることを特徴とするデジタル制御発振器。
【請求項７】前記ロー・パス・フィルタの遮断周波数
は、前記ループフィルタの遮断周波数の１０分の１以下
に設定されていることを特徴とする請求項６記載のデジ
タル制御発振器。
【請求項８】前記第１及び第２の電流制御発振器は、
同一の回路構成であり、ともに１個の半導体チップ上に
形成されていることを特徴とする請求項６又は７記載の
デジタル制御発振器。
【請求項９】前記第１及び第２の電流制御発振器は、
ＣＭＯＳ構造のインバータを有する遅延素子を奇数段リ
ング状に接続して構成したリング発振器からなることを
特徴とする請求項８記載のデジタル制御発振器。
【請求項１０】前記第１及び第２の電流制御発振器
は、外部から供給される制御信号により最終段の遅延素
子に流れる電流が遮断されるとともに、第１段の遅延素
子の入力端が所定の電圧に固定されることにより、発振
を停止することを特徴とする請求項９記載のデジタル制
御発振器。
【請求項１１】前記デジタル・アナログ変換器は、前記基準電圧を前記第１の制御電流に変換する電圧・電
流変換回路と、前記第１の制御電流を出力する第１のカレントミラー回
路と、前記ロー・パス・フィルタと、前記平滑化電流に対し２^ｎ（ｎは正の整数）で重み付け
された（ｎ＋１）個の電流を出力する第２のカレントミ
ラー回路と、前記（ｎ＋１）個の電流のうち、（ｎ＋１）ビットの前
記デジタル周波数制御データに対応した電流を加算して
前記第２の制御電流として出力する加算回路とを備えて
なることを特徴とする請求項６乃至１０のいずれか１に
記載のデジタル制御発振器。