JP2019165394A - 電圧制御発振器及び電圧制御発振器を備えた位相同期回路 - Google Patents

Abstract

【課題】安定したクロック信号を出力可能な電圧制御発振器または位相同期回路を提供する。【解決手段】実施形態の電圧制御発振器は、制御電圧ＶＬＰＦに応じた電流Ｉ１を出力する電圧−電流変換回路及びホールド回路１４１１と、電流Ｉ１に応じた電流Ｉ２を出力する電流加算回路１４１３と、電流Ｉ１に応じた電流Ｉ３を出力する電流減算回路１４１４と、第１周波数帯域を通過させ、電流Ｉ２のノイズを低減する狭帯域ローパスフィルタ１４１２と、制御電圧ＶＬＰＦに応じた電流Ｉ４から電流Ｉ３を減算した電流Ｉ５に応じて、電流Ｉ６を出力する電圧−電流変換器１４２と、第１周波数帯域と異なる第２周波数帯域を通過させ、電流Ｉ６のノイズを低減するローパスフィルタ１４２１と、電流Ｉ２と電流Ｉ６とを合わせた電流ＩＯＵＴに基づいて、クロック信号を発振する電流制御発振器１４３とを備える。【選択図】図２

Description

実施形態は、電圧制御発振器及び電圧制御発振器を備えた位相同期回路に関するものである。

クロック信号の生成に用いられる位相同期回路（ＰＬＬ：Phase locked loop）が知られている。位相同期回路は、例えば電圧制御発振器を備えている。

特開２０１１−７８０５４号公報

安定したクロック信号を出力可能な電圧制御発振器または位相同期回路を提供する。

実施形態の電圧制御発振器は、第１電圧に応じた第１電流を出力する電流源と、前記第１電流に応じた第２電流を出力する第１回路と、前記第１電流に応じた第３電流を出力する第２回路と、第１周波数帯域を通過させ、前記第２電流のノイズを低減する第１フィルタと、前記第１電圧に応じた第４電流から前記第３電流を減算した第５電流に応じて、第６電流を出力する電圧−電流変換器と、前記第１周波数帯域と異なる第２周波数帯域を通過させ、前記第６電流のノイズを低減する第２フィルタと、前記第２電流と前記第６電流とを合わせた電流に基づいて、クロック信号を発振する電流制御発振器とを具備する。

図１は、実施形態の電圧制御発振器を備えた位相同期回路の構成を示すブロック図である。 図２は、第１実施形態の電圧制御発振器の構成を示す回路図である。 図３は、第１実施形態の電圧制御発振器が含む電圧−電流変換器の入出力特性を示す図である 図４は、比較例の電圧−電流変換器における出力電流の周波数と位相雑音との関係を示す図である。 図５は、第１実施形態の電圧−電流変換器における出力電流の周波数と位相雑音との関係を示す図である。 図６は、第２実施形態の電圧制御発振器の構成を示す回路図である。 図７は、第２実施形態の変形例の電圧制御発振器の構成を示す回路図である。 図８は、第３実施形態の電圧制御発振器の構成を示す回路図である。 図９は、第３実施形態の変形例の電圧制御発振器の構成を示す回路図である。

以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。

各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。

以下に説明する第１〜第３実施形態の電圧制御発振器は、例えば位相同期回路に用いられる。そこでまず、実施形態の電圧制御発振器を備えた位相同期回路の構成について説明する。

［位相同期回路（ＰＬＬ）］
図１は、実施形態の電圧制御発振器を備えた位相同期回路の構成を示すブロック図である。位相同期回路は、位相周波数比較器１１、チャージポンプ１２、ループフィルタ１３、電圧制御発振器（ＶＣＯ：voltage controlled oscillator）１４、及び分周回路１５を備える。

位相周波数比較器１１は、入力された基準クロック信号ＣＫＩと、電圧制御発振器１４から出力され分周回路１５により分周されたクロック信号ＣＫＤとを比較し、位相差（あるいは周波数差）を検出する。

チャージポンプ１２は、位相周波数比較器１１による比較結果に応じて電流パルスを出力し、この電流パルスに応じた制御電圧ＶＬＰＦを電圧制御発振器１４に供給する。ループフィルタ１３は、チャージポンプ１２から供給される制御電圧ＶＬＰＦ（あるいは電流パルス）のノイズを低減する。

電圧制御発振器１４は、電流源及び狭帯域フィルタ１４１、電圧−電流変換器（ＶＩＣ）１４２、及び電流制御発振器（ＩＣＯ）１４３を有する。電圧制御発振器１４は、制御電圧ＶＬＰＦに応じた周波数を持つクロック信号ＣＫＯを出力する。電圧制御発振器１４の詳細については後述する。

分周回路１５は、クロック信号ＣＫＯを分周し、クロック信号ＣＫＤを出力する。

［１］第１実施形態
次に、図２を用いて、第１実施形態の電圧制御発振器１４について説明する。

［１−１］電圧制御発振器の構成
図２は、第１実施形態の電圧制御発振器の構成を示す回路図である。電圧制御発振器１４は、前述したように、電流源及び狭帯域フィルタ１４１、電圧−電流変換器１４２、及び電流制御発振器１４３を備える。

電流源及び狭帯域フィルタ１４１は、電圧−電流変換回路及びホールド回路１４１１、狭帯域ローパスフィルタ１４１２、電流加算回路１４１３、電流減算回路１４１４、及びｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）ＰＴ１を含む。

狭帯域ローパスフィルタ１４１２は、抵抗Ｒ１及びコンデンサＣ１を含む。電流加算回路１４１３はｐＭＯＳトランジスタＰＴ２を含み、電流減算回路１４１４はｐＭＯＳトランジスタＰＴ３を含む。ｐＭＯＳトランジスタＰＴ１と、ｐＭＯＳトランジスタＰＴ２及びｐＭＯＳトランジスタＰＴ３とはカレントミラー回路を構成する。

電圧−電流変換器１４２は、ｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）ＮＴ１、ｐＭＯＳトランジスタＰＴ４，ＰＴ５、抵抗Ｒ２、及びローパスフィルタ１４２１を含む。ｐＭＯＳトランジスタＰＴ４と、ｐＭＯＳトランジスタＰＴ５とはカレントミラー回路を構成する。ローパスフィルタ１４２１は、抵抗Ｒ３及びコンデンサＣ２を含む。

以下に、図２に示した電圧制御発振器１４における接続関係を述べる。

制御電圧ＶＬＰＦは、電圧−電流変換回路及びホールド回路１４１１の入力端に供給される。電圧−電流変換回路及びホールド回路１４１１の電流入力端は、ｐＭＯＳトランジスタＰＴ１のゲートとドレイン、抵抗Ｒ１の一端に接続される。さらに、抵抗Ｒ１の他端は、コンデンサＣ１の第１電極、ｐＭＯＳトランジスタＰＴ２，ＰＴ３のゲートに接続される。ｐＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３のソース、及びコンデンサＣ１の第２電極は、電源電圧端ＶＤＤに接続される。さらに、電圧−電流変換回路及びホールド回路１４１１の電流出力端は、基準電圧端ＶＳＳ（例えば、接地電圧）に接続される。

また、ｐＭＯＳトランジスタＰＴ２のドレインは、電流制御発振器１４３の入力端に接続される。ｐＭＯＳトランジスタＰＴ３のドレインは、ｐＭＯＳトランジスタＰＴ４のゲートとドレイン、抵抗Ｒ３の一端、及びｎＭＯＳトランジスタＮＴ１のドレインに接続される。さらに、抵抗Ｒ３の他端は、コンデンサＣ２の第１電極、ｐＭＯＳトランジスタＰＴ５のゲートに接続される。ｐＭＯＳトランジスタＰＴ５のドレインは、電流制御発振器１４３の入力端に接続される。ｐＭＯＳトランジスタＰＴ４，ＰＴ５のソース、及びコンデンサＣ２の第２電極は、電源電圧端ＶＤＤに接続される。ｎＭＯＳトランジスタＮＴ１のゲートには、制御電圧ＶＬＰＦが供給される。さらに、ｎＭＯＳトランジスタＮＴ１のソースは、抵抗Ｒ２を介して基準電圧端ＶＳＳに接続される。

［１−２］電圧制御発振器と位相同期回路の動作
まず、電圧制御発振器１４の動作の概要を説明する。図３は、電圧制御発振器１４が含む電圧−電流変換器１４２の入出力特性を示す図である。横軸は電圧−電流変換器１４２に入力される制御電圧ＶＬＰＦを示し、縦軸は電圧−電流変換器１４２から出力される電流ＩＯＵＴを示す。

図３から解るように、電流ＩＯＵＴは、制御電圧ＶＬＰＦの上昇に応じて増加する。制御電圧ＶＬＰＦが電圧Ｖａより低い範囲は、ＰＬＬが動作しない電流範囲０〜Ｉａであり、制御電圧ＶＬＰＦが電圧Ｖａ〜Ｖｂの範囲が、ＰＬＬが動作する電流範囲Ｉａ〜Ｉｂとなる。電流範囲０〜Ｉａにおいて、電流ＩＯＵＴは、固定電流Ｉａとして供給される。そして、電流範囲Ｉａ〜Ｉｂの中央付近が、電流制御発振器１４３によりクロック信号ＣＫＯの周波数が設定されるロック点となる。

実施形態では、前述した固定電流Ｉａを電流源及び狭帯域フィルタ１４１内の電流加算回路１４１３で生成し、ＰＬＬ動作範囲の電流（Ｉａ〜Ｉｂ）を電圧−電流変換器１４２と電流減算回路１４１４で生成する。すなわち、電流源及び狭帯域フィルタ１４１内の電流加算回路１４１３が固定電流Ｉａを出力し、電圧−電流変換器１４２と電流減算回路１４１４が、電流Ｉｂから固定電流Ｉａ分を差し引いた動作範囲電流を出力する。

ここで、固定電流Ｉａは、狭帯域ローパスフィルタ１４１２によってノイズが低減される。動作範囲電流は、ローパスフィルタ１４２１によってノイズが低減される。狭帯域ローパスフィルタ１４１２は、ローパスフィルタ１４２１が持つ通過周波数帯域よりも低い周波数帯域の信号だけを通過させる。すなわち、狭帯域ローパスフィルタ１４１２は、ローパスフィルタ１４２１と比べて狭帯域の通過特性を有する。これにより、固定電流Ｉａのノイズが低減され、電圧−電流変換器１４２から出力される電流ＩＯＵＴのノイズも低減される。この結果、電流制御発振器１４３は、電流ＩＯＵＴに基づいて、安定した周波数のクロック信号ＣＫＯを出力することができる。

次に、図１及び図２を用いて、位相同期回路及び電圧制御発振器１４の動作について説明する。なお以降では、固定電流ＩａをＩ２と表記する。

図１に示すように、基準クロック信号ＣＫＩが位相周波数比較器１１に入力される。位相周波数比較器１１は、入力された基準クロック信号ＣＫＩと、分周回路１５により分周されたクロック信号ＣＫＤとを比較し、位相差（あるいは周波数差）を検出する。位相周波数比較器１１は、検出した位相差（検出結果）をチャージポンプ１２に出力する。

チャージポンプ１２は、受信した位相差に応じた電流パルスを出力し、この電流パルスに対応する制御電圧ＶＬＰＦを電圧制御発振器１４に供給する。このとき、制御電圧ＶＬＰＦは、ループフィルタ１３によりノイズが低減される。

図２に示すように、電圧−電流変換回路及びホールド回路１４１１は、チャージポンプ１２から受け取った制御電圧ＶＬＰＦを、その制御電圧ＶＬＰＦに応じた電流Ｉ１に変換し保持する。すなわち、電圧−電流変換回路及びホールド回路１４１１に電流Ｉ１が流れ、ｐＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３のゲートに、電流Ｉ１に対応する電圧ＶＩ１がそれぞれ供給される。狭帯域ローパスフィルタ１４１２は、ｐＭＯＳトランジスタＰＴ２，ＰＴ３のゲートに供給される電流Ｉ１（あるいは電圧ＶＩ１）のノイズを低減する。

信号を通過させる周波数帯域として、狭帯域ローパスフィルタ１４１２は第１周波数帯域を持ち、ローパスフィルタ１４２１は、第１周波数帯域と異なる第２周波数帯域を持つ。狭帯域ローパスフィルタ１４１２の第１周波数帯域は、ローパスフィルタ１４２１の第２周波数帯域より低いあるいは狭い周波数帯域である。このため、狭帯域ローパスフィルタ１４１２は、ローパスフィルタ１４２１を通過する、第１周波数帯域より高い周波数の信号を遮断する。言い換えると、狭帯域ローパスフィルタ１４１２は、第１周波数帯域にかかる第１遮断周波数より低い周波数の信号を通過させ、前記第１遮断周波数以上の周波数の信号を遮断する。ローパスフィルタ１４２１は、第２周波数帯域にかかる第２遮断周波数より低い周波数の信号を通過させ、第２遮断周波数以上の周波数の信号を遮断する。ローパスフィルタ１４２１の第２遮断周波数は、狭帯域ローパスフィルタ１４１２の第１遮断周波数より高い。

ｐＭＯＳトランジスタＰＴ１とｐＭＯＳトランジスタＰＴ２はカレントミラー回路を構成する。このため、トランジスタＰＴ１に対するトランジスタＰＴ２のサイズ比に応じて、トランジスタＰＴ２のドレインから固定電流Ｉ２が電圧−電流変換器１４２を介して電流制御発振器１４３に出力される。トランジスタＰＴ１に対するトランジスタＰＴ２のサイズ比をＮとすると、電流Ｉ２は“Ｉ１×Ｎ”となる。

また、ｐＭＯＳトランジスタＰＴ１とｐＭＯＳトランジスタＰＴ３もカレントミラー回路を構成する。このため、トランジスタＰＴ１に対するトランジスタＰＴ３のサイズ比に応じて、トランジスタＰＴ３のドレインから電流Ｉ３が、トランジスタＮＴ１のドレイン及びトランジスタＰＴ４のゲートに供給される。このとき、トランジスタＰＴ３のサイズがトランジスタＰＴ１のサイズと同じであるとすると、電流Ｉ３は電流Ｉ１と同じになる。トランジスタＮＴ１のドレインに供給される電流は、トランジスタＰＴ４のゲートに供給される電流よりも十分に大きい。

制御電圧ＶＬＰＦがｎＭＯＳトランジスタＮＴ１のゲートに供給されている。制御電圧ＶＬＰＦの供給によって、トランジスタＮＴ１に流れる電流Ｉ４は、“ＶＬＰＦ／Ｒ２”となる。よって、トランジスタＰＴ４に流れる電流Ｉ５（＝Ｉ４−Ｉ３）は、“（ＶＬＰＦ／Ｒ２）−Ｉ１”となる。

ｐＭＯＳトランジスタＰＴ４とｐＭＯＳトランジスタＰＴ５はカレントミラー回路を構成する。このため、トランジスタＰＴ４に対するトランジスタＰＴ５のサイズ比に応じてその値が定まる電流Ｉ６が、トランジスタＰＴ５のドレインから電流制御発振器１４３に出力される。トランジスタＰＴ４に対するトランジスタＰＴ５のサイズ比をＮとすると、電流Ｉ６（＝（Ｉ４−Ｉ３）×Ｎ）は“((ＶＬＰＦ／Ｒ２)−Ｉ１)×Ｎ”となる。

すると、電流制御発振器１４３に供給される電流ＩＯＵＴ（＝Ｉ２＋Ｉ６＝Ｉ１×Ｎ＋((ＶＬＰＦ／Ｒ２)−Ｉ１)×Ｎ）は、“(ＶＬＰＦ／Ｒ２)×Ｎ”となる。すなわち、前述した電流ＩＯＵＴは“(ＶＬＰＦ／Ｒ２)×Ｎ”である。

その後、電流制御発振器１４３は、電流ＩＯＵＴに応じた周波数を持つクロック信号ＣＫＯを出力する。図１に示すように、電流制御発振器１４３は、クロック信号ＣＫＯを分周回路１５に供給する。分周回路１５は、クロック信号ＣＫＯを分周し、クロック信号ＣＫＤを位相周波数比較器１１出力する。位相周波数比較器１１は、基準クロック信号ＣＫＩと、分周回路１５により分周されたクロック信号ＣＫＤとを比較し、位相差（あるいは周波数差）を検出する。位相周波数比較器１１は、位相差をチャージポンプ１２に出力する。チャージポンプ１２は、位相差に応じた制御電圧ＶＬＰＦを電流源及び狭帯域フィルタ１４１に供給する。このようにして、位相同期回路は、基準クロック信号ＣＫＩとクロック信号ＣＫＤとの位相差の検出と、検出した位相差に応じたクロック信号ＣＫＯの出力とを、位相差が無くなるまで繰り返す。これにより、位相同期回路は、所望の周波数を持つクロック信号ＣＫＯを出力する。

［１−３］第１実施形態の効果
第１実施形態によれば、安定したクロック信号を出力可能な電圧制御発振器または位相同期回路を提供できる。

以下、第１実施形態における効果を詳述する。第１実施形態では、固定電流Ｉ２を供給するための電流（あるいは電圧）に対して狭帯域ローパスフィルタ１４１２を用いてノイズを低減している。また、電流Ｉ６を供給するための電流（あるいは電圧）に対してローパスフィルタ１４２１を用いてノイズを低減している。狭帯域ローパスフィルタ１４１２は、ローパスフィルタ１４２１が持つ周波数帯域よりも低い周波数帯域の信号だけを通過させる。これにより、狭帯域ローパスフィルタ１４１２の周波数帯域より高い周波数のノイズを除去でき、電流ＩＯＵＴが持つ、高い周波数のノイズを低減できる。この結果、電流制御発振器１４３は、電流ＩＯＵＴに基づいて、安定した周波数のクロックを出力することが可能である。

図４は、比較例の電圧−電流変換器における出力電流の周波数と位相雑音との関係を示す図である。比較例では、電圧−電流変換器の内部あるいは出力端にフィルタを設けることにより、図４に示すように、電圧−電流変換器の出力電流に、ある遮断周波数を有する周波数帯域（ＶＩＣ帯域）の通過特性を持たせ、出力電流のノイズ（雑音）を低減する。

しかし、位相同期回路におけるクロック生成のループ安定性を確保するためには、電圧−電流変換器における出力電流の遮断周波数は、位相同期回路における遮断周波数（ＰＬＬ伝達関数）より十分高く設定する必要がある。このため、位相同期回路と電圧−電流変換器における通過帯域（ＰＬＬ伝達関数とＶＩＣ帯域）が重なる中間周波数帯の電流ノイズについては低減することができない。この中間周波数帯は、ＶＩＣ雑音通過域に対応する。

図５は、第１実施形態の電圧−電流変換器１４２における出力電流の周波数と位相雑音との関係を示す図である。第１実施形態では、狭帯域ローパスフィルタ１４１２を用いて電流源の電流に対応する固定電流Ｉ２の電流ノイズを低減する。固定電流Ｉ２はＰＬＬの動作範囲の電流ではないため、狭帯域ローパスフィルタ１４１２を用いてノイズを低減しても問題は生じない。一方、電流Ｉ６は、ＰＬＬの動作範囲の電流であるため、狭帯域ローパスフィルタ１４１２より高い周波数帯域の通過特性を持つローパスフィルタ１４２１を用いてノイズを除去する。これにより、ＶＩＣ帯域の通過特性を残したまま、固定電流に対する通過周波数帯域を下げ、電流ＩＯＵＴにおける電流ノイズを低減する。この結果、電流制御発振器１４３は、高い周波数のノイズが低減された電流ＩＯＵＴに基づいて、安定した周波数のクロックを出力することができる。

［２］第２実施形態
次に、第２実施形態の電圧制御発振器について説明する。第１実施形態では、電圧−電流変換回路及びホールド回路１４１１を用いて制御電圧ＶＬＰＦから電流Ｉ１を設定したが、第２実施形態では、ホールド回路、アナログ−デジタル変換器（ＡＤＣ：analog to digital converter）、及び電流デジタル−アナログ変換器（電流ＤＡＣ：digital to analog converter）を用いて電流Ｉ１を設定する。第２実施形態では第１実施形態と異なる点について主に説明する。

［２−１］電圧制御発振器の構成
図６は、第２実施形態の電圧制御発振器の構成を示す回路図である。第２実施形態は、第１実施形態の電流源及び狭帯域フィルタ１４１において、電圧−電流変換回路及びホールド回路１４１１に換えて、ホールド回路１４１５、アナログ−デジタル変換器（ＡＤＣ）１４１６、及び電流デジタル−アナログ変換器（電流ＤＡＣ）１４１７を備える。

制御電圧ＶＬＰＦがホールド回路１４１５の入力端に供給される。ホールド回路１４１５の出力端がＡＤＣ１４１６の入力端に接続され、ＡＤＣ１４１６の出力端が電流ＤＡＣ１４１７の入力端に接続される。さらに、電流ＤＡＣ１４１７の電流入力端にトランジスタＰＴ１のゲートとドレインが接続され、電流ＤＡＣ１４１７の電流出力端に基準電圧端ＶＳＳが接続される。その他の構成は、前述した第１実施形態と同様である。

次に、図７を用いて、第２実施形態の変形例の電圧制御発振器について説明する。図７は、第２実施形態の変形例の電圧制御発振器の構成を示す回路図である。

変形例では、ＡＤＣ１４１６と電流ＤＡＣ１４１７の間にホールド回路１４１５を設ける。すなわち、制御電圧ＶＬＰＦがＡＤＣ１４１６の入力端に供給される。ＡＤＣ１４１６の出力端がホールド回路１４１５の入力端に接続され、ホールド回路１４１５の出力端が電流ＤＡＣ１４１７の入力端に接続される。さらに、電流ＤＡＣ１４１７の電流入力端にトランジスタＰＴ１のゲートとドレインが接続され、電流ＤＡＣ１４１７の電流出力端に基準電圧端ＶＳＳが接続される。その他の構成は、前述した第１実施形態と同様である。

［２−２］電圧制御発振器の動作
図６に示した第２実施形態の動作は以下のようになる。制御電圧ＶＬＰＦがホールド回路１４１５に供給される。ホールド回路１４１５は、制御電圧ＶＬＰＦの値を保持し、その値をＡＤＣ１４１６に出力する。ＡＤＣ１４１６は、受け取った制御電圧ＶＬＰＦをデジタル信号に変換し、そのデジタル信号を電流ＤＡＣ１４１７に出力する。電流ＤＡＣ１４１７は、受け取ったデジタル信号を電流Ｉ１に変換する。これにより、トランジスタＰＴ１に電流Ｉ１が流れ、電流Ｉ１に対応した電圧ＶＩ１がトランジスタＰＴ１，ＰＴ２，ＰＴ３のゲートにそれぞれ供給される。その他の動作は、前述した第１実施形態と同様である。

次に、図７に示した第２実施形態の変形例の動作は以下のようになる。制御電圧ＶＬＰＦがＡＤＣ１４１６に供給される。ＡＤＣ１４１６は、受け取った制御電圧ＶＬＰＦの値をデジタル信号に変換し、そのデジタル信号をホールド回路１４１５に出力する。ホールド回路１４１５は、受け取ったデジタル信号を保持し、そのデジタル信号を電流ＤＡＣ１４１７に出力する。電流ＤＡＣ１４１７は、受け取ったデジタル信号を電流Ｉ１に変換する。これにより、トランジスタＰＴ１に電流Ｉ１が流れ、電流Ｉ１に対応した電圧ＶＩ１がトランジスタＰＴ１，ＰＴ２，ＰＴ３のゲートにそれぞれ供給される。その他の動作は、前述した第１実施形態と同様である。

［２−３］第２実施形態の効果
第２実施形態及びその変形例によれば、前記第１実施形態と同様に、安定したクロック信号を出力可能な電圧制御発振器または位相同期回路を提供できる。その他の効果は、前述した第１実施形態と同様である。

［３］第３実施形態
次に、第３実施形態の電圧制御発振器について説明する。第３実施形態では、ホールド回路１４１５と電圧−電流変換回路を用いて、制御電圧ＶＬＰＦから電流Ｉ１を設定する。第３実施形態について第１実施形態と異なる点について主に説明する。

［３−１］電圧制御発振器の構成
図８は、第３実施形態の電圧制御発振器の構成を示す回路図である。第３実施形態は、第１実施形態の電流源及び狭帯域フィルタ１４１において、電圧−電流変換回路及びホールド回路１４１１に換えて、ホールド回路１４１５及び電圧−電流変換回路を備える。電圧−電流変換回路は、ｎＭＯＳトランジスタＮＴ２及び抵抗Ｒ４を有する。

制御電圧ＶＬＰＦがホールド回路１４１５の入力端に供給される。ホールド回路１４１５の出力端は、トランジスタＮＴ２のゲートに接続される。トランジスタＮＴ２のドレインは、トランジスタＰＴ１のゲートとドレインに接続される。さらに、トランジスタＮＴ２のソースは、抵抗Ｒ４を介して基準電圧端ＶＳＳに接続される。その他の構成は、前述した第１実施形態と同様である。

次に、図９を用いて、第３実施形態の変形例の電圧制御発振器について説明する。図９は、第３実施形態の変形例の電圧制御発振器の構成を示す回路図である。

変形例では、トランジスタＮＴ２と抵抗Ｒ４から構成された電圧−電流変換回路に換えて、演算増幅器１４１８を含んで構成された電圧−電流変換回路を備える。

制御電圧ＶＬＰＦがホールド回路１４１５の入力端に供給される。ホールド回路１４１５の出力端が演算増幅器１４１８の反転入力端（−）に接続される。演算増幅器１４１８の非反転入力端（＋）は、トランジスタＰＴ１のドレイン及び抵抗Ｒ５の一端に接続される。演算増幅器１４１８の出力端は、トランジスタＰＴ１，ＰＴ２，ＰＴ３のゲートにそれぞれ接続される。さらに、抵抗Ｒ５の他端は、基準電圧端ＶＳＳに接続される。その他の構成は、前述した第１実施形態と同様である。

［３−２］電圧制御発振器の動作
図８に示した第３実施形態の動作は以下のようになる。制御電圧ＶＬＰＦがホールド回路１４１５に供給される。ホールド回路１４１５は、制御電圧ＶＬＰＦの値を保持し、その値を電圧−電流変換回路に出力する。電圧−電流変換回路は、制御電圧ＶＬＰＦを電流Ｉ１に変換する。すなわち、制御電圧ＶＬＰＦがトランジスタＮＴ２のゲートに供給される。トランジスタＮＴ２は、ゲートに供給された制御電圧ＶＬＰＦ及び抵抗Ｒ４に応じた電流Ｉ１を流す。これにより、トランジスタＰＴ１及びトランジスタＮＴ１に電流Ｉ１が流れ、電流Ｉ１に対応した電圧ＶＩ１がトランジスタＰＴ１，ＰＴ２，ＰＴ３のゲートにそれぞれ供給される。その他の動作は、前述した第１実施形態と同様である。

次に、図９に示した第３実施形態の変形例の動作は以下のようになる。制御電圧ＶＬＰＦがホールド回路１４１５に供給される。ホールド回路１４１５は、制御電圧ＶＬＰＦの値を保持し、その値を演算増幅器１４１８の反転入力端（−）に出力する。演算増幅器１４１８の非反転入力端（＋）には、トランジスタＰＴ１のドレイン電圧が供給されている。

演算増幅器１４１８は、反転入力端（−）に供給された制御電圧ＶＬＰＦと、非反転入力端（＋）に供給されたドレイン電圧とを比較し、比較結果に応じた電圧ＶＩ１を出力する。この電圧ＶＩ１によってトランジスタＰＴ１が駆動され、トランジスタＰＴ１のドレイン電圧が変化する。このドレイン電圧は非反転入力端（＋）に再び供給され、演算増幅器１４１８は、制御電圧ＶＬＰＦとドレイン電圧とを比較する。このようにして、制御電圧ＶＬＰＦとドレイン電圧の比較と、比較結果に応じた電圧ＶＩ１の出力と、トランジスタＰＴ１のドレイン電圧の変化とが繰り返され、制御電圧ＶＬＰＦとドレイン電圧の電圧差が無くなるような電圧ＶＩ１が決定される。これにより、ノイズが除去された電圧ＶＩ１がトランジスタＰＴ１，ＰＴ２，ＰＴ３のゲートにそれぞれ供給される。その他の動作は、前述した第１実施形態と同様である。

［３−３］第３実施形態の効果
第３実施形態及びその変形例によれば、前記第１実施形態と同様に、安定したクロック信号を出力可能な電圧制御発振器または位相同期回路を提供できる。その他の効果は、前述した第１実施形態と同様である。

［４］その他変形例等
前記実施形態の電圧制御発振器は、位相同期回路に限らず、電圧制御発振器を備える様々な種類の回路に適用可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１…位相周波数比較器、１２…チャージポンプ、１３…ループフィルタ、１４…電圧制御発振器（ＶＣＯ）、１５…分周回路、１４１…電流源及び狭帯域フィルタ、１４２…電圧−電流変換器（ＶＩＣ）、１４３…電流制御発振器（ＩＣＯ）、１４１１…電圧−電流変換回路及びホールド回路、１４１２…狭帯域ローパスフィルタ、１４１３…電流加算回路、１４１４…電流減算回路、１４１５…ホールド回路、１４１６…アナログ−デジタル変換器（ＡＤＣ）、１４１７…電流デジタル−アナログ変換器（電流ＤＡＣ）、１４１８…演算増幅器、１４２１…ローパスフィルタ。

Claims (20)

1. 第１電圧に応じた第１電流を出力する電流源と、
   前記第１電流に応じた第２電流を出力する第１回路と、
   前記第１電流に応じた第３電流を出力する第２回路と、
   第１周波数帯域を通過させ、前記第２電流のノイズを低減する第１フィルタと、
   前記第１電圧に応じた第４電流から前記第３電流を減算した第５電流に応じて、第６電流を出力する電圧−電流変換器と、
   前記第１周波数帯域と異なる第２周波数帯域を通過させ、前記第６電流のノイズを低減する第２フィルタと、
   前記第２電流と前記第６電流とを合わせた電流に基づいて、クロック信号を発振する電流制御発振器と、
   を具備する電圧制御発振器。
2. 前記第１周波数帯域は、前記第２周波数帯域より低い周波数帯域である請求項１に記載の電圧制御発振器。
3. 前記第１フィルタは前記第１周波数帯域にかかる第１周波数より低い周波数を通過させ、前記第１周波数以上の周波数を遮断し、前記第２フィルタは前記第２周波数帯域にかかる第２周波数より低い周波数を通過させ、第２周波数以上の周波数を遮断し、前記第２周波数は前記第１周波数より高い請求項１に記載の電圧制御発振器。
4. 前記第１回路は第１カレントミラー回路を有し、前記第２回路は第２カレントミラー回路を有する請求項１に記載の電圧制御発振器。
5. 前記第１カレントミラー回路は、前記第１電流が流れる第１トランジスタと、前記第１電流に応じた前記第２電流が流れる第２トランジスタとを有し、
   前記第２カレントミラー回路は、前記第１トランジスタと、前記第１電流に応じた前記第３電流が流れる第３トランジスタとを有する請求項４に記載の電圧制御発振器。
6. 前記電流源は、前記第１電圧を前記第１電流に変換する電圧−電流変換回路を有する請求項１に記載の電圧制御発振器。
7. 第１電圧に応じた第１電流を出力する電流源と、
   前記第１電流に応じた第２電流を出力する電流加算回路と、
   前記第１電流に応じた第３電流を出力する電流減算回路と、
   第１周波数帯域を通過させ、前記第２電流のノイズを低減する第１フィルタと、
   前記第１電圧を第４電流に変換する電圧−電流変換回路と、
   前記第４電流から前記第３電流を減算した第５電流に応じて、第６電流を出力する第１回路と、
   前記第１周波数帯域と異なる第２周波数帯域を通過させ、前記第６電流のノイズを低減する第２フィルタと、
   前記第２電流と前記第６電流とを合わせた電流に基づいて、第１クロック信号を出力する電流制御発振器と、
   を具備する電圧制御発振器。
8. 前記第１周波数帯域は、前記第２周波数帯域より低い周波数帯域である請求項７に記載の電圧制御発振器。
9. 前記第１フィルタは前記第１周波数帯域にかかる第１周波数より低い周波数を通過させ、前記第１周波数以上の周波数を遮断し、前記第２フィルタは前記第２周波数帯域にかかる第２周波数より低い周波数を通過させ、第２周波数以上の周波数を遮断し、前記第２周波数は前記第１周波数より高い請求項７に記載の電圧制御発振器。
10. 前記電流加算回路は第１カレントミラー回路を有し、前記電流減算回路は第２カレントミラー回路を有し、前記第１回路は第３カレントミラー回路を有する請求項７に記載の電圧制御発振器。
11. 前記第１カレントミラー回路は、前記第１電流が流れる第１トランジスタと、前記第１電流に応じた前記第２電流が流れる第２トランジスタとを有し、
    前記第２カレントミラー回路は、前記第１トランジスタと、前記第１電流に応じた前記第３電流が流れる第３トランジスタとを有し、
    前記電圧−電流変換回路は、ゲートに前記第１電圧が供給される第４トランジスタを有し、
    前記第３カレントミラー回路は、前記第５電流が流れる第５トランジスタと、前記第５電流に応じた前記第６電流が流れる第６トランジスタとを有する請求項１０に記載の電圧制御発振器。
12. 前記電流源は、前記第１電圧を前記第１電流に変換する電圧−電流変換回路を有する請求項７に記載の電圧制御発振器。
13. 前記電流源は、前記第１電流を保持するホールド回路をさらに備える請求項１２に記載の電圧制御発振器。
14. 前記電流源は、前記第１電圧を保持し、前記第１電圧を前記電圧−電流変換回路に出力するホールド回路をさらに備える請求項１２に記載の電圧制御発振器。
15. 前記電流源は、前記第１電圧をデジタル信号に変換するアナログ−デジタル変換器と、前記デジタル信号を前記第１電流に変換するデジタル−アナログ変換器を有する請求項７に記載の電圧制御発振器。
16. 前記電流源は、前記第１電圧を保持し、前記第１電圧を前記アナログ−デジタル変換器に出力するホールド回路をさらに備える請求項１５に記載の電圧制御発振器。
17. 前記電流源は、前記アナログ−デジタル変換器から出力された前記デジタル信号を保持し、前記デジタル信号を前記デジタル−アナログ変換器に出力するホールド回路をさらに備える請求項１５に記載の電圧制御発振器。
18. 前記電流源は、前記第１電圧が反転入力端に供給され、前記第１電流が流れるノードが非反転入力端に接続された演算増幅器を有する請求項７に記載の電圧制御発振器。
19. 前記電流源は、前記第１電圧を保持し、前記第１電圧を前記演算増幅器に出力するホールド回路をさらに備える請求項１８に記載の電圧制御発振器。
20. 前記第１クロック信号を分周し、第２クロック信号を出力する分周回路と、
    前記第２クロック信号と第３クロック信号との位相及び周波数の少なくともいずれかを比較し、比較結果を出力する比較回路と、
    前記比較結果に応じた前記第１電圧を前記電流源に供給するチャージポンプと、
    をさらに備える請求項７に記載の電圧制御発振器を有する位相同期回路。