JP4991193B2 - 周波数可変発振器 - Google Patents

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Description

本発明は、周波数可変発振器及びそれを用いた通信回路に係り、特に、有線通信や無線通信における高周波で低雑音のクロック信号の発生に係わる電圧制御発振器及びそれを用いた通信回路に関するものである。
デジタル信号を伝送するための通信回路では、内部回路間および通信回路間の同期をとるためのタイミングの基準となるクロック信号を用いており、伝送速度に応じた周波数のクロック信号を発生する回路が必要である。近年は伝送速度の向上に適したシリアル伝送方式が多く用いられている。複数の被伝送信号を並列にしたパラレル信号と高速シリアル伝送信号の間を時分割多重化方式で相互に変換するＳＥＲＤＥＳ（ Serializer / Deserializer）回路が多数用いられている。
マイクロプロセッサやデジタル信号通信回路のクロック信号を発生させるＰＬＬにリング発振器を用いた例が、特許文献１や特許文献２に開示されている。ＰＬＬの周波数変動の対策として、特許文献３、４、５、６、７には、夫々、環境温度や製造ばらつき、電源電圧による周波数変動を抑えるための方策が開示されている。
特開平１１−２９８３０２号公報 特開２００１−３５８５６５号公報 特開２００３−２８３３０５号公報 特開２００５−３３３４８４号公報 特開２００２−２９０２１２号公報 特開２００５−１３００９２号公報 特開２００３−１３２６７６号公報 Ali Hajimiri、 Thomas H. Lee 著，，"The Design of Low Noise Oscillators"， KLUWER ACADEMIC PUBLISHERS， 1999年、P．169
シリアル伝送方式の場合、信号伝送速度の向上に伴い符号当たりの時間長が短くなるため、クロック信号のタイミングのばらつきであるジッタの低減が求められている。クロック信号のジッタはＰＬＬの電圧制御発振器が発生する位相雑音と相関があり、発振器の位相雑音を低減することによりジッタを小さくすることができる。位相雑音とは発振器を構成する素子の熱雑音やフリッカ雑音を要因として生じる発振信号の位相の変動を表す。低位相雑音を実現する電圧制御発振器として、インダクタと可変容量とトランジスタから構成されるＬＣ共振型の発振器が知られている。しかしながら、低位相雑音のＬＣ共振型発振器には寄生直列抵抗の小さいインダクタを必要とすることから、ＬＣ共振型発振器を半導体集積回路として構成する場合には比較的広い面積と厚膜配線構造などの追加製造工程を必要とする。よって、位相雑音の要求仕様が厳しい無線通信用途に多く用いられる。
一方、入力される電圧や電流により遅延量が変化する遅延回路をリング状に縦続接続して構成するリング発振器は、受動素子を用いずにトランジスタ素子のみで構成することができるため、マイクロプロセッサやデジタル信号通信回路のクロック信号を発生させるＰＬＬに多く用いられる。しかし、ＬＣ共振型と比較すると一般的に同じ発振周波数に対して位相雑音が大きい。
そのため、通信回路の速度向上とともに、追加の製造工程が不要で小面積となるリング発振器の低位相雑音化が強く求められている。
従来のリング発振器として、特許文献１に開示されたものは、図２１に示すように、４段の遅延回路１３０が縦続に接続され、４段目の遅延回路１３０ｄの差動出力端子を１段目１３０ａの差動入力端子に反転して接続している。遅延量は遅延回路の制御電圧入力端子Ｖｃｏｎｔに依存して変化する。図２１の遅延回路１３０は、図２２に示すように、相補型増幅回路１３２〜１３９を増幅回路として用いており、差動増幅回路１３２、１３５、１３６、１３９と正帰還回路１３３、１３４、１３７、１３８で構成される。また、電流制御トランジスタ１４０が制御電圧Ｖｃｏｎｔに応じて遅延回路の電流を変化させ、遅延回路の遅延量を制御する。この回路構成は、低電源電圧で高周波発振動作が可能な周波数可変発振器を実現することができる。よって、低消費電力化や、耐圧の低い高速微細ＣＭＯＳプロセスを用いたＬＳＩへの内蔵に適している。
しかしながら、従来の構成の場合、周囲の温度変動や製造のばらつきによるトランジスタのしきい値の変動や電源電圧の変動によって、遅延回路に流れる電流が変化して大きな周波数の変動が発生する。その場合、従来の回路構成ではＰＬＬの周波数追従特性を利用して周波数を一定に保つ必要がある。すなわち、周波数の変動を周波数位相比較器で検知し制御電圧の変更を行う。
そのため、周波数可変発振器は、環境の温度変動や製造ばらつきや電源電圧変動による周波数変動を発振周波数の制御範囲内に収まるようにして、仕様の範囲内のどの条件でも所望の周波数を得られるように発振周波数範囲を決定する必要がある。周波数可変発振器の制御電圧範囲は電源電圧で制限されるため、制御電圧と周波数の変換比ＫＶＣＯは発振周波数範囲を広くするためにできるだけ大きく設定する必要がある。
特に、高速シリアル通信用のＬＳＩの製造に際して、高周波で動作する耐圧の低い微細ＣＭＯＳプロセスを用いる場合、電源電圧の低下は避けられないため、従来の方式では、ＫＶＣＯの低減には制限があり、この回路形式のまま位相雑音の劣化を抑えることは困難である。
特許文献３に記載された回路構成は、温度依存のない定電流源を設けて、インバータに流れる電流を制御し周波数変動を抑えている。また特許文献４には、しきい値電圧のばらつきによる周波数の変動を抑える方策が開示されている。しかし、特許文献３、４には所望のＫＶＣＯを得る周波数制御の方策を示していないため、そのままで低位相雑音の周波数可変発振器を構成するのは困難である。
また、特許文献５には、差動反転増幅回路で構成した各々の遅延回路の電流を、定電圧Ｖcn1に応じた電流Ｉcn1と制御電圧Ｖcntに応じた電流Ｉcntの加算した電流で定まるように構成した電圧制御発振器を開示している。差動増幅回路を用いる必要があるため、従来回路に示した相補型増幅回路を用いた構成と比べて、発振周波数の拡大や低電圧化に制限が生じる。また、特許文献５の第２の例として示されている片側の電流源にのみ固定電圧に応じた電流Ｉcn1を与えて変動を抑える方式の場合、もう片方の制御電圧の電流が温度、製造上の特性のばらつき、電源電圧変動により変動してしまい、周波数変動の補償可能な範囲が限定される恐れがある。
特許文献６では、電源電圧の変動補償を目的に、共通の電流源を制御している。さらに、特許文献７では、温度補償のために、温度上昇時にリフレッシュ間隔を短くする構成が開示されている。
しかし、いずれの方式でも、微細ＣＭＯＳプロセスを採用しようとした場合、高い発振周波数での位相雑音の劣化を抑えつつ環境変動に対して充分な補償を行なうことができない。以下、この点に関して、図を用いて説明する。
まず、図２３に、周波数制御電圧ＶCNTと出力周波数ｆ、及び環境変動要因である温度変動、製造ばらつき、電源電圧変動との関係を示す。制御電圧ＶCNTと周波数の変換比（変換利得）ＫＶＣＯが大きい場合、図２３Ａに示すように、所定の範囲の制御電圧ＶAD−Ａによって所望の一定の出力周波数を得る事ができる。しかし、図２３Ｂに示すように、変換利得ＫＶＣＯが小さいとき、温度変動や製造ばらつきなどがある場合に、広い制御電圧範囲ＶAD−Ｂでも、所望の一定の出力周波数を得る事ができない。
一方、位相雑音はＫＶＣＯと相関があり、ＫＶＣＯが大きいほど位相雑音が大きい。この位相雑音と変換利得ＫＶＣＯの関係について、数１及び図２４を用いて、説明する。まず、非特許文献２の式Ｅ．１４に位相雑音と周波数依存性は、熱雑音のみが位相雑音要因の場合のモデルとして、次式のように記載されている。
Figure 0004991193
 但し、ωはオフセット周波数、ＳΦＯＵＴは出力位相雑音、ＳｎはＶＣＯの入力換算位相雑音、Ｎ０／２はＶＣＯの白色雑音の両側波帯電力スペクトル密度を表す。
この式は、ＫＶＣＯが小さいほど位相雑音が下がることを示している。
すなわち、図２４Ｂのとおり、変換利得ＫＶＣＯが大きい場合、位相雑音も大きくなり、また、図２４Ｃのとおり、変換利得ＫＶＣＯが小さい場合、位相雑音も小さくなる。従って、位相雑音を小さくするには、変換利得ＫＶＣＯを小さくする必要がある。
しかし、先に述べたとおり、変換利得ＫＶＣＯが小さいときには、温度変動や製造ばらつきなどに対して、制御電圧範囲内で所望の定格出力周波数を得る事ができない。
このように、温度や電源電圧の変動や製造ばらつきと位相雑音とはトレードオフの関係にある。
すなわち、半導体装置における周波数可変発振器は、温度や電源電圧の変動や製造ばらつきによって生じる発振周波数の変動が大きいため、制御電圧と発振周波数の変換比を小さくすると制御可能な発振周波数の範囲を狭くなって、発振周波数変動により所望の発振周波数を得られない場合が生じる。そのため、位相雑音と依存性のある制御電圧と発振周波数の変換比を小さくすることは困難である。
特に、高速シリアル通信用のＬＳＩに内蔵されるＰＬＬに用いられる高周波の発振周波数、例えば１．０ＧＨｚ以上、では、温度や電源電圧の変動や製造ばらつきと位相雑音がトレードオフの関係になり、発振周波数変動を抑制しつつ制御電圧発振周波数変換比を小さくし、かつ所望の発振周波数を得ることが困難になる。
そこで、発振周波数変動を抑制して制御電圧発振周波数変換比を小さくし、かつ低位相雑音で所望の発振周波数を得ることのできる周波数可変発振器及びそれを用いた通信回路を提供することが、本発明の１つの目的である。
本発明の代表的なものの一例を示せば以下の通りである。即ち、本発明の周波数可変発振器は、外部電源と接続するための電源供給端子と、複数段の遅延回路をリング状に縦続接続し、かつ、前記複数段の遅延回路の各々が前記電源供給端子に共通に接続して構成され、制御電流に応じた周波数の発振信号を出力するリング発振器と、前記複数段の遅延回路の各々に共通に接続され、該前記リング発振器に前記制御電流を与える周波数制御用電流源とを備えて成り、前記リング発振器の周波数制御用電流源は、共通の端子を介して前記リング発振器に接続された第１の電流源部と第２の電流源部とを含んで成り、前記第１の電流源部は、入力された周波数制御電圧に応じた周波数制御用電流を生成し、前記第２の電流源部は、環境変動に応じた補償用の電流を生成し、前記周波数制御用電流と前記補償用の電流を加算して前記リング発振器の前記制御電流を生成し、前記第２の電流源部は、参照電圧発生回路、参照電圧変換回路、第１の電圧切換回路、及び第２の電圧制御電流源回路を含んで成り、前記第１の電圧切換回路は、入力論理信号の一部で制御され該第１の電圧切換回路の有効なゲートサイズを変更可能な複数のＭＯＳトランジスタを含み、前記参照電圧発生回路及び前記参照電圧変換回路からの入力電圧を逓倍して前記第２の電圧制御電流源回路に出力することを特徴とする。
本発明によれば、所望の発振周波数を得るに際して周波数可変発振器の環境変動の補償を行なうことができるので、電圧周波数変換比を低下させて位相雑音を低減することができる。
以下、本発明の実施例を図面により詳細に説明する。
図１ないし図５により、本発明に係わる周波数可変発振器の第１の実施例を説明する。
まず、図２に、本発明に係わる周波数可変発振器が用いられるＰＬＬの構成例を示す。ＰＬＬ１５は、周波数位相比較器（ＰＦＣ）１８、チャージポンプ（ＣＰ）１９、ループフィルタ（ＬＦ）２０、電圧制御発振器（ＶＣＯ）２１、分周器（ＤＩＶ）２２から構成される。周波数位相比較器（ＰＦＣ）１８は、周波数ｆＲＥＦの参照クロック信号と出力信号を分周器により分周した帰還クロック信号ｆＦＢの位相の差を比較し、帰還信号の位相が遅い場合はＵＰのパルス信号を、帰還信号の位相が早い場合はＤＯＷＮのパルス信号を出力する。チャージポンプ１９は、入力されたＵＰ信号とＤＯＷＮ信号に応じて電流ＩＣＰを出力し、ループフィルタ２０の容量を充放電する。ループフィルタ２０の出力端子は本発明に係わる周波数可変発振器すなわち電圧制御発振器（ＶＣＯ）２１の入力に接続され、チャージポンプ１９の出力ＩＣＰとフィルタ２０の伝達特性により決まる電位ＶＣＮＴにより出力クロックの周波数ｆＣＬＫが制御される。電圧制御発振器２１の出力信号は分周器２２によりＮ分周されて、位相比較器１８に帰還される。帰還ループを形成することにより、参照クロック信号ｆREFと帰還クロック信号ｆFBの位相差が０に近づくように出力クロック信号の周波数ｆＲＥＦが制御され、ＰＬＬ１５は参照クロック信号に同期した整数Ｎ倍のクロック信号を発生することができる。
図１は、本発明に係わる周波数可変発振器の第１の実施例を示すブロック構成図である。周波数可変発振器２１は、電流制御リング発振器１と電圧電流変換回路３で構成されている。
電流制御リング発振器１は、複数のトランジスタ素子のみで構成され入力される電圧や電流（ＩCNT）により遅延量が変化する電流制御遅延回路２（２ａ〜２ｅ）をリング状に複数個縦続接続し、かつ、これら複数段の電流制御遅延回路の各々を、外部電源と接続するための電源供給端子VDDに共通に接続して構成され、出力端にＯＵＴＰ及びＯＵＴＮを有している。電圧電流変換回路３は、第１、第２の電圧制御電流源回路４（４ａ、４ｂ）、第１、第２の電圧切換器５（５ａ、５ｂ）、第１の環境変動補償用回路である参照電圧発生回路（ＲＥＦ１）６、第２の環境変動補償用回路である参照電圧変換回路（ＲＥＦ２）７、及び制御電圧変換回路（ＣＮＶ）８から構成される。２つの電圧制御電流源回路４に共通する端子と、電流制御リング発振器１を構成する複数の電流制御遅延回路２の各々の一方の端子ＩＣＳとが共通に接続されている。複数の電流制御遅延回路２の各々の他方の端子は外部電源と接続するための電源供給端子ＶDDに共通に接続されている。
外部から電圧電流変換回路３に入力される周波数制御電圧ＶＣＮＴは、制御電圧変換回路８において出力ＶREF2に対応する環境変動補償用のオフセット電圧ＶOFFSETが付加されて第１の参照出力電圧ＶCNVとなる。第１の参照出力電圧ＶCNVは、参照電圧変換回路（ＲＥＦ２）７の出力ＶREF2と共に、制御信号ＤＣＮＴで制御される第２の電圧切換器５ｂに入力されて第１の参照電圧ＶＦＲＥＱに変換され、さらに、第１の制御電流源回路４ａにおいて第１の電流（Ｉａ）に変換される。
一方、制御信号ＤＣＮＴで制御される第１の環境変動補償用の参照電圧発生回路（ＲＥＦ１）６の出力ＶREF1、第２の環境変動補償用の参照電圧変換回路（ＲＥＦ２）７の出力ＶREF2が、制御信号ＤＣＮＴで制御される第１の電圧切換器５ａに入力され、第２の参照電圧ＶＡＤＪに変換され、さらに、第２の制御電流源回路４ｂにおいて第２の電流（Ｉｂ）に変換される。
２つの電流Ｉａ、Ｉｂは、第１の制御電流源回路４ａと第２の制御電流源回路４ｂとの共通の端子ＩＣＳで加算され、端子ＩＣＳに接続された電流制御リング発振器１に制御電流ＩＣＮＴとして入力される。
このように、本発明の電圧電流変換回路３は、外部から入力される周波数制御電圧ＶＣＮＴに対応したリング発振器１の周波数制御用電流を生成するための第１の電流源部と、環境変動に対する補償用の電流を上記周波数制御用電流から増減する第２の電流源部とにより構成される。第１の電流源部と第２の電流源部は、回路としては電圧電流変換回路３内に一体的に混在する形となっている。第１の電流源部は、少なくとも制御電圧変換回路（ＣＮＶ）８と第１の電圧制御電流源回路４ａを含んでいる。また、第２の電流源部は、少なくとも環境変動補償用の参照電圧発生回路（ＲＥＦ１）６、参照電圧変換回路（ＲＥＦ２）７、及び第２の電圧制御電流源回路４ｂとを含んでいる。
電流制御リング発振器１は、電流ＩＣＮＴに比例した遅延時間ｔｐｄの遅延回路がＮ段で構成され、Ｎ段目の出力端子から１段目の入力端子へ帰還信号が正帰還となっており、発振周波数ｆ０＝１／ｔｐｄ／Ｎで発振する。したがって、電流ＩＣＮＴを制御するようにＶＣＮＴを変化させることにより、電流制御リング発振器１のＯＵＴＰ及びＯＵＴＮから出力される発振周波数ｆＣＬＫを変化させることができる。なお、電流制御遅延回路２はＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタで構成されており、電流制御リング発振器１はデジタルプロセスにより製造される。
図１にはＮ＝５の場合を例として示しているが、本発明は５段に限るものではない。
次に、本発明の実施例になる電圧制御発振器２１を採用したＳＥＲＤＥＳ回路の構成例について、図３で説明する。ＳＥＲＤＥＳ回路９は、パラレル入力信号をシリアル信号に変換するパラレルシリアル変換回路１０、シリアル信号出力回路１１、シリアル信号入力回路１２、受信信号に同期したクロック信号を再生するためのＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路１３、パラレル出力信号を生成するシリアルパラレル変換回路１４、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）１５及びＰＬＬ発振周波数切換回路（ＣＴＲＬ）１６を備えている。
ＰＬＬ発振周波数切換回路（ＣＴＲＬ）１６は、外部接続端子ＥＸＴＥＮＴから与えられる外部データとＰＬＬ１５との位相差を検出し、その位相差に基づいた制御信号ＤＣＮＴを生成する。
このＳＥＲＤＥＳ回路９に、通信回路の外部の水晶発振器などを用いた参照クロック発生器１７の出力する周波数ｆＲＥＦの参照クロック信号を入力すると、ＰＬＬ１５が参照信号に同期し制御信号ＤＣＮＴで制御された位相にて、整数Ｎ倍の周波数ｆＣＬＫのクロック信号を発生する。このクロック信号は、パラレルシリアル変換器１０、シリアルパラレル変換器１４、出力回路１１、入力回路１２、ＣＤＲ回路１３の各回路において、データ信号と同期をとるために利用される。
図１に戻って、周波数可変発振器２１の構成、作用を詳細に説明する。電流制御リング発振器１内の各電流制御遅延回路２ａ〜２ｅは、第１の差動入力端子ＩＮ＋、ＩＮ−の他に、第２の差動入力端子ＦＦ＋、ＦＦ−を備えている。ある段の出力信号ＯＵＴ＋、ＯＵＴ−を次々段のＦＦ＋、ＦＦ−へ入力することにより、次段の出力信号を経て次々段のＩＮ＋、ＩＮ−に入力される信号よりも遅延回路の遅延時間分だけ先に伝わる。このフィードフォワード信号を与えることにより、各電流制御遅延回路の一段当たりの遅延時間を短くすることができ、同じ電流ＩＣＮＴのときには、発振周波数ｆＣＬＫを高くすることができる。一方で同じ発振周波数の場合で比較すると、遅延回路の立ち上がり時間、立ち下がり時間を短くすることにより、遅延回路が制御電流の雑音信号を位相雑音へと変調する状態となる状態遷移の時間が減少し、位相雑音の低下に寄与する。
図４の（Ａ）に、周波数制御電圧ＶＣＮＴと発振周波数ｆＣＬＫ及び環境温度Ｔの関係を示す。環境温度Ｔが高い（High T）と、制御電流源回路４ａ、ｂに供給される電流Ｉ（∝ＶTH）が大きくなり、電流制御リング発振器１内の各電流制御遅延回路の遅延時間が大きくなる。そのため、環境温度Ｔが高い場合は、通常の温度範囲の場合に比べて、周波数制御電圧ＶＣＮＴが低下し、発振周波数ｆＣＬＫが低くなる。逆に環境温度Ｔが低い場合（Low T）、発振周波数ｆＣＬＫが高くなる。
また、図４の（Ｂ）は、製造ばらつきによって生じるＭＯＳトランジスタのしきい値電圧の大小と、発振周波数Ｆｃｏｋの関係を示す。製造ばらつきが大きいと（Fast or Slow）、しきい値電圧ＶTHが設計値（Typ）からずれてくる。
本発明の実施例における環境変動補償用の（ＲＥＦ１）６や（ＲＥＦ２）７は、これらの環境温度Ｔや電源電圧、あるいはＭＯＳの製造ばらつきによる発振周波数の変化を補償する、換言すると、周波数可変発振器あるいは無線通信回路の製造過程において、周波数可変発振器２１の特性を測定し、環境温度などに応じて図４の（Ａ）、（Ｂ）にそれぞれ矢印で示した方向に調整し、定格の特性（Normal、Typ）に補正する機能を有するものである。例えば、電流源４ａ、４ｂは同じ入力電圧の場合、温度の上昇やしきい値電圧の増加に伴って出力電流ＩＣＮＴが減少するが、（ＲＥＦ１）６、（ＲＥＦ２）７で生成される参照電圧ＶＲＥＦ１、ＶＲＥＦ２に依存して変化するＶＡＤＪやＶＦＲＥＱを加えることにより、出力電流ＩＣＮＴの変動を抑えることができる。
すなわち、参照電圧発生回路６は、温度ＴやＭＯＳトランジスタのしきい値電圧ＶTHが増加すると、基準電位との出力差電圧ＶＲＥＦ１を増加させる。電源電圧が変化した場合にも、一定の電圧を出力する。参照電圧変換回路７は、出力差電圧の基準電位を電源供給電圧から接地電圧へ、あるいは逆へと切り替えた電圧ＶＲＥＦ２を出力する。外部より入力された周波数制御電圧ＶＣＮＴが制御電圧変換回路８に入力され、参照電圧ＶＲＥＦ２に依存した一定のオフセット電圧ＶOFFSETを加え、かつ電圧増加率が変換されＶＣＮＶとして出力される。
オフセット電圧ＶOFFSETは、環境温度、ＭＯＳトランジスタのしきい値電圧ＶTHにより変化する。
この参照電圧発生回路６及び参照電圧変換回路７を備えた電圧電流変換回路３の調整機能によって、環境温度Ｔや電源電圧、あるいは製造ばらつきの如何にかかわらず、周波数可変発振器２１を、所望の発振周波数ｆＣＬＫを中心とした狭い規格範囲の、低い変化率の電圧周波数変換比に初期設定することが出来る。
参照電圧発生回路６の電圧ＶＲＥＦ１、参照電圧変換回路７のＶＲＥＦ２、制御電圧変換回路８のＶＣＮＶは、それぞれ電圧切換器５ａまたは５ｂに入力される。電圧切換器５ａ、５ｂは、内部または外部の論理信号によって、制御電圧を大きく変化させることができる。すなわち外部制御電圧ＶＣＮＴの制御電圧範囲を超えた周波数の切換を行うことができる。
一方で、低い電圧周波数変換比ＫＶＣＯを実現できるため、位相雑音を低下させることができる。電圧切換器５ａ、５ｂの内部ではＭＯＳスイッチにより電圧を切り替えるため、制御電圧への雑音増加が小さい。
電圧切換器５ａの出力電圧ＶＡＤＪと、電圧切換器５ｂの出力電圧ＶＦＲＥＱは、それぞれ電圧制御電流源回路４ａ、４ｂに入力される。電圧制御電流源回路４ａと４ｂによって電圧ＶＡＤＪ、ＶＦＲＥＱを電流に変換し、共通の端子ＩＣＳに接続して２つの電流を加算し、制御電流ＩＣＮＴを出力する。
電流源４ａ、４ｂは同じ入力電圧の場合、温度の上昇やしきい値電圧の増加に伴って出力電流ＩＣＮＴが減少するが、参照電圧ＶＲＥＦ１に依存して変化するＶＡＤＪやＶＦＲＥＱを加えることにより、ＩＣＮＴの変動を抑えることができる。また、参照電圧ＶＲＥＦ１やＶＡＤＪ、ＶＦＲＥＱの電源電圧依存性を小さくすることにより、ＩＣＮＴの電源電圧の依存性を小さくすることができる。
図５に、本発明の実施例の構成における、周波数制御電圧ＶCNTと出力周波数ｆ及び温度変動や製造ばらつきや電源電圧変動の関係を示す。変換利得ＫＶＣＯが小さいにもかかわらず、温度変動や製造ばらつきなどがある場合に、狭い制御電圧範囲ＶAD−Ｃで、所望の一定の出力周波数に初期設定することができる。この制御電圧範囲ＶAD−Ｃは、図２３Ｂに示した変換利得ＫＶＣＯが小さい場合の制御電圧範囲ＶAD−Ｂに対して大幅に狭いのみならず、図２３Ａに示した変換利得ＫＶＣＯが大きい場合の制御電圧範囲ＶAD−Ａに対しても狭くなっている。
本発明の実施例によれば、参照電圧発生回路６、参照電圧発生回路７、制御電圧変換回路８、電圧切換器５、電圧制御電流源回路４のそれぞれの機能を組み合わせることにより、温度変動やＭＯＳのばらつき、電源電圧の変動に対して周波数変動の小さい、かつ低い電圧周波数変換比で位相雑音の小さい周波数可変発振器を実現することができる。
本実施例の周波数可変発振器は、温度変動、しきい値変動、製造ばらつきによる周波数変動を抑制することにより、電圧周波数変換比を低下させて位相雑音を低減することができる。そのため、本実施例の周波数可変発振器を用いてＰＬＬを構成することにより、ジッタの低い高精度、高周波信号をＬＳＩの内部回路で生成することができ、シリアル伝送方式に適した１．０ＧＨｚ以上の高速信号伝送用通信ＬＳＩを低消費電力、かつ安価に製造することが出来る。
次に、本発明の第２の実施例として、図６ないし図８により、周波数可変発振器２１の電圧電流変換回路３の具体的な構成例を説明する。
電圧電流変換回路３は、参照電圧発生回路（ＲＥＦ１）６に対応する参照電圧発生回路３０、参照電圧変換回路（ＲＥＦ２）７に対応する参照電圧変換回路３１、制御電圧変換回路（ＣＮＶ）８に対応する制御電圧変換回路３２、第１、第２の電圧切換器５（５ａ、５ｂ）に対応する電圧切換回路３３、３４及び第１、第２の電圧制御電流源回路４（４ａ、４ｂ）に対応する電圧制御電流源３５、３６を有している。
参照電圧発生回路３０は、ＭＯＳトランジスタ４０〜４３と抵抗値Ｒの抵抗４４とを有しており、ＮＭＯＳトランジスタ４２のしきい値電圧Ｖｔｈと抵抗Ｒによる電位が同じになるように、ＰＭＯＳトランジスタ４０、４１に同じドレイン電流Ｉ＝Ｖｔｈ／Ｒを発生する。すなわち、参照電圧発生回路３０は、第１と第２のＮＭＯＳトランジスタ４２、４３と第１と第２のＰＭＯＳトランジスタ４０、４１と抵抗４４とで構成され、第１のＮＭＯＳトランジスタ４２のソース電極を接地端子ＶＳＳに接続し、第１のＮＭＯＳトランジスタ４２のゲート電極と第２のＮＭＯＳトランジスタ４３のソース電極と抵抗４４の第１の電極を互いに接続し、抵抗４４の第２の電極を接地端子ＶＳＳに接続し、第１のＮＭＯＳトランジスタ４２のドレイン電極と第２のＮＭＯＳトランジスタ４３のゲート電極と第１のＰＭＯＳトランジスタ４０のドレイン電極とを互いに接続し、第１のＰＭＯＳトランジスタ４０のゲート電極と第２のＰＭＯＳトランジスタ４１のゲート電極およびドレイン電極と第２のＮＭＯＳトランジスタ４３のドレイン電極とを互いに接続して参照電圧出力端子ＶREF１とし、第１のＰＭＯＳトランジスタ４０のソース電極と第２のＰＭＯＳトランジスタ４１のソース電極とを互いに電源供給端子ＶDDに接続し、参照電圧出力端子ＶREF１に第１のＮＭＯＳトランジスタ４２のしきい値電圧Ｖｔｈに依存した電圧を供給する。
なお、参照電圧発生回路３０のＮＭＯＳトランジスタとＰＭＯＳトランジスタの関係を逆にしても良い。この場合、参照電圧発生回路３０が、第１と第２のＮＭＯＳトランジスタと第１と第２のＰＭＯＳトランジスタと抵抗とで構成され、第１のＰＭＯＳトランジスタのソース電極を電源供給端子ＶDDに接続し、第１のＰＭＯＳトランジスタのゲート電極と第２のＰＭＯＳトランジスタのソース電極と抵抗Ｒの第１の電極を互いに接続し、抵抗の第２の電極を電源供給端子ＶDDに接続し、第１のＰＭＯＳトランジスタのドレイン電極と第２のＰＭＯＳトランジスタのゲート電極と第１のＮＭＯＳトランジスタのドレイン電極とを互いに接続し、第１のＮＭＯＳトランジスタのゲート電極と第２のＮＭＯＳトランジスタのゲート電極およびドレイン電極と第２のＰＭＯＳトランジスタのドレイン電極とを互いに接続して参照電圧出力端子ＶREF１とし、第１のＮＭＯＳトランジスタのソース電極と第２のＮＭＯＳトランジスタのソース電極とを互いに接地端子ＶＳＳに接続し、参照電圧出力端子に第１のＰＭＯＳトランジスタのしきい値電圧に依存した電圧ＶREF１を供給する。
参照電圧変換回路３１は、ＰＭＯＳ４５のゲート電圧から、ＮＭＯＳ４６のゲート電圧へとカレントミラーの基準電圧を入れ替え、参照電圧ＶOFSSETを出力する。
すなわち、参照電圧変換回路３１は、ＰＭＯＳトランジスタ４５とＮＭＯＳトランジスタ４６とで構成され、ＰＭＯＳトランジスタ４５のゲート電極を参照電圧ＶREF１の入力端子とし、ＰＭＯＳトランジスタ４５のソース電極を電源供給端子ＶDDと接続し、ＰＭＯＳトランジスタ４５のドレイン電極とＮＭＯＳトランジスタ４６のドレイン電極とゲート電極とを互いに接続して第２参照電圧出力端子ＶREF２とし、ＮＭＯＳトランジスタ４６のソース電極を接地端子ＶＳＳと接続し、入力された参照電圧ＶREF１に応じた出力電圧を供給する。
なお、参照電圧変換回路３１のＮＭＯＳトランジスタとＰＭＯＳトランジスタの関係を逆にしても良い。この場合、電圧電流変換回路３を構成する前記参照電圧変換回路３１が、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで構成され、ＮＭＯＳトランジスタのゲート電極を入力端子とし、ＮＭＯＳトランジスタのソース電極を電源供給端子ＶDDと接続し、ＮＭＯＳトランジスタのドレイン電極とＰＭＯＳトランジスタのドレイン電極とゲート電極とを互いに接続して第２参照電圧出力端子ＶREF２とし、ＰＭＯＳトランジスタのソース電極を接地端子ＶＳＳと接続し、入力された参照電圧ＶREF１に応じた出力電圧ＶOFSSETを供給する。
次に、制御電圧変換回路３２は、外部の制御電圧ＶＣＮＴをトランジスタ４８のゲートに与え、抵抗４９によって、電圧増加率を低下させる。また、参照電圧ＶOFSSETをトランジスタ５０のゲートに与えることで、温度に依存したオフセット電流を発生させ、トランジスタ４７のゲート電圧にオフセットＶCNTを与える。
すなわち、制御電圧変換回路３２は、第１と第２のＮＭＯＳトランジスタ４８、５０と、ＰＭＯＳトランジスタ４７と抵抗４９から構成され、制御電圧入力端子ＶCNTを第１のＮＭＯＳトランジスタ４８のゲート電極に接続し、第１のＮＭＯＳトランジスタ４８のソース電極を抵抗４９の第１の端子に接続し、第２のＮＭＯＳトランジスタ５０のゲート電極を参照電圧入力端子ＶREF２（＝ＶOFSSET）に接続し、抵抗４９の第２の端子と第２のＮＭＯＳトランジスタのソース電極を接地端子ＶＳＳに接続する。第１と第２のＮＭＯＳトランジスタ４８、５０のドレイン電極とＰＭＯＳトランジスタ４７のドレイン電極とゲート電極とを互いに接続して出力端子ＶCNVとし、ＰＭＯＳトランジスタ４７のソース電極を電源供給端子ＶDDと接続する。制御電圧変換回路３２の出力電圧ＶCNVは、入力制御電圧ＶCNTと入力参照電圧ＶREF２とに依存する。
なお、制御電圧変換回路３２のＭＯＳトランジスタとＰＭＯＳトランジスタの関係を逆にしても良い。この場合、制御電圧変換回路３２が、第１と第２のＰＭＯＳトランジスタと、ＮＭＯＳトランジスタと抵抗から構成され、制御電圧入力端子ＶCNTを第１のＰＭＯＳトランジスタのゲート電極に接続し、第１のＰＭＯＳトランジスタのソース電極を抵抗Ｒの第１の端子に接続し、第２のＰＭＯＳトランジスタのゲート電極を参照電圧入力端子ＶREF２に接続し、抵抗の第２の端子と、第２のＰＭＯＳトランジスタのソース電極とを電源供給端子ＶDDに接続し、第１と第２のＰＭＯＳトランジスタのドレイン電極と、ＮＭＯＳトランジスタのドレイン電極とゲート電極とを互いに接続して出力端子ＶCNVとし、ＮＭＯＳトランジスタのソース電極を接地端子ＶＳＳと接続する。制御電圧変換回路３２の出力電圧ＶCNVは、入力制御電圧ＶCNTと入力参照電圧ＶREF２とに依存する。
次に、電圧切換回路３３、３４は、どちらも同じ回路構成であり、入力電圧と出力電圧がそれぞれ異なっている。電圧切換回路３３のトランジスタ５１ａは参照電圧発生回路３０のトランジスタ４１と、電圧切換回路３４のトランジスタ５１ｂは制御電圧変換回路３２のトランジスタ４７とそれぞれカレントミラーを構成しており、電圧に依存したドレイン電流を生じる。
例えば、電圧切換回路３３は、第１、第２、第３のＰＭＯＳトランジスタ５１ａ、５４ａ、５５ａと、第１と第２のＮＭＯＳトランジスタ５６ａ、５７ａと、ｎを整数とするｎ個のゲートスイッチ回路５２ａ、５２ｂ、５２ｃとｎ個の第４のＰＭＯＳトランジスタ５３ａ、５３ｂ、５３ｃとで構成され、参照電圧ＶREF１が入力される電圧入力端子と、第１のＰＭＯＳトランジスタ５１ａのゲート電極と前記ゲートスイッチ回路の電圧入力端子とを互いに接続し、第１と第２と第４のＰＭＯＳトランジスタ５１ａ、５４ａ、５３ａ、５３ｂ、５３ｃのソース電極を電源供給端子ＶDDと接続し、第４のＰＭＯＳトランジスタ５３ａ、５３ｂ、５３ｃのゲート電極を前記ゲートスイッチ回路５２ａ、５２ｂ、５２ｃの出力端子に接続する。
また、第２のＰＭＯＳトランジスタ５４ａのゲート電極と第１及び第４のＰＭＯＳトランジスタ５１ａ、５４ａ、５３ａ、５３ｂ、５３ｃのドレイン電極及び第３のＰＭＯＳトランジスタ５５ａのソース電極とを互いに接続する。さらに、第２のＰＭＯＳトランジスタ５４ａのドレイン電極と第３のＰＭＯＳトランジスタ５５ａのゲート電極及び第１のＮＭＯＳトランジスタ５６ａのドレイン電極とを互いに接続し、第３のＰＭＯＳトランジスタ５５ａのドレイン電極と第２のＮＭＯＳトランジスタ５７ａのドレイン電極とゲート電極とを互いに接続する。さらに、第１のＮＭＯＳトランジスタ５６ａのゲート電極を第２参照電圧入力端子ＶREF２（＝ＶOFSSET）に接続し、第１と第２のＮＭＯＳトランジスタ５６ａ、５７ａのソース電極を互いに接地端子ＶＳＳに接続する。さらに、ｎ個の論理信号入力端子Ｄａ１〜Ｄａｎを、それぞれｎ個のゲートスイッチ回路５２ａ、５２ｂ、５２ｃの論理入力端子に接続し、入力された電圧（参照電圧ＶREF１、ＶOFSSET）に依存し、入力論理信号ＤＣＮＴ（Ｄａ１〜Ｄａｎ）によって決まる比率で入力電圧を逓倍にした電圧ＶADJを出力端子（電圧制御電流源３５の入力端）に供給する。
次に、ゲートスイッチ回路５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅ、５２ｆは、論理信号（制御信号）ＤＣＮＴによってＭＯＳトランジスタ５３ａ、５３ｂ、５３ｃ、５３ｄ、５３ｅ、５３ｆのゲート電圧をＯＮ／ＯＦＦすることにより、ＭＯＳトランジスタ５１ａ、ｂのゲートサイズを任意に拡大することができる。通常、ＭＯＳトランジスタ５３ａ、５３ｂ、５３ｃのゲートサイズは２のべき乗の比で構成し、ｎビットの入力端子を設けることにより、２のｎ乗の階調でドレイン電流を変更することができる。
ＭＯＳトランジスタ５４ａ、ｂとＭＯＳトランジスタ５５ａ、ｂとＭＯＳトランジスタ５６ａ、ｂは、ＭＯＳトランジスタ５１ａ、ＭＯＳトランジスタ５３ｂ、５３ｃに対してカスコードカレントミラーを構成しており、ＭＯＳトランジスタ５１ａ、ｂ、ＭＯＳトランジスタ５３ａ、５３ｂ、５３ｃ、５３ｄ、５３ｅ、５３ｆのドレイン電流の電源電圧依存性を低減する。ＭＯＳトランジスタ５７ａ、５７ｂは、それぞれドレイン電流に依存した電圧ＶＡＤＪ、ＶＦＲＥＱを生じ、ＭＯＳトランジスタで構成される電圧制御電流源３５、３６のゲート電極に与える。
なお、電圧切換回路３３、３４において、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの関係を逆にしても良い。この場合、電圧切換回路は、第１、第２、第３のＮＭＯＳトランジスタと、第１と第２のＰＭＯＳトランジスタと、ｍを整数とするｍ個のゲートスイッチ回路とｍ個の第４のＮＭＯＳトランジスタとで構成され、電圧入力端子と、第１のＮＭＯＳトランジスタのゲート電極と、ゲートスイッチ回路の電圧入力端子とを互いに接続し、第１と第２と第４のＮＭＯＳトランジスタのソース電極を接地端子と接続し、第４のＮＭＯＳトランジスタのゲート電極をゲートスイッチ回路の出力端子に接続する。さらに、第２のＮＭＯＳトランジスタのゲート電極と、第１と第４のＮＭＯＳトランジスタのドレイン電極と、第３のＮＭＯＳトランジスタのソース電極とを互いに接続し、第２のＮＭＯＳトランジスタのドレイン電極と第３のＮＭＯＳトランジスタのゲート電極と、第１のＰＭＯＳトランジスタのドレイン電極とを互いに接続する。さらに、第３のＮＭＯＳトランジスタのドレイン電極と、第２のＰＭＯＳトランジスタのドレイン電極とゲート電極とを互いに接続し、第１のＰＭＯＳトランジスタのゲート電極を第２参照電圧入力端子に接続する。さらに、第１と第２のＰＭＯＳトランジスタのソース電極を互いに接地端子に接続し、ｎ個の論理信号入力端子を、それぞれｎ個のゲートスイッチ回路の論理入力端子に接続する。これにより、入力された電圧に依存し、入力論理信号によって決まる比率で入力電圧を逓倍にした電圧を出力端子に供給する。
電圧制御電流源３５、３６は夫々ＭＯＳトランジスタを有し、入力された電圧ＶADJ、若しくはＶFREQに依存したドレイン電流を夫々出力し、共通端子ＩＣＳで加算した電流ＩＣＮＴを出力する。
例えば、電圧制御電流源３５は、１個のＮＭＯＳトランジスタ３５で構成され、このＮＭＯＳトランジスタのゲート電極を入力電圧端子ＶADJと接続し、ソース電極を接地端子ＶSSと接続し、ドレイン電極を出力電流端子として共通端子ＩＣＳに接続し、入力電圧ＶADJに依存した電流を出力する。
なお、電圧制御電流源３５、３６はＰＭＯＳトランジスタで構成しても良い。この場合、電圧制御電流源は、１個のＰＭＯＳトランジスタで構成され、このＰＭＯＳトランジスタのゲート電極を入力電圧端子と接続し、ソース電極を電源供給端子ＶDDと接続し、ドレイン電極を出力電流端子とし、入力電圧ＶADJ、若しくはＶFREQに依存した電流を出力する。
図６に示した電圧電流変換回路３を、実施例１で示した周波数可変発振器２１に採用することで、温度変動やＭＯＳのばらつき、電源電圧の変動に対して周波数変動の小さい、かつ低い電圧周波数変換比の周波数可変発振器を実現することができる。
本発明の実施例になる周波数可変発振器に関して、発振周波数と位相雑音をｐｅｒｉｏｄｉｃ ｓｔｅａｄｙ−ｓｔａｔｅ（ＰＳＳ）解析を用いて求めることができるＣａｄｅｎｃｅ社製Ｓｐｅｃｔｒｅ（登録商標）を用いた回路シミュレーションにより、動作原理を再現した結果を、図７と図８に示す。
図７は、電圧周波数変換比ＫＶＣＯを変化させた場合の、発振周波数の制御電圧依存性と位相雑音の関係を示している。ここでは５ＧＨｚを所望の発振周波数ｆＣＬＫとする。電圧制御電流源回路４として図６に示した実施例の電圧制御電流源について、図７の上段にトランジスタ３６のゲート幅ＷＣＳを大きくした場合（＝１００％）、図７の下段にＷＣＳをその２０％まで縮小した場合を示す。それぞれ３つの条件、すなわち、最も発振周波数が高い条件（電源電圧１．３２Ｖ、温度２５℃、ＭＯＳパラメータ最高速度）、最も発振周波数が低い条件（電源電圧１．０８Ｖ、温度１１０℃、ＭＯＳパラメータ最低速度）、標準条件（電源電圧１．２０Ｖ、温度６５℃、ＭＯＳパラメータ標準速度）の場合を示している。
図７の上段に示したように、ゲート幅ＷＣＳが大きい場合、電圧周波数変換比ＫＶＣＯは２０〜４０ＧＨｚ／Ｖである。このときは、条件により発振周波数ｆＣＬＫも大きく変動するが、周波数の変化幅が大きいため、どの条件でも所望の５ＧＨｚを得るような制御電圧が存在する。
一方、図７の下段に示したような、ゲート幅ＷＣＳが小さい場合、ＫＶＣＯは３〜１０ＧＨｚ／Ｖである。このときも、条件により発振周波数が大きく変動し、最も発振周波数が低い条件の場合には、所望の５ＧＨｚを得る制御電圧がない。したがって、５ＧＨｚの発振器を実現できない。
ところが、位相雑音で比較すると、ＷＣＳが小さい場合、すなわちＫＶＣＯが低い場合の方が、離調周波数１ＭＨｚのときに−１０３ｄＢｃ／Ｈｚと位相雑音が低下している。さらに位相雑音を減らす場合には、所望の発振周波数ｆＣＬＫを得ることがさらに困難になる。
そこで、図６の回路構成に関して、適切な論理信号と制御電圧を与えた結果、図８のような良好な結果を得た。図８も図７と同じそれぞれ３つの条件の場合を示している。なお、所望の発振周波数ｆＣＬＫは５．１６ＧＨｚとして計算した。
図８によれば、どの条件でも５．１６ＧＨｚを発振する制御電圧が存在することを示している。また、ＫＶＣＯは約１．３ＧＨｚ／Ｖであり、位相雑音は離調周波数１ＭＨｚのときに−８７ｄＢｃ／Ｈｚである。
なお、図７に比べて図８の場合に、位相雑音が劣化しているのは、図８の計算結果に参照電圧発生回路６を接続したことによる雑音の増加分が含まれているためである。電圧周波数変換比ＫＶＣＯの低減により、ＰＬＬを構成した場合のチャージポンプが発生する雑音を減衰してジッタを低減する効果が加わるため、ＫＶＣＯが２０分の１ないし４０分の１となる図８の方が、良好なジッタ特性を得ることが出来る。
このように、本実施例によれば、参照電圧発生回路６、参照電圧変換回路７、制御電圧変換回路８、電圧切換器５、電圧制御電流源回路４のそれぞれの機能を組み合わせることにより、温度変動やＭＯＳの製造ばらつき、電源電圧の変動に対して周波数変動の小さく、かつ低い電圧周波数変換比で位相雑音の小さい周波数可変発振器を実現することができる。そのため、本実施例の周波数可変発振器を用いてＰＬＬを構成することにより、ジッタの低い高精度、高周波信号をＬＳＩの内部回路で生成することができ、シリアル伝送方式に適した１．０ＧＨｚ以上の高速信号伝送用通信ＬＳＩを低消費電力、かつ安価に製造することが出来る。
図９は、図６に示したゲートスイッチ回路５２（ａ〜ｆ）のより具体的な実施例を示す回路図である。
ゲートスイッチ回路５２は、第１と第２のＮＭＯＳトランジスタ６０、６３と第１と第２と第３のＰＭＯＳトランジスタ６１、６２、６４で構成されている。
第１と第２のＮＭＯＳトランジスタ６０、６３のゲート電極と、第１と第３のＰＭＯＳトランジスタ６１、６４のゲート電極と論理入力端子Ｄnとを互いに接続する。また、第１のＮＭＯＳトランジスタ６０のドレイン電極と第１のＰＭＯＳトランジスタ６１のドレイン電極と第２のＰＭＯＳトランジスタ６２のゲート電極とを互いに接続し、第１のＮＭＯＳトランジスタ６０のソース電極を接地端子ＶSSに接続し、第１と第３のＰＭＯＳトランジスタ６１、６４のソース電極を互いに電源供給端子ＶDDと接続し、第２のＮＭＯＳトランジスタ６３のドレイン電極と第２のＰＭＯＳトランジスタ６２のドレイン電極と、入力電圧端子ＶINとを互いに接続する。また、第２のＮＭＯＳトランジスタ６３のソース電極と、第２のＰＭＯＳトランジスタ６２のソース電極と、第３のＰＭＯＳトランジスタ６４のドレイン電極とを互いに接続して出力端子ＶOUTとする。
以上の構成のゲートスイッチ回路５２は、入力論理信号Ｄnが高レベルの場合、出力電圧ＶOUTを入力電圧ＶINと一致させ、入力論理信号Ｄnが低レベルの場合、出力電圧ＶOUTを電源供給端子ＶDDの電圧（電源電圧）と一致させる。
すなわち、ＭＯＳトランジスタ６０、６１はインバータ回路を構成しており、入力論理信号Ｄｎの反転信号を出力する。ＰＭＯＳトランジスタ（６２、６３）はパストランジスタを構成しており、ゲート６２に低レベル（Ｌ）、ゲート６３に高レベル（Ｈ）の電圧を与えると、パストランジスタの入力電圧ＶＩＮの電圧がゲートスイッチ回路５２の出力ＶＯＵＴとして出力される。一方、ゲート６２に高レベル（Ｈ）、ゲート６３に低レベル（Ｌ）の電圧を与えると、パストランジスタのＶＩＮとＶＯＵＴの間は高インピーダンスとなり、ＰＭＯＳトランジスタ６４のゲートが低レベルになることから、ゲートスイッチ回路５２のゲートスイッチ回路５２のＶＯＵＴはＶＤＤに等しくなる。したがって、入力論理信号Ｄｎ＝Ｈの場合、ＶＯＵＴ＝ＶＩＮ、Ｄｎ＝Ｌの場合、ＶＯＵＴ＝ＶＤＤとなる。
このような構成により、図６に示した電圧切換回路３３、３４を実現することができる。
なお、ゲートスイッチ回路５２において、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの関係を逆にしても良い。すなわち、ゲートスイッチ回路を第１と第２のＰＭＯＳトランジスタと第１と第２と第３のＮＭＯＳトランジスタで構成し、第１と第２のＰＭＯＳトランジスタのゲート電極と、第１と第３のＮＭＯＳトランジスタのゲート電極と論理入力端子Ｄnとを互いに接続する。第１のＰＭＯＳトランジスタのドレイン電極と第１のＮＭＯＳトランジスタのドレイン電極と第２のＮＭＯＳトランジスタのゲート電極とを互いに接続し、第１のＰＭＯＳトランジスタのソース電極を接地端子に接続する。また、第１と第３のＮＭＯＳトランジスタのソース電極を互いに電源供給端子ＶDDと接続し、第２のＰＭＯＳトランジスタのドレイン電極と第２のＮＭＯＳトランジスタのドレイン電極と、入力電圧端子ＶINとを互いに接続する。さらに、第２のＰＭＯＳトランジスタのソース電極と、第２のＮＭＯＳトランジスタのソース電極と、第３のＮＭＯＳトランジスタのドレイン電極とを互いに接続して出力端子ＶOUTとする。このゲートスイッチ回路は、入力論理信号Ｄnが高レベルの場合、出力電圧ＶOUTを入力電圧ＶINと一致させ、入力論理信号Ｄnが低レベルの場合、出力電圧ＶOUTを電源供給端子ＶDDの電圧（電源電圧）と一致させる。
図１０は、参照電圧発生回路３０につての、他の実施例を示す回路図である。参照電圧発生回路３０は、バイポーラトランジスタ６５、６６と、ＭＯＳトランジスタ６７〜７１と抵抗値Ｒの抵抗６９とを有している。
すなわち、第１と第２のＰＭＯＳトランジスタ７０、７１のゲート電極と、第２のＰＭＯＳトランジスタ７０のドレイン電極と、第２のＮＭＯＳトランジスタ６８のドレイン電極と、出力電圧端子ＶREFとが互いに接続されている。また、第１と第２のＰＭＯＳトランジスタ７０、７１のソース電極を電源供給端子ＶDDと接続し、第１のＮＭＯＳトランジスタ６７のドレイン電極と第１と第２のＮＭＯＳトランジスタ６７、６８のゲート電極と、第１のＰＭＯＳトランジスタ７０のドレイン電極とを互いに接続し、第１のＮＭＯＳトランジスタ６７のソース電極と第１のＰＮＰトランジスタ６５のエミッタ電極とを接続し、第２のＮＭＯＳトランジスタ６８のソース電極と抵抗６９の第１の端子とを接続し、抵抗６９の第２の端子と第２のＰＮＰトランジスタ６６のエミッタ電極とを接続し、第１と第２のＰＮＰトランジスタ６５、６６のベース電極とコレクタ電極を互いに接地端子ＶSSに接続している。
この構成により、熱電圧に依存した電圧を出力する。すなわち、バイポーラ（ｐｎｐ）トランジスタ６６のエミッタ面積は、バイポーラトランジスタ６５のエミッタ面積のｎ倍とし、抵抗６９と熱電圧（ＫＰ／Ｑ）ＶＴで決まるバイアス電流Ｉ＝ＶＴ×ｌｎ（ｎ）／Ｒがバイポーラトランジスタ６５、６６とＭＯＳトランジスタ６７、６８、７０、７１に流れる。参照電圧発生回路３０の出力電圧ＶＲＥＦは、熱電圧ＶＴに依存した電圧が出力される。この回路構成を用いることにより、ＭＯＳの製造ばらつきに依存しない熱電圧を参照した電流を生成することができるため、発振周波数の精度を向上することができ、周波数変動の温度補償を厳密に行うことができる。
図１１は、参照電圧発生回路３０の他の実施例を示す回路図である。参照電圧発生回路３０は、第１と第２のＮＭＯＳトランジスタ７２、７３と、１個のＰＭＯＳトランジスタ７４から構成されている。第１のＮＭＯＳトランジスタ７２のゲート電極とドレイン電極と、第２のＮＭＯＳトランジスタ７３のゲート電極とを互いに接続して外部入力電流端子ＩREFFとする。第１と第２のＮＭＯＳトランジスタ７２、７３のソース電極を接地端子ＶSSとし、第２のＮＭＯＳトランジスタ７３のドレイン電極とＰＭＯＳトランジスタ７４のゲート電極とドレイン電極とを互いに接続して出力電圧端子ＶREFFとし、ＰＭＯＳトランジスタ７４のソース電極を電源供給端子ＶDDと接続する。この参照電圧発生回路３０によれば、出力電圧ＶREFFは、外部入力電流ＩREFFに依存して供給される。
なお、参照電圧発生回路３０において、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの関係を逆にしても良い。すなわち、参照電圧発生回路が、第１と第２のＰＭＯＳトランジスタと、ＮＭＯＳトランジスタから構成され、第１のＰＭＯＳトランジスタのゲート電極とドレイン電極と、第２のＰＭＯＳトランジスタのゲート電極とを互いに接続して外部入力電流端子とする。第１と第２のＰＭＯＳトランジスタのソース電極を電源供給端子とし、第２のＰＭＯＳトランジスタのドレイン電極とＮＭＯＳトランジスタのゲート電極とドレイン電極とを互いに接続して出力電圧端子とし、ＮＭＯＳトランジスタのソース電極を電源供給端子と接続する。この参照電圧発生回路でも、出力電圧ＶREFFが外部入力電流ＩREFFに依存して供給される。
このような参照電圧発生回路を用いることにより、発振器の外部で生成した正確な電流源電流ＩＲＥＦを参照した内部電流を生成することができるため、発振周波数の精度を向上することができる。また、周波数変動の温度、製造ばらつき、電源電圧の補償を内部だけでなく、外部から制御して行うことができる。
図１２は、図１に示した遅延回路２（２ａ〜２ｅ）の具体的な実施例を示す回路図である。すなわち、リング発振器を構成する遅延回路は、第１から第６のＮＭＯＳトランジスタ８２〜８６と、第１と第２のＰＭＯＳトランジスタ８０、８１とで構成されている。第１と第２のＰＭＯＳトランジスタ８０、８１のソース電極は電源供給端子ＶDDと接続され、第１のＰＭＯＳトランジスタ８０と第２のＮＭＯＳトランジスタ８３のゲート電極は、第１の差動正相入力端子ＩＮ＋に接続され、第２のＰＭＯＳトランジスタ８１と第５のＮＭＯＳトランジスタ８６のゲート電極は、第１の差動逆相入力端子ＩＮ−に接続されている。第１のＰＭＯＳトランジスタ８０のドレイン電極と、第１と第２と第３のＮＭＯＳトランジスタ８２、８３、８４のドレイン電極と、第４のＮＭＯＳトランジスタ８５のゲート電極は、互いに差動逆相出力端子ＯＵＴ−に接続されている。
第２のＰＭＯＳトランジスタ８１のドレイン電極と、第４と第５と第６のＮＭＯＳトランジスタ８５、８６、８７のドレイン電極と、第３のＮＭＯＳトランジスタ８４のゲート電極は、互いに差動正相出力端子ＯＵＴ＋に接続されている。第１から第６までのＮＭＯＳトランジスタ８２〜８６のソース電極は電流入力端子ＩＣＳに接続され、第１のＮＭＯＳトランジスタ８２のゲート電極は第２差動正相入力端子ＦＦ＋にされ、第６のＮＭＯＳトランジスタ８７のゲート電極は第２差動逆相入力端子ＦＦ−に接続されている。
ＰＭＯＳトランジスタ８０及びＮＭＯＳトランジスタ８３は、入力端子ＩＮ＋への入力信号を出力端子ＯＵＴ−へと増幅して出力し、またＰＭＯＳトランジスタ８１及びＮＭＯＳトランジスタ８６は入力端子ＩＮ−への入力信号を出力端子ＯＵＴ＋へと増幅して出力する相補型増幅回路を構成する。ＮＭＯＳトランジスタ８４及び８５は正帰還回路を構成しており、出力端子ＯＵＴ＋とＯＵＴ−の間の差電圧を増幅し、出力振幅を増大させる。よって、入力信号が微小な場合も出力振幅を増大することができるため、遅延回路の一段当たりの利得を高くし安定して発振動作することができる。ＮＭＯＳトランジスタ８２及び８７は差動入力信号ＦＦ＋、ＦＦ−の差動信号を増幅し、ＯＵＴ＋、ＯＵＴ−に出力する。
ここで、第１差動入力端子ＩＮ＋、ＩＮ−の信号より第２差動入力ＦＦ＋、ＦＦ−の信号が先に切り替わることにより遅延時間を短くし、入力電流ＩＣＳに依存して入力差動信号の切り替わりから出力差動信号の切り替わりまでの遅延量が変化する。
すなわち、ＦＦ＋とＦＦ−の入力信号の立ち上がりが、ＩＮ＋とＩＮ−の入力信号の立ち上がりの直前になるように、ＩＮ＋とＩＮ−に接続される遅延回路の出力の一段前の遅延回路の出力をＦＦ＋とＦＦ−に接続する。この動作により負荷容量への充放電時間を短縮することができ、発振周波数の向上を図ることや、位相雑音の低減を図ることができる。
なお、ＮＭＯＳトランジスタ８２、８３、８４、８５のソース端子のＩＣＳには、接続される電流源によってドレイン電流Ｉｄが供給される。出力端子に接続される次段のトランジスタの入力容量と出力寄生容量と配線寄生容量を合計した負荷容量ＣＬの充放電時間ｔｐｄが遅延回路の遅延時間とほぼ一致し、振幅をＶｐｐとすると、ｔｐｄ≒ＣＬ×Ｖｐｐ／Ｉｄと表される。遅延回路をＮ段縦続接続して構成されるリング発振器の発振周波数ｆ０は、ｆ０＝１／ｔｐｄ／Ｎ≒Ｉｄ／ＣＬ／Ｖｐｐ／Ｎと表される。
よって、入力電流Ｉｄによって、遅延回路の遅延時間の制御することができ、リング発振器の発振周波数を制御することができる。また、この回路構成を用いることにより、低電圧で動作し、遅延時間の短い遅延回路を構成することができる。
図１３は、図１に示した遅延回路２（２ａ〜２ｅ）の他の実施例を示す回路図である。図１２に示した回路に対して、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを反転した回路構成であり、動作原理は実施例６に準じる。
すなわち、遅延回路２は、第１から第６のＰＭＯＳトランジスタ８８〜９３と、第１と第２のＮＭＯＳトランジスタ９４、９５とで構成され、第１と第２のＮＭＯＳトランジスタ９４、９５のソース電極は電流入力端子ＩCSと接続され、第１のＮＭＯＳトランジスタ９４と第２のＰＭＯＳトランジスタ８９のゲート電極は、第１の差動正相入力端子ＩＮ＋に接続され、第２のＮＭＯＳトランジスタ９５と第５のＰＭＯＳトランジスタ９２のゲート電極は、第１の差動逆相入力端子ＩＮ−に接続されている。第１のＮＭＯＳトランジスタ９４のドレイン電極と、第１と第２と第３のＰＭＯＳトランジスタ８８〜９０のドレイン電極と、第４のＰＭＯＳトランジスタ９１のゲート電極と、差動逆相出力端子ＯＵＴ−に互いに接続する。第２のＮＭＯＳトランジスタ９５のドレイン電極と、第４と第５と第６のＰＭＯＳトランジスタ９１〜９３のドレイン電極と、第３のＰＭＯＳトランジスタ９０のゲート電極とは、互いに差動正相出力端子ＯＵＴ＋に接続されている。また、第１から第６までのＰＭＯＳトランジスタ８８〜９３のソース電極を電源供給端子ＶDDに接続し、第１のＰＭＯＳトランジスタ８８のゲート電極を第２差動正相入力端子ＦＦ＋に接続し、第６のＰＭＯＳトランジスタ９３のゲート電極を第２差動逆相入力端子ＦＦ−に接続している。
この遅延回路２は、第１差動入力端子の信号より第２差動入力の信号が先に切り替わることにより、遅延時間を短くし、入力電流に依存して入力差動信号の切り替わりから出力差動信号の切り替わりまでの遅延量が変化する。
すなわち、ＮＭＯＳトランジスタに比べてＰＭＯＳトランジスタの方が同じゲートサイズに対してトランスコンダクタンスｇｍが小さいため、遅延時間が長くなる。一方、ＰＭＯＳトランジスタのｇｍの方が小さく、フリッカ雑音も小さいため、位相雑音への寄与が小さい。共通に動作するＮＭＯＳトランジスタ９４、９５よりも、独立に動作するＰＭＯＳトランジスタ８８、８９、９０、９１、９２、９３の遅延時間の方が、遅延回路の遅延時間への影響が大きいため、図１３の回路ではＰＭＯＳトランジスタの特性が遅延回路に影響する。よって、発振周波数の向上より位相雑音の低減が重要である場合、図１２より図１３に示した回路構成の方が望ましい。なお、この実施例では、フィードフォワードしないので動作は遅くなる。従って、１．０ＧＨｚ程度の比較的低い発振周波数の用途に適している。
図１４は、本発明に係わる周波数可変発振器２１の他の実施例を示す回路図である。
図１の実施例に対して、各電流制御遅延回路１００（１００ａ〜１００ｅ）に１組の差動入力端子と１組の差動出力端子を設けた構成である点で相違する。
すなわち、周波数可変発振器２１のリング発振器１は遅延回路１００がＫを３以上の奇数とするＫ段で構成されており、各遅延回路が差動入力端子（ＩＮ＋、ＩＮ−）と、差動出力端子（ＯＵＴ＋、ＯＵＴ−）と電流入力端子ＩCSを備えている。そして、ＭをＫ−１以下の整数としてＭ段目の遅延回路１００の差動出力端子をＭ＋１段目の遅延回路１００の差動入力端子に正相と逆相を反転して接続し、Ｋ段目の遅延回路１００の差動出力端子を１段目の遅延回路の第１差動入力端子に正相と逆相を反転して接続している。あるいはまた、リング発振器が遅延回路１００を、Ｌを２以上の偶数とするＬ段で構成され、遅延回路１００が差動入力端子（ＩＮ＋、ＩＮ−）と、差動出力端子（ＯＵＴ＋、ＯＵＴ−）と電流入力端子ＩCSを備え、ＭをＬ−１以下の整数としてＭ段目の遅延回路の差動出力端子をＭ＋１段目の遅延回路の差動入力端子に正相と逆相を反転して接続し、Ｌ段目の遅延回路の差動出力端子を、１段目の遅延回路の第１の差動入力端子に非反転で接続した構成としても良い。
この実施例の動作原理は実施例１に準じる。但し、動作は実施例１の回路よりも遅くなる。従って、１．０ＧＨｚ〜１．０ＧＨｚ程度の比較的低い発振周波数の用途に適している。この回路構成を用いる方が、２組の差動入出力端子を用いた実施例１の構成よりも、回路構成が簡略化され、ゲートサイズの縮小を図ることが容易となる。したがって、発振周波数の向上より面積の低減が重要である場合には、図１より図１４の回路構成の方が望ましい。
図１５は、図１４に示した遅延回路１００（１００ａ〜１００ｅ）の具体的な他の実施例を示す回路図である。
遅延回路１００は、第１から第４のＰＭＯＳトランジスタ１０１〜１０４と、第１と第２のＮＭＯＳトランジスタ１０５、１０６とで構成されている。第１と第２のＮＭＯＳトランジスタ１０５、１０６のソース電極は電流入力端子ＩCSと接続され、第１のＮＭＯＳトランジスタ１０５と第１のＰＭＯＳトランジスタ１０１のゲート電極は差動正相入力端子ＩＮ＋に接続されている。第２のＮＭＯＳトランジスタ１０６と第４のＰＭＯＳトランジスタ１０４のゲート電極は、差動逆相入力端子ＩＮ−に接続され、第１のＮＭＯＳトランジスタ１０５のドレイン電極と、第１と第２のＰＭＯＳトランジスタ１０１、１０２のドレイン電極と、第３のＰＭＯＳトランジスタ１０３のゲート電極は、差動逆相出力端子ＯＵＴ−に互いに接続されている。また、第２のＮＭＯＳトランジスタ１０６のドレイン電極と、第３と第４のＰＭＯＳトランジスタ１０３、１０４のドレイン電極と、第２のＰＭＯＳトランジスタ１０２のゲート電極とは差動正相出力端子ＯＵＴ＋に互いに接続されている。第１から第４までのＰＭＯＳトランジスタ１０１〜１０４のソース電極は電源供給端子ＶDDに接続されている。
この遅延回路１００によれば、入力電流に依存して入力差動信号の切り替わりから出力差動信号の切り替わりまでの遅延量が変化する。
すなわち、ＮＭＯＳトランジスタ１０５とＰＭＯＳトランジスタ１０１は入力端子ＩＮ＋への入力信号を出力端子ＯＵＴ−へと増幅して出力し、またＭＯＳトランジスタ１０６と１０４は入力端子ＩＮ−への入力信号を出力端子ＯＵＴ＋へと増幅して出力する相補型増幅回路を構成する。ＰＭＯＳトランジスタ１０２と１０３は正帰還回路を構成しており、出力端子ＯＵＴ＋とＯＵＴ−の間の差電圧を増幅し、出力振幅を増大させる。
よって、入力信号が微小な場合も出力振幅を増大することができるため、遅延回路の一段当たりの利得を高くし安定して発振動作することができる。ＮＭＯＳトランジスタ１０５と１０６のソース端子のＩＣＳに接続される電流源によってドレイン電流Ｉｄが供給される。出力端子に接続される次段のトランジスタの入力容量と出力寄生容量と配線寄生容量を合計した負荷容量ＣＬの充放電時間ｔｐｄが遅延回路の遅延時間とほぼ一致し、振幅をＶｐｐとすると、ｔｐｄ≒ＣＬ×Ｖｐｐ／Ｉｄと表される。遅延回路をＮ段縦続接続して構成されるリング発振器の発振周波数ｆ０は、ｆ０＝１／ｔｐｄ／Ｎ≒Ｉｄ／ＣＬ／Ｖｐｐ／Ｎと表される。よって、入力電流Ｉｄによって、遅延回路の遅延時間の制御することができ、リング発振器の発振周波数を制御することができる。また、この回路構成を用いることにより、低電圧で動作し、遅延時間の短い遅延回路を構成することができる。
図１６は、図１４に示した遅延回路１００（１００ａ〜１００ｅ）の他の実施例を示す回路図である。この実施例は、図１５に示した回路に対して、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを反転した回路構成であり、動作原理は実施例９に準じる。
すなわち、遅延回路１００は、第１から第４のＮＭＯＳトランジスタ１０９〜１１２と、第１と第２のＰＭＯＳトランジスタ１０７、１０８とで構成されている。第１から第４までのＮＭＯＳトランジスタ１０９〜１１２のソース電極は電流入力端子ＩＣＳに接続され、第１のＰＭＯＳトランジスタ１０７と第１のＮＭＯＳトランジスタ１０９のゲート電極は、差動正相入力端子ＩＮ＋に接続されている。第２のＰＭＯＳトランジスタ１０８と第４のＮＭＯＳトランジスタ１１２のゲート電極は、差動逆相入力端子ＩＮ−に接続されている。第１のＰＭＯＳトランジスタ１０７のドレイン電極と、第１と第２のＮＭＯＳトランジスタ１０９、１１０のドレイン電極と、第３のＮＭＯＳトランジスタ１１１のゲート電極は、差動逆相出力端子ＯＵＴ−に互いに接続されている。また、第２のＰＭＯＳトランジスタ１０８のドレイン電極と、第３と第４のＮＭＯＳトランジスタ１１１、１１２のドレイン電極と、第２のＮＭＯＳトランジスタ１１０のゲート電極とが差動正相出力端子ＯＵＴ＋に互いに接続されている。第１と第２のＰＭＯＳトランジスタ１０７、１０８のソース電極は電源供給端子ＶDDと接続されている。この遅延回路１００によれば、入力電流ＩＣＳに依存して入力差動信号の切り替わりから出力差動信号の切り替わりまでの遅延量が変化する。
すなわち、ＰＭＯＳトランジスタに比べてＮＭＯＳトランジスタの方が同じゲートサイズに対してトランスコンダクタンスｇｍが大きいため、遅延時間が短くなる。一方、ＮＭＯＳトランジスタのｇｍの方がＰＭＯＳトランジスタよりも大きく、フリッカ雑音も大きいため、位相雑音への寄与が大きい。共通に動作するＰＭＯＳトランジスタ１０７、１０８よりも独立に動作するＮＭＯＳトランジスタ１０９、１１０、１１１、１１２の遅延時間の方が、遅延回路の遅延時間への影響が大きいため、図１６の回路ではＮＭＯＳトランジスタの特性が遅延回路に影響する。
よって、位相雑音の低減より発振周波数の向上が重要である場合、図１５の実施例よりも図１６に示した実施例の回路構成の方が望ましい。
図１７は、本発明に係わる周波数可変発振器２１の他の実施例を示す回路図である。
図１の場合と異なり、リング発振器１に電流源を接続する電圧制御電流源４ａ、４ｂの端子を電源供給端子ＶＤＤに接続する。一方、ＩＣＳ端子は接地端子ＶSSに接続する。電圧制御電流源４ａ、４ｂは、電源供給端子ＶＤＤからリング発振器１へ電流ＩCNTが流れるように接続する。この実施例に用いる電圧制御電流源４ａ、４ｂは、通常ＰＭＯＳトランジスタにより構成される。よって、同じゲートサイズの場合にＮＭＯＳトランジスタで構成するよりもフリッカ雑音を低減することができる。
一方、ＮＭＯＳトランジスタで構成するよりＰＭＯＳトランジスタでトランスコンダクタンスｇｍが小さくなるため、ドレインソース間電圧がしきい値電圧以下の低電圧で動作する場合に出力抵抗が大きくなり、ドレイン電流出力抵抗が大きくなる。そのため、電源電圧を低下させると制御電流ＩＣＮＴが減少して発振周波数の低下する欠点がある。よって電源電圧の低電圧化より、低雑音化の方が重要である場合には、図１７に示した回路構成の方が望ましい。
図１８は、本発明に係わる周波数可変発振回路２１を用いたＰＬＬ１５の他の実施例を示す回路図である。ロック検知回路１２０は、ＰＬＬ１５が参照クロック信号にロックしている状態を検知する回路であり、ロックしている状態のときに高レベル（Ｈ）の論理信号を出力する。リトライ回路１２４は、ＶＣＯ２１の発振周波数範囲の上下限に達しても参照クロック信号にロックできないため、再引き込みをする信号を出力する回路である。ＡＮＤ回路１２３は、未ロック状態でリトライを出力しているときに高レベルを出力する。リトライを出力しているときに、周波数位相比較器１８がＵＰ信号とＤＯＷＮ信号のどちらを主に出力しているか検知するために、低域通過フィルタ１２１ａ、１２１ｂと、コンパレータ１２２ａ、１２２ｂを用いる。
大きく位相が外れてロック状態では無い場合、周波数位相比較器１８はＵＰ信号とＤＯＷＮ信号の片方のみが出力される。
低域通過フィルタ１２１ａ、１２１ｂによって直流電圧を生成し、コンパレータ１２２ａ、１２２ｂによって識別する。識別したＵＰ信号とＤＯＷＮ信号をカウンタ１２５に入力する。ＵＰ信号の場合はカウンタ１２５の出力値を増加させる。ＤＯＷＮ信号の場合は、カウンタ１２５の値を減少する。通常は１ずつ増減させるが、増減する値を1に限定するものではない。
カウンタの値ＤCNTは、本発明の周波数可変発振回路２１の論理入力端子に入力される。論理入力によって制御電流ＩCNTを増減させることができるため、論理信号を変えてから制御電圧ＶＣＮＴをスイープすることにより、別の周波数範囲で位相比較をすることになり、あるカウンタの値でロック状態に達することができる。このようなＰＬＬの構成をとることにより、電圧周波数変換比を大きくすることなく、広い周波数範囲で動作する低ジッタのＰＬＬを実現することができる。
なお、本発明に係わる周波数可変発振回路は、図２や図１８に示した構成のＰＬＬで用いることに限定するものでなく、各種ＰＬＬ回路に用いることができる。
図１９（１９Ａ、１９Ｂ）で、本発明の他の実施例になる電圧電流変換回路を説明する。図１９Ａは、図１の電圧電流変換回路３に代わる電圧電流変換回路３００である。電圧電流変換回路３００は、電圧制御電流源回路４（４ａ、４ｂ）、第１電圧調整器３１０、第２電圧調整器３２０、参照電圧発生回路（ＲＥＦ１）６、参照電圧変換回路７（ＲＥＦ２）、制御電圧変換回路（ＣＮＶ）８から構成される。２つの電圧制御電流源回路４に共通する端子ＩＣＳと複数の電流制御遅延回路２の各端子ＩＣＳとが接続されている。外部から入力される周波数制御電圧ＶＣＮＴは制御信号ＤＣＮＴで制御される制御電圧変換回路８、第２電圧調整器３２０を経て電圧ＶＦＲＥＱとなり制御電流源回路４ａにおいて電流に変換される。一方、制御信号ＤＣＮＴで制御される参照電圧発生回路６、参照電圧変換回路７、制御電圧変換回路８の出力が第１電圧調整器３１０を経て出力電圧ＶＡＤＪとなり制御電流源回路４ｂにおいて電流に変換される。
制御電流源回路４ａと制御電流源回路４ｂの共通の端子ＩＣＳで２つの電流が加算され、制御電流ＩＣＮＴとして電圧電流変換回路３から出力される。
図１９Ｂに、図１９Ａの第１電圧調整部３１０の構成を示す。第１電圧調整部３１０は、ＭＯＳトランジスタ３１１ないし３１５を有している。ＭＯＳトランジスタ３１１のゲート電極にＶFEF1、ＭＯＳトランジスタ３１５のゲート電極にＶREF2が入力される。参照電圧発生回路３０の出力電圧ＶADJは、熱電圧ＶＴに依存した電圧として出力される。
この例は、今まで述べた例と比較するとスイッチを用いないので構成は簡単になるが、製造ばらつき等の大きい場合には適さない。
図２０で、本発明の他の実施例になる電圧電流変換回路を説明する。図２０は、図１の電圧電流変換回路３に代わる電圧電流変換回路３５０である。電圧電流変換回路３５０は、ＭＯＳトランジスタ３５１ないし３５３を有している。外部の制御電圧ＶＣＮＴをトランジスタ３５２のゲートに与え、参照電圧ＶREF1をトランジスタ３５１のゲートに与えることで、環境温度や製造ばらつきを補償した出力電圧ＶFREQが得られる。この例は、消費電流を低減できる。今まで述べた例と比較するとスイッチを用いないので構成は簡単になるが、製造ばらつきの大きい場合には適さない。
なお、以上述べた各実施例において、本発明の適用対象としての通信回路は、例として示した図３のＳＥＲＤＥＳ回路に限らず、各種のシリアル伝送通信回路、パラレル伝送通信回路、マイクロプロセッサなどに用いることができ、さらに、無線通信回路の基準周波数発生回路などに利用することもできる。
以上、本発明の各実施例によれば、周波数変動の少ない安定な周波数を発振する周波数可変発振器を一般的なデジタル回路向け半導体装置の内部で構成することができ、より高速な伝送通信システムを安価に製造することができる。
本発明の第１の実施例になる周波数可変発振器を示すブロック構成図である。 図１の実施例の周波数可変発振器を用いたＰＬＬの実施例を示す構成図である。 本発明の周波数可変発振器を用いた通信回路の実施例を示す構成図である。 図１の参照電圧発生回路の動作説明図である。 図１の実施例における周波数変換の効果を説明する図である。 本発明に用いる電圧電流変換回路の実施例を示す構成図である。 図６の実施例の効果に関し、制御電圧と発振周波数の関係を説明するための図である。 図６の実施例の効果を説明するための図である。 本発明に用いるゲートスイッチ回路の実施例を示す構成図である。 本発明に用いる参照電圧発生回路の実施例を示す構成図である。 本発明に用いる参照電圧発生回路の他の実施例を示す構成図である 本発明に用いる遅延回路の実施例を示す構成図である。 本発明に用いる遅延回路の他の実施例を示す構成図である。 本発明の他の実施例になる周波数可変発振器を示すブロック構成図である。 本発明に用いる遅延回路の他の実施例を示す構成図である。 本発明に用いる遅延回路の他の実施例を示す構成図である。 本発明の他の実施例になる周波数可変発振器を示すブロック構成図である。 本発明の周波数可変発振器を用いたＰＬＬの他の実施例を示す構成図である。 本発明の他の実施例になる電圧電流変換回路を示す構成図である。 図１９Ａの実施例の第１電圧調整部の構成を示す構成図である。 図１９Ａの実施例の第２電圧調整部の構成を示す構成図である。 従来技術による周波数可変発振器を説明するための構成図である。 従来技術による遅延回路を説明するための構成図である。 電圧周波数変換利得ＫＶＣＯと環境変動の関係を示す図である。 電圧周波数変換利得ＫＶＣＯと環境変動の関係を示す図である。 電圧周波数変換利得ＫＶＣＯと位相雑音の関係を示す図である。 電圧周波数変換利得ＫＶＣＯと位相雑音の関係を示す図である。
符号の説明
１…電流制御リング発振器、２ａ、２ｂ、２ｃ、２ｄ、２ｅ…電流制御遅延回路、３…電圧電流変換回路、４ａ、４ｂ…電圧制御電流源回路、５ａ、５ｂ…電圧切換回路、６…参照電圧発生回路、７…参照電圧変換回路、８…周波数制御電圧変換回路、９…ＳＥＲＤＥＳ回路、１０…パラレルシリアル変換回路、１１…出力回路、１２…入力回路、１３…ＣＤＲ回路、１４…シリアルパラレル変換回路、１５…ＰＬＬ回路、１６…ＰＬＬ発振周波数切換回路、１７…参照クロック信号発生回路、１８…周波数位相比較器、１９…チャージポンプ、２０…ループフィルタ、２１…電圧制御発振器、２２…分周器、３０…第１環境変動補償用参照電圧発生回路、３１…第２環境変動補償用参照電圧発生回路（参照電圧変換回路）、３２…周波数制御電圧変換回路、３３、３４…電圧切換回路、３５、３６…電圧制御電流源回路、４０、４１、４２、４３、４５、４６、４７、４８、５０、５１ａ、５１ｂ、５３ａ、５３ｂ、５３ｃ、５３ｄ、５３ｅ、５３ｆ、５４ａ、５４ｂ、５５ａ、５５ｂ、５６ａ、５５ｂ、５７ａ、５７ｂ、６１、６２、６３、６４、６７、６８、７０、７１、７２、７３、７４、８０、８１、８２、８３、８４、８５、８６、８７、８８、８９、９０、９１、９２、９３、９４、９５、１０１、１０２、１０３、１０４、１０５、１０６、１０７、１０８、１０９、１１０、１１１、１１２…ＭＯＳトランジスタ、４４、４９、６９…抵抗、５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅ、５２ｆ…ゲートスイッチ回路、６５、６６…バイポーラトランジスタ、１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ…電流制御差動遅延回路、１２０…ロック検知回路、１２１ａ、１２１ｂ…低域通過フィルタ、１２２ａ、１２２ｂ…コンパレータ、１２３…ＡＮＤ回路、１２４…リトライ回路、１２５…カウンタ、１３０ａ、１３０ｂ、１３０ｃ、１３０ｄ…遅延回路、１３１…デジタル信号変換回路、３００…電圧電流変換回路、３１０…第１電圧調整器、３２０…第２電圧調整器。

Claims (6)

  1. 外部電源と接続するための電源供給端子と、
    複数段の遅延回路をリング状に縦続接続し、かつ、前記複数段の遅延回路の各々が前記電源供給端子に共通に接続して構成され、制御電流に応じた周波数の発振信号を出力するリング発振器と、
    前記複数段の遅延回路の各々に共通に接続され、該前記リング発振器に前記制御電流を与える周波数制御用電流源と
    を備えて成り、
    前記リング発振器の周波数制御用電流源は、共通の端子を介して前記リング発振器に接続された第１の電流源部と第２の電流源部とを含んで成り、
    前記第１の電流源部は、入力された周波数制御電圧に応じた周波数制御用電流を生成し、
    前記第２の電流源部は、環境変動に応じた補償用の電流を生成し、
    前記周波数制御用電流と前記補償用の電流を加算して前記リング発振器の前記制御電流を生成し、
    前記第２の電流源部は、参照電圧発生回路、参照電圧変換回路、第１の電圧切換回路、及び第２の電圧制御電流源回路を含んで成り、
    前記第１の電圧切換回路は、入力論理信号の一部で制御され該第１の電圧切換回路の有効なゲートサイズを変更可能な複数のＭＯＳトランジスタを含み、前記参照電圧発生回路及び前記参照電圧変換回路からの入力電圧を逓倍して前記第２の電圧制御電流源回路に出力する
    ことを特徴とする周波数可変発振器。
  2. 外部電源と接続するための電源供給端子と、
    複数段の遅延回路をリング状に縦続接続し、かつ、前記複数段の遅延回路の各々が前記電源供給端子に共通に接続して構成され、制御電流に応じた周波数の発振信号を出力するリング発振器と、
    前記複数段の遅延回路の各々に共通に接続され、該前記リング発振器に前記制御電流を与える周波数制御用電流源と
    を備えて成り、
    前記リング発振器の周波数制御用電流源は、共通の端子を介して前記リング発振器に接続された第１の電流源部と第２の電流源部とを含んで成り、
    前記第１の電流源部は、入力された周波数制御電圧に応じた周波数制御用電流を生成し、
    前記第２の電流源部は、環境変動に応じた補償用の電流を生成し、
    前記周波数制御用電流と前記補償用の電流を加算して前記リング発振器の前記制御電流を生成し、
    前記第１の電流源部は、制御電圧変換回路、第２の電圧切換回路及び第２の電圧制御電流源回路を含んで成り、
    前記第２の電流源部は、環境変動補償用の参照電圧発生回路の出力と、該参照電圧発生回路の出力に基づいて生成される環境変動補償用のオフセット電圧とに基づいて、第２の参照電圧を生成し、該第２の参照電圧を第２の電流に変換し、
    前記第１の電流源部の前記制御電圧変換回路は、外部から入力される周波数制御電圧をオフセット電圧に基づいて第１の参照出力電圧に変換し、
    前記第２電圧切換回路は、入力論理信号で制御されゲートサイズを変更可能な複数のＭＯＳトランジスタを含み、前記第１の参照出力電圧を逓倍して前記第２の電圧制御電流源回路に出力することを特徴とする周波数可変発振器。
  3. 外部電源と接続するための電源供給端子と、
    複数段の遅延回路をリング状に縦続接続し、かつ、前記複数段の遅延回路の各々が前記電源供給端子に共通に接続して構成され、制御電流に応じた周波数の発振信号を出力するリング発振器と、
    前記複数段の遅延回路の各々に共通に接続され、該前記リング発振器に前記制御電流を与える周波数制御用電流源と
    を備えて成り、
    前記リング発振器の周波数制御用電流源は、共通の端子を介して前記リング発振器に接続された第１の電流源部と第２の電流源部とを含んで成り、
    前記第１の電流源部は、制御電圧変換回路と第１の電圧制御電流源回路を含んで成り、
    前記第２の電流源部は、少なくとも第１の環境変動補償用の参照電圧発生回路、第２の環境変動補償用の参照電圧変換回路、及び第２の電圧制御電流源回路を含んで成り、
    前記第１の電流源部の電流と前記第２の電流源部の電流が加算されて前記制御電流として前記リング発振器に入力され、
    前記リング発振器の周波数制御用電流源は、第１、第２の電圧制御電流源回路、外部から入力される制御信号で制御される第１、第２の電圧切換器、環境変動補償用の参照電圧発生回路、環境変動補償用の参照電圧変換回路、及び外部から入力される周波数制御電圧が入力される制御電圧変換回路を備えて成り、
    前記第１、第２の電圧制御電流源回路に共通する端子と前記複数の遅延回路の各端子とが接続されて成り、
    前記外部から入力される制御信号が前記第２の電圧切換器を経て第１の電流制御電圧に変換され、該第１の電流制御電圧が前記第１の制御電流源回路において第１の電流に変換され、
    前記制御信号で制御される前記参照電圧発生回路及び前記参照電圧変換回路の出力が前記第１の電圧切換器を経て第２の電流制御電圧に変換され、該第２の電流制御電圧が前記第２の制御電流源回路において第２の電流に変換され、
    前記第１、第２の電流が加算されて前記リング発振器の周波数制御用電流となることを特徴とする周波数可変発振器。
  4. 請求項３において、
    前記第１、第２の電圧切換器は、夫々ＭＯＳトランジスタで構成されるスイッチを有してなり、内部または外部の論理信号によって、前記各電流制御電圧を変更することを特徴とする周波数可変発振器。
  5. 請求項３において、
    前記参照電圧発生回路が、
    第１と第２のＮＭＯＳトランジスタと第１と第２のＰＭＯＳトランジスタと抵抗とで構成され、
    前記第１のＮＭＯＳトランジスタのソース電極が接地端子に接続され、
    前記第１のＮＭＯＳトランジスタのゲート電極と前記第２のＮＭＯＳトランジスタのソース電極と前記抵抗の第１の電極が互いに接続され、前記抵抗の第２の電極が接地端子に接続され、
    前記第１のＮＭＯＳトランジスタのドレイン電極と前記第２のＮＭＯＳトランジスタのゲート電極と前記第１のＰＭＯＳトランジスタのドレイン電極とが互いに接続され、
    前記第１のＰＭＯＳトランジスタのゲート電極と第２のＰＭＯＳトランジスタのゲート電極およびドレイン電極と第２のＮＭＯＳトランジスタのドレイン電極とが互いに接続されて参照電圧出力端子を構成し、
    前記第１のＰＭＯＳトランジスタのソース電極と前記第２のＰＭＯＳトランジスタのソース電極とが互いに電源供給端子に接続され、
    前記参照電圧出力端子に前記第１のＮＭＯＳトランジスタのしきい値電圧に依存した電圧を供給することを特徴とする周波数可変発振器。
  6. 外部電源と接続するための電源供給端子と、
    複数段の遅延回路をリング状に縦続接続し、かつ、前記複数段の遅延回路の各々が前記電源供給端子に共通に接続して構成され、制御電流に応じた周波数の発振信号を出力するリング発振器と、
    前記複数段の遅延回路の各々に共通に接続され、該前記リング発振器に前記制御電流を与える周波数制御用電流源と
    を備えて成り、
    前記リング発振器の周波数制御用電流源は、共通の端子を介して前記リング発振器に接続された第１の電流源部と第２の電流源部とを含んで成り、
    前記第１の電流源部は、制御電圧変換回路と第１の電圧制御電流源回路を含んで成り、
    前記第２の電流源部は、少なくとも第１の環境変動補償用の参照電圧発生回路、第２の環境変動補償用の参照電圧変換回路、及び第２の電圧制御電流源回路を含んで成り、
    前記第１の電流源部の電流と前記第２の電流源部の電流が加算されて前記制御電流として前記リング発振器に入力され、
    温度と及び電源電圧とトランジスタのしきい値電圧のいずれかに依存した１つ以上の参照電圧を発生させる前記環境変動補償用の参照電圧発生回路と、
    入力された前記参照電圧に応じて電圧を増減する前記環境変動補償用の参照電圧変換回路と、
    入力された制御電圧を前記参照電圧に応じて増減して出力する前記制御電圧変換回路と、
    入力電圧と出力電圧の比を１つ以上の入力論理信号によって段階的に切り替える前記第１及び第２の電圧切換器と、
    入力電圧に応じた制御電流を発生させる第１及び第２の可変電流源とを備え、
    前記参照電圧発生回路の出力端子を前記第１の電圧切換器の入力端子と接続し、
    前記第１の電圧切換器の出力端子を前記第１の可変電流源の入力端子に接続し、
    前記参照電圧発生回路の出力端子を前記参照電圧変換回路の入力端子と接続し、
    前記参照電圧変換回路の出力端子を前記制御電圧変換回路の参照電圧入力端子に接続し、
    前記周波数可変発振器の入力電圧を前記制御電圧変換回路の入力制御電圧とし、
    前記電圧変換回路の出力端子を前記第２の電圧切換器の入力端子と接続し、
    前記電圧切換器の出力端子を前記第２の可変電流源の入力端子と接続し、
    前記第１及び第２の可変電流源の出力端子を共通とし、
    前記第１及び第２の可変電流源のそれぞれの出力電流を加算した電流を前記リング発振器の入力制御電流とすることを特徴とする周波数可変発振器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10972049B2 (en) 2019-09-04 2021-04-06 Kabushiki Kaisha Toshiba Oscillation apparatus

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100834393B1 (ko) * 2006-10-31 2008-06-04 주식회사 하이닉스반도체 클럭 데이터 복원장치.
EP2133995A1 (en) * 2007-03-20 2009-12-16 Advantest Corporation Clock data recovery circuit, method and test device utilizing them
JP2009038542A (ja) * 2007-08-01 2009-02-19 Hitachi Ltd 発振回路
US8054139B2 (en) * 2008-02-19 2011-11-08 Silicon Labs Spectra, Inc. Voltage-controlled oscillator topology
US20110057736A1 (en) * 2009-04-28 2011-03-10 Skyworks Solutions, Inc. Linear, Voltage-Controlled Ring Oscillator With Current-Mode, Digital Frequency And Gain Control
TW201042921A (en) * 2009-05-27 2010-12-01 Realtek Semiconductor Corp Current controlled ring oscillator and controlling method of the same
GB2473180A (en) * 2009-07-24 2011-03-09 Texas Instruments Ltd Voltage controlled oscillator with reduced noise
KR101081384B1 (ko) * 2009-11-19 2011-11-09 주식회사 파이칩스 발진기
JP2011155489A (ja) * 2010-01-27 2011-08-11 Toshiba Corp 半導体集積回路装置および発振周波数較正方法
US8638896B2 (en) * 2010-03-19 2014-01-28 Netlogic Microsystems, Inc. Repeate architecture with single clock multiplier unit
US8138847B1 (en) * 2010-03-31 2012-03-20 Ambarella, Inc. Temperature and/or voltage independent voltage controlled oscillator with programmable gain and/or output frequency range
US8890627B2 (en) 2010-12-24 2014-11-18 Via Technologies, Inc. Voltage controlled oscillator
TWI418137B (zh) 2010-12-24 2013-12-01 Via Tech Inc 電壓控制振盪器
US9112624B2 (en) * 2010-12-28 2015-08-18 Panasonic Corporation Time division receiver and time division receiving method
US8508304B2 (en) * 2011-10-17 2013-08-13 Texas Instruments Incorporated Serdes VCO with phased outputs driving frequency to voltage converter
CN102425802B (zh) * 2011-12-16 2013-07-24 亿恒节能科技江苏有限公司 带除氧器的鼓风除湿加热蒸汽锅炉系统
US8975974B2 (en) * 2012-03-01 2015-03-10 Qualcomm Incorporated Low voltage, wide frequency range oscillator
JP5727961B2 (ja) * 2012-03-30 2015-06-03 ルネサスエレクトロニクス株式会社 半導体装置及びバラツキ情報取得プログラム
US8963649B2 (en) * 2012-12-31 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. PLL with oscillator PVT compensation
KR20140100855A (ko) * 2013-02-07 2014-08-18 에스케이하이닉스 주식회사 주기신호생성회로
TWM480212U (zh) * 2013-08-16 2014-06-11 Min-Chuan Lin 多路讀取電壓頻率轉換積體電路
US9178498B2 (en) * 2013-10-03 2015-11-03 Futurwei Technologies, Inc. Reconfigurable multi-path injection locked oscillator
KR101585202B1 (ko) * 2013-12-04 2016-01-25 이화여자대학교 산학협력단 링 전압 제어 발진기
JP6311488B2 (ja) * 2014-06-30 2018-04-18 富士通株式会社 発振回路
JP6419614B2 (ja) 2015-03-17 2018-11-07 株式会社東芝 データ生成装置および認証システム
US10014888B2 (en) * 2015-06-08 2018-07-03 Maxlinear, Inc. Jitter improvement in serializer-deserializer (SerDes) transmitters
CN106100613B (zh) * 2016-06-07 2019-07-26 上海兆芯集成电路有限公司 电流控制振荡器及环形振荡器
EP3485573A2 (de) * 2016-07-14 2019-05-22 Silicon Line GmbH Vorrichtung und verfahren zum steuerbaren verzoegern elektrischer signale
CN108021173B (zh) * 2016-11-02 2020-02-28 敦宏科技股份有限公司 具温度补偿功能的震荡器电路
TWI646766B (zh) * 2018-01-15 2019-01-01 晶豪科技股份有限公司 振盪器及使用該振盪器之關聯的直流轉直流轉換器
US11095297B2 (en) * 2019-06-10 2021-08-17 Stmicroelectronics International N.V. Phase locked loop (PLL) circuit with voltage controlled oscillator (VCO) having reduced gain
JP2021150806A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体集積回路及び受信装置
US11493888B2 (en) 2021-03-05 2022-11-08 Apple Inc. Delay circuit with multiple dependencies
WO2021178983A1 (en) * 2021-05-11 2021-09-10 Futurewei Technologies, Inc. Combined process and temperature adjustable voltage regulation
US11456699B1 (en) * 2021-06-01 2022-09-27 Sony Semiconductor Solutions Corporation CMOS oscillator biased with mixed bias current

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63260316A (ja) * 1987-04-17 1988-10-27 Nec Corp 発振回路
US5061907A (en) * 1991-01-17 1991-10-29 National Semiconductor Corporation High frequency CMOS VCO with gain constant and duty cycle compensation
JP2799535B2 (ja) * 1992-10-16 1998-09-17 三菱電機株式会社 基準電流発生回路
US5416446A (en) * 1992-12-08 1995-05-16 At&T Corp. Digital programmable frequency generator
US5331295A (en) * 1993-02-03 1994-07-19 National Semiconductor Corporation Voltage controlled oscillator with efficient process compensation
JP2556265B2 (ja) * 1993-07-23 1996-11-20 日本電気株式会社 半導体集積回路
JP3304539B2 (ja) * 1993-08-31 2002-07-22 富士通株式会社 基準電圧発生回路
JP3118159B2 (ja) * 1995-03-31 2000-12-18 インターナショナル・ビジネス・マシーンズ・コーポレ−ション リング発振回路
US5691669A (en) * 1996-01-11 1997-11-25 Hewlett-Packard Co. Dual adjust current controlled phase locked loop
JP3260615B2 (ja) * 1996-02-08 2002-02-25 株式会社東芝 電圧制御発振器
JP3779445B2 (ja) * 1997-08-14 2006-05-31 株式会社東芝 電圧制御発振回路
US5952892A (en) * 1997-09-29 1999-09-14 Lsi Logic Corporation Low-gain, low-jitter voltage controlled oscillator circuit
US6072372A (en) * 1997-11-07 2000-06-06 Oki Electric Industry Co., Ltd. Ring-type voltage-controlled oscillator having a sub-frequency band selection circuit
JP4060424B2 (ja) * 1998-02-03 2008-03-12 沖電気工業株式会社 チャージポンプ回路の駆動回路
JP4167747B2 (ja) 1998-04-13 2008-10-22 株式会社ルネサステクノロジ 周波数可変発振回路及びそれを用いた位相同期回路
JP2001094418A (ja) * 1999-09-21 2001-04-06 Toshiba Corp 電圧制御発振器
JP2001358565A (ja) * 2000-06-13 2001-12-26 Hitachi Ltd 周波数可変発振回路およびそれを用いた位相同期回路
US6901126B1 (en) * 2000-06-30 2005-05-31 Texas Instruments Incorporated Time division multiplex data recovery system using close loop phase and delay locked loop
JP4449193B2 (ja) * 2000-08-01 2010-04-14 ソニー株式会社 遅延回路、電圧制御遅延回路、電圧制御発振回路、遅延調整回路、ｄｌｌ回路及びｐｌｌ回路
JP2002290212A (ja) * 2001-03-27 2002-10-04 Nec Corp 電圧制御発振器
JP2003132676A (ja) * 2001-10-29 2003-05-09 Mitsubishi Electric Corp 半導体記憶装置
JP2003283305A (ja) 2002-03-27 2003-10-03 Toshiba Corp 温度補償付発振回路
US6756853B2 (en) * 2002-06-11 2004-06-29 Lsi Logic Corporation Supply variation tolerant VCO
JP2005130092A (ja) 2003-10-22 2005-05-19 Yamaha Corp 電圧制御発振器
JP2005333484A (ja) 2004-05-20 2005-12-02 Nec Electronics Corp リング発振回路

Cited By (1)

* Cited by examiner, † Cited by third party
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US10972049B2 (en) 2019-09-04 2021-04-06 Kabushiki Kaisha Toshiba Oscillation apparatus

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