JP4195702B2 - クロック同期回路 - Google Patents

Description

本発明は、周波数可変発振回路を用いた位相同期回路（ＰＬＬ：Phase Locked Loop）に係り、特に低い電源電圧で動作する半導体集積回路装置に適用して好適な周波数可変発振回路及びそれを用いた位相同期回路に関する。

マイクロプロセッサを組み込んだ大規模半導体集積回路装置（以下「ＬＳＩ」という）の開発が盛んであり、その大規模化、高速化、低消費電力化が進められている。マイクロプロセッサは、プログラムなどにより指示された演算を実行する演算装置で、全体がクロックに同期して動作する。クロックを発生する回路として、ＰＬＬを用いた周波数シンセサイザが良く知られている（例えば非特許文献１参照）。ＬＳＩで一般的に用いられる周波数シンセサイザの構成を図１１に示す。

同図において、位相比較器１、ループフィルタ３及び電流制御発振器７によって帰還ループが形成され、電流制御発振器７（以下「ＩＣＯ」と略称する）は、外部からの基準信号ｆrに同期したクロック信号ｆvcoを出力する。ＩＣＯ７は、入力電流に応じて発振周波数を変える周波数可変発振回路である。また、分周器９は、外部の水晶発振子などから入力された低い周波数の入力信号ｆiを分周する基準信号発生用分周器、分周器８は、帰還ループに挿入した帰還用分周器であり、両者のそれぞれの分周数を適当に設定することにより、所定の周波数のクロック信号ｆvcoを得ることができる。なお、位相比較器１への比較信号ｆpは、分周器８から取り出される。

ここで、図１１に示した構成の基本機能は、帰還ループによって入力信号に位相同期した信号を生成するＰＬＬ、即ち位相同期回路である。分周器８、９の設置は任意であり、位相同期回路は、これらを設けることによって特に周波数シンセサイザとして機能する。また、位相同期回路は、出力信号がクロック信号となる場合にクロック発生回路となる。

このような周波数シンセサイザをＬＳＩによって形成する場合、半導体集積回路の特質を考慮した構成が採用される。即ち、半導体集積回路では、静電容量は得やすいが、抵抗は得にくい場合があり、インダクタンスの形成は非常に困難である。そこで、ループフィルタ３を静電容量で形成し、同静電容量への電流の充放電をチャージポンプ２で行ない、補助チャージポンプ（以下「ＡＣＰ」と略称する）５を設けてループフィルタ３をバイパスすることが行なわれる。ＡＣＰ５は、抵抗と等価なはたらきをし、帰還ループの伝達関数に零点を形成する。零点を設けることによって帰還ループが安定化する。

位相比較器１は、基準信号ｆrと分周器８の出力信号ｆpとの位相差を検出し、ＩＣＯ７を制御するためのＵＰ信号（周波数を上昇させる制御信号）とＤＮ信号（周波数を低下させる信号）を出力する。また、ＵＰ信号、ＤＮ信号のそれぞれの反転信号であるＵＰＢ信号、ＤＮＢ信号も同時に出力する。このＵＰ信号及びＤＮ信号は、基準信号ｆrと比較信号ｆpとの位相差に相当するパルス幅変調信号である。

また、ＩＣＯ７は、半導体集積回路で構成する場合、発振周波数と電流との関係を電圧との関係よりも直線性を良好にすることが容易となる傾向があることから、電圧制御発振器（ＶＣＯ）よりも好んで採用され、電圧電流変換器（以下「ＶＩＣ」と略称する）４がループフィルタ３の静電容量の端子間電圧を電流に変換する。なお、ＡＣＰ５は電流を出力するように構成されるので、上記バイパスを形成するため、加算回路６でＶＩＣ４とＡＣＰ５の出力電流が加算される。

次に、このような位相同期回路の主要な回路について説明する。チャージポンプ２とループフィルタ３の構成を図１２に示す。チャージポンプ２は、２組のトランジスタによるスイッチ１２，１３と電流源１０，１１から構成され、位相比較器１からのＵＰ信号とＤＮＢ信号を入力する。ここでは、ＵＰ信号及びＤＮ信号は、０のときに有効である。また、ループフィルタ３は、チャージポンプ２の出力に接続され、静電容量Ｃpで構成される。

チャージポンプ２は、ループフィルタ３の静電容量Ｃpに貯えられている電荷から、入力されたＵＰ信号とＤＮＢ信号に対応した電荷を充放電する。ここで、充放電される電荷量はチャージポンプ２を構成する電流源１０，１１の電流値Ｉup，ＩdnにＵＰ信号とＤＮＢ信号とのパルス幅の差分を乗じた値となる。

静電容量の端子間電圧を電流に変換するＶＩＣ４の例を図１３に示す（例えば非特許文献２参照）。

同ＶＩＣは、飽和領域で動作するトランジスタを３段以上縦続接続させる回路構成であり、電源電圧は３Ｖ以上が必要である。

続いて、ＩＣＯ７は、上記の半導体集積回路の特質と高速動作の要求から、利得を持った複数の電流制御型の遅延回路を環状に縦続接続したリングオシレータとするのが普通である（例えば非特許文献３参照）。

遅延回路の例を図１４に示す。相互に極性が反転している差動信号Ｖinを入力し差動信号Ｖoutを出力するトランジスタＭ２１，Ｍ２２が差動増幅回路を形成し、トランジスタＭ２３，Ｍ２４がそれらの負荷抵抗となる。差動増幅回路のそれぞれの出力端子に接続したトランジスタＭ２５，Ｍ２６が正帰還回路をなし、正帰還によって形成される負性抵抗が前記負荷抵抗をキャンセルする。それによって見掛け上負荷抵抗が高くなる。なお、トランジスタＭ２５，Ｍ２６のそれぞれは、ゲート電極を入力端子、ドレイン電極を出力端子とする増幅回路であり、正帰還回路は、その入出力端子を互いに交叉して接続することによって形成される。

周波数制御信号Ｖcontを入力するトランジスタＭ２７，Ｍ２８は、トランジスタＭ２３，Ｍ２４の共通ソース電流とトランジスタＭ２５，Ｍ２６の共通ソース電流をそれぞれ変化させ、上記の見掛けの負荷抵抗を変化させる。増幅回路の出力端子には、図示していないが、浮遊容量があり、同浮遊容量と見掛けの負荷抵抗とで時定数を形成するが、見掛けの負荷抵抗が変化することによって時定数が変化する。即ち、電流によって遅延回路の遅延量が変化し、そのような遅延回路を巡回縦続接続したリングオシレータであるＩＣＯ７の発振周波数が変化する。

図１４の遅延回路は、また、トランジスタＭ２７，Ｍ２８がトランジスタＭ２１，Ｍ２２と縦続接続にならない構成とすることによって電源電圧を低く抑えるようにしている。しかし、増幅回路及び定電流源のトランジスタを飽和領域で使用すること及び増幅回路の出力端子が後段の遅延回路の増幅回路の入力端子に接続されること等から、電源電圧は、トランジスタのゲート・ソース間電圧の約３倍、具体的には最低で２．５Ｖが必要となっている。

ディ・ミジャスコビッチ（D. Mijuskovic）他、「セル・ベースド・フリィ・インテグレイテッド・ＣＭＯＳ・フリケンシ・シンセサイザ（Cell Based Fully Integrated CMOS Frequency Synthesizer）」、ＩＥＥＥ・ジャーナル・オブ・ソリッド・ステート・サーキッツ（IEEE Journal of Solid-State Circuits）、（米国）、１９９４年３月、第ＳＣ−２９巻、ｐ．２７１−２７９ イリア・ノボフ（Ilya Novof）、「フリィ・インテグレイテッド・ＣＭＯＳ・フェーズ−ロックド・ループ・ウィズ・１５・ツー・２４０ＭHz・ロッキング・レンジ・アンド・±５０ｐｓ・ジッタ（Fully Integrated CMOS Phase-Locked Loop with 15 to 240 MHz Locking Range and ±50 ps Jitter）」、ＩＥＥＥ・アイエスエスシーシー’９５・ダイジェスト・テクニカルペーパーズ（IEEE ISSCC '95 Digest Technical Papers）、（米国）、１９９５年２月、ｐ．１１２−１１３ ビィ・ラザビ（B. Razavi）著、「デザイン・オブ・モノリシック・フェーズ−ロックド・ループス・アンド・クロック・リカバリィ・サーキッツ（Design of Monolithic Phase-Locked Loops and Clock Recovery Circuits）」、（米国）、ＩＥＥＥプレス、１９９６年、ｐ．１−３９

マイクロプロセッサを組み込んだＬＳＩでは、大規模化に伴って半導体素子の寸法が微小になり、そのため素子の耐圧が低下しており、電源の低電圧化が進んでいる。５Ｖであった電圧が３Ｖになり、最近は、１Ｖ程度に下げる動きが出てきている。なお、電源の低電圧化は、ＬＳＩの消費電力の低減に直接寄与する。また、ＬＳＩの大規模化のほか、応用の拡大に伴って動作速度の向上と周波数可変範囲の拡大の要求が高まっている。

前記した従来の各回路は、３Ｖ内外を対象にしておりこれを１Ｖ程度に下げると、次のような問題が生じる。

ＩＣＯ７については、トランジスタの動作電流が下がって遅延回路の利得が減少し、発振周波数付近の遅延回路の利得が１を下回る可能性がある。この場合、周波数の可変範囲が狭くなり、場合によっては発振が停止することも起こる。この対策として、遅延回路の縦続接続段数を多くする手法が考えられるが、発振周波数の上限が低くなるとともに、消費電力が増加するので、適切な改善策とはいえない。

ＶＩＣ４については、飽和領域で動作していたトランジスタが抵抗領域（非飽和領域）に移るようになり、その過程で線形性の良い電圧電流変換が行なえなくなる。

次に、発振周波数の可変範囲に関しては、図１１に示したＡＣＰ５によってバイパスする回路構成では可変範囲を広くすることが困難という次に述べる問題点がある。

ＵＰ信号やＤＮ信号が発生すると瞬間的にその電流が加算されるので、発振周波数は、短時間飛んだような状態になる。ここで、正規の周波数をｆo、その周期をＴとして、瞬間的な周波数飛び量及び周期の飛び量をそれぞれΔｆ，ΔＴとした場合、次の式（１）が成立する。

ΔＴ／Ｔ≒Δｆ／ｆo ・・・・・（１）
従って、従来のＡＣＰ５を用いる場合のように、ＵＰ信号やＤＮ信号をそのまま関連付けて加減算すると、Δｆが一定のため、ｆoが低くなるに従って周期の誤差ΔＴ／Ｔが大きくなる。すなわち、ジッタ（時間のゆらぎ）が大きくなる。ジッタの大きさに許容される限界があるので、ｆoをある程度以下に下げることができず、発振周波数の可変範囲が狭くなる。

本発明の目的は、従来技術の前記問題点を解決し、低い電源電圧のもとで動作し、かつ、高い周波数で発振することができる新規の周波数可変発振回路並びにそれを用いた広い発振周波数範囲を有する位相同期回路及びクロック同期回路を提供することにある。

本発明の最大の特徴は、ｐＭＯＳ（Metal Oxide Semiconductor）トランジスタとｎＭＯＳトランジスタのゲート電極を相互に接続して入力端子としかつドレイン電極を相互に接続して出力端子とした相補型増幅回路を増幅回路要素として採用し、差動増幅回路と入出力端子を互いに交叉して接続した正帰還回路とを当該相補型増幅回路を用いて構成し、差動増幅回路の出力端子間に正帰還回路を接続し、前記相補型増幅回路のソース電流を制御するための制御用ＭＯＳトランジスタと前記相補型増幅回路とを電源端子と接地端子の間に直列に接続して構成した遅延回路を周波数可変発振回路に採用した点にある。

このような遅延回路の構成では、差動増幅回路及び正帰還回路に用いた前記相補型増幅回路のｐＭＯＳトランジスタのソース電極が相互に接続され、更に、ｎＭＯＳトランジスタのソース電極が相互に接続される。また、制御用ＭＯＳトランジスタのゲート電極に周波数制御信号が供給され、当該制御用トランジスタのドレイン電流が制御電流になって、相補型増幅回路のソース電流を制御する。

相補型増幅回路は、一方のトランンジスタがオン状態（抵抗領域）のときに他方のトランンジスタがオフ状態になるインバータとして用いることができる。本発明では、相補型増幅回路をそのようなインバータとして用いることにより、差動増幅回路を互いに状態を反転したインバータの差動回路とし、正帰還回路をラッチ回路としている。そのため、差動増幅回路及び正帰還回路を動作させる電圧は、一方のトランンジスタをオン状態にする電圧、即ちトランジスタの閾値電圧程度とすることができる（オフ状態のトランジスタには電圧の印加は必要としない）。具体的には、０．７Ｖ程度となる。

一方、前記相補型増幅回路のソース電流を制御する制御用ＭＯＳトランジスタは、飽和領域を維持する必要があるが、そのためのドレイン・ソース間電圧は、０．３Ｖ程度になる。従って、本発明の遅延回路は、上記の閾値電圧０．７Ｖにこの０．３Ｖを加えた１Ｖの電源電圧で動作可能になる。

次に、正帰還回路は、差動増幅回路の出力の微小電圧差を検出し、出力端子を電源電位から接地電位の方向に又はその逆の方向に変化するように加速させるので、遅延回路は、見掛け上大きな利得を有することができるとともに、高速動作が可能となる。また、遅延回路の縦続段数を少なくすることができる。

このようにして、本発明の遅延回路を用いて構成した周波数可変発振回路は、低電源電圧のもとで利得低下が起こらず、安定に発振する。

本発明の別の特徴は、ゲート電極をドレイン電極よりも高い電圧にバイアスした第１のＭＯＳトランジスタと、ループフィルタの出力電圧をゲート電極に入力して出力電流をドレイン電極から取り出すようにし、第１のＭＯＳトランジスタのドレイン電極にソース電極を接続した第２のＭＯＳトランジスタとからなる回路を電圧電流変換回路の電流電圧変換部とした点にある。上記のバイアスは、例えばゲート電極を電源に接続することにより実現することができる。

上記のようにバイアスされたトランジスタは、抵抗領域で動作し、電源電圧が１Ｖ程度の低電圧では抵抗とほぼ同じ振舞をする。そのような抵抗をソース抵抗とすることにより、第２のＭＯＳトランジスタは、低い電源電圧のもとで線形な電圧電流変換を行なうことができる。それによって、線形範囲が広い変換電流が得られ、それに伴って位相同期回路の広い動作範囲が確保される。

本発明の更に別の特徴は、第１の定電流源及び第２の定電流源と、ＵＰ信号とＵＰＢ信号を入力して第１の定電流源の電流を切り換える第１の差動回路と、ＤＮ信号とＤＮＢ信号を入力して第２の定電流源の電流を切り換える第２の差動回路と、ＤＮ信号が有効のときに第２の差動回路が出力する電流を複製するカレントミラー回路とで補助チャージポンプを構成し、ＵＰ信号が有効のときに第２の差動回路が電流を出力する端子とカレントミラー回路が複製電流を出力する端子とを結んだ端子を補助チャージポンプの出力端子とした点にあり、更に好ましくは、第１の定電流源及び第２の定電流源の電流を前記ループフィルタの出力信号に比例した変化させる点にある。

そのような比例関係を設定することにより、本提案の補助チャージポンプを有する位相同期回路において、前記式(１）のΔｆがｆoに比例するようになり、周波数に係らず周期誤差ΔＴ／Ｔが一定になる。従って、発振周波数を下げてもジッタが大きくならず、位相同期回路は広い発振周波数範囲を得ることができる。

本発明によれば、抵抗領域で動作するトランジスタの採用を可能にする回路構成の遅延回路を用いることにより、低電源電圧で高周波発振動作が可能な周波数可変発振回路を実現することができる。更に、同周波数可変発振回路と、ゲート電極をドレイン電極よりも高い電圧にバイアスしたトランジスタを用いた電圧電流変換器と、帰還電流を発振周波数に応じて変化するようにした補助チャージポンプとを用いることにより、低電源電圧で動作し、かつ、発振周波数範囲が広い位相同期回路を実現することができる。

以下、本発明に係る周波数可変発振回路及びそれを用いた位相同期回路を幾つかの図面に示した発明の実施の形態を参照して更に詳細に説明する。なお、図１〜図１４における同一の記号は、同一物又は類似物を表示するものとする。

＜発明の実施の形態１＞
本発明の実施の形態の周波数可変発振回路は、図２に示す遅延回路を環状に縦続接続したもので、その回路構成を図１に示す。図１において、２８-1〜２８-4は、差動の入出力端子を有する遅延回路、２９は、遅延回路２８-4の差動の２出力信号を単一の信号にするディジタル信号変換回路である。

遅延回路２８は、差動信号Ｖin１，Ｖin２を入力して差動信号Ｖout１，Ｖout２を出力する。図２において、３０〜３３は、ｐＭＯＳトランジスタ、３４〜３８は、ｎＭＯＳトランジスタであり、トランジスタの３０と３４、３１と３５、３２と３６及び３３と３７のそれぞれは、ゲート電極を相互に接続して入力端子としかつドレイン電極を相互に接続して出力端子とした相補型増幅回路である。相補型増幅回路は、一方のトランジスタが他方のトランジスタの負荷となるように動作するため高い利得を有する。

各相補型増幅回路のｐＭＯＳトランジスタ３０〜３３のソース電極を相互に接続し、ｎＭＯＳトランジスタ３４〜３７のソース電極を相互に接続することによって、信号Ｖin１，Ｖin２を入力する相補型増幅回路で差動増幅回路を構成し、入出力端子を互いに交叉して接続しそこに差動増幅回路の出力端子を接続する２個の相補型増幅回路で正帰還回路を構成した。このように、相補型増幅回路を増幅回路要素として使用した。そして、電源端子（電源電圧ＶDD）と接地端子の間にこれらの相補型増幅回路とｎＭＯＳトランジスタ３８を直列に接続した。

ここで、差動増幅回路の出力端子には相補型増幅回路の出力容量、配線容量、次段の入力容量などによる浮遊容量Ｃs１，Ｃs２が付加される。

この遅延回路に差動信号Ｖin１，Ｖin２が入力されると、差動増幅回路が容量Ｃs１，Ｃs２に対して充放電を行ない、差動出力を生成する。放電電流と容量Ｃs１，Ｃs２とで遅延回路の遅延量が定まるので、放電電流がトランジスタ３８によってのみ決定づけられるようにして可変遅延回路の動作を行なわせる。そのために、トランジスタ３４，３７が持つ電流供給能力よりもトランジスタ３８が持つ電流供給能力の方が上回るようにした。

トランジスタ３８は、周波数制御信号Ｖcontを入力して放電電流となる制御電流を出力する。そして、トランジスタ３８は、後述するが、カレントミラー回路の後段となるもので、同カレントミラー回路において、入力電流を複製するための前段のトランジスタのゲート・ソース間電圧が周波数制御信号Ｖcontとして生成される。なお、電流制御用のトランジスタ３８は、図２に示した接地側に限らず、電源側に配置することが可能である。その場合のトランジスタは、ｐＭＯＳトランジスタとなり、入力する周波数制御信号は、前記信号と極性が反転したものとなる。

本発明においては、電源を低電圧とするために、相補型の増幅回路のいずれか一方のトランジスタがオン状態のときに他方のトランジスタがオフ状態となるようにした。トランジスタ３８は、電流制御を行なわせるために飽和領域で動作させる。オン状態（抵抗領域）のトランジスタには、そのゲート・ソース間に閾値電圧（約０．７Ｖ）を与えればよく、オフ状態のトランジスタは、電圧を必要としない。一方、トランジスタ３８のドレイン・ソース間には、飽和領域に移行するために必要な電圧（約０．３Ｖ）を与える。そこで、電源電圧ＶDDを閾値電圧の０．７Ｖにこの飽和電圧の０．３Ｖを加えた１Ｖを下限として設定した。

オンオフ状態で動作する相補型増幅回路は、インバータとなり、上記差動増幅回路は、互いに状態を反転したインバータの差動回路として動作し、正帰還回路は、ラッチ回路として動作する。相補型の増幅回路が高利得を有することから、そのような動作を高速のものとすることができ、更に、周波数可変発振回路における遅延回路の縦続段数を減らすことができる。

差動増幅回路に信号Ｖin１，Ｖin２が入力されて出力信号Ｖout１，Ｖout２に微小電圧差が発生すると、ラッチ回路動作の正帰還回路は、その電圧差を検出して、差動出力信号Ｖout１，Ｖout２が電源電圧又は接地電位の方向に変化するように加速させ、かつ、差動出力が十分な振幅を確保するように動作する。そのため、見掛け上遅延回路は、大きな利得を持つことができる。

なお、安定動作のために、差動増幅回路の各トランジスタの電圧電流変換利得を正帰還回路の各トランジスタの電圧電流変換利得よりも大きくすることが必要になる。そのため、差動増幅回路の各トランジスタのゲート幅を正帰還回路の各トランジスタのゲート幅よりも大きくした。逆の設定の場合は、発振停止を招くこととなる。

図１に示したように、周波数可変発振回路は、このような遅延回路２８を環状に縦続接続することによって構成される。制御信号Ｖcontは、各遅延回路に同時に供給される。発振周波数は、遅延回路２８の遅延量によって定まるので、各遅延回路のトランジスタ３８の制御電流によって発振周波数が制御される周波数可変発振回路、即ちＩＣＯを得ることができる。

ところで、遅延回路２８が入出力で位相を反転する回路であるので、最終段の遅延回路２８-4の初段の遅延回路２８-1への接続を他の接続と逆にしている。なお、周波数可変発振回路は、遅延回路の４段の縦続接続で構成したが、段数は、これに限らず、他の偶数段数とすることが可能である。

次に、図１に示したディジタル信号変換回路（以下「ＤＳＣ」と略称する」２９の構成例を図３に示す。ＤＳＣ２９は、定電流源４５、差動増幅回路を構成する４個のトランジスタ４１，４２，４３，４４からなる。差動入力信号Ｖin１，Ｖin２（遅延回路２８-4の差動出力信号Ｖout１，Ｖout２）は、トランジスタ４３，４４から構成されるソース結合型の差動増幅回路によって増幅され、そのドレイン電極に接続された２個のトランジスタ４１，４２により、ディジタル信号に必要な振幅を有する単一のディジタル信号ｆvcoに変換される。

続いて、以上の周波数可変発振回路を採用した位相同期回路（ＰＬＬ）の構成を図４に示す。全体の構成は、ＶＩＣ４の出力信号をＡＣＰ５が受ける配線がある他は、図１１に示した構成と基本的に同じであり、本発明の実施の形態の周波数可変発振回路がＩＣＯ７で示される。この位相同期回路に採用した本発明の実施の形態のＶＩＣ４、ＡＣＰ５及び加算回路６を図５に示す。ＩＣＯ７を除くその他の回路は、先に説明した従来回路と同じであるので説明を省略する。図５において、左側の点線がＶＩＣ４、右側を広く囲んだ点線がＡＣＰ５、トランジスタ２７とその周囲が加算回路６である。加算回路６は、ＩＣＯ７に供給する制御信号Ｖcontを出力する。

ＶＩＣ４は、２個のトランジスタ１５，１６によって構成されるカレントミラー回路、ループフィルタ３の出力の制御電圧信号Ｖlpfを電流信号に変換するトランジスタ１９、トランジスタ１９のソース端子に接続し、ゲート端子を電源端子に接続したトランジスタ２０から構成される。

このようなゲート端子を電源端子に接続する構成を採用することにより、電源電圧を低くし、トランジスタ２０を線形領域にバイアスして使用することが可能になる。この場合のトランジスタ２０は、抵抗と同じ動作をする。従って、トランジスタ１９は、ゲート端子の信号Ｖlpfを線形な電圧-電流変換特性のもとで電流に変化し、その複製電流である電流信号Ｉvicがトランジスタ１６からＶＩＣ４の出力信号として出力される。

次に、ＡＣＰ５は、トランジスタ２１，２２による第１の差動回路、トランジスタ２３，２４による第２の差動回路、トランジスタ２２，２３に接続されたトランジスタ２５，２６による負荷回路及び第１と第２の差動回路に電流を供給する２個のトランジスタ１７，１８から構成される。トランジスタ２５，２６は、カレントミラー回路を構成して上記負荷回路となる。

第１の差動回路の入力端子に位相比較器１の出力のＵＰ信号とその反転信号であるＵＰＢ信号が与えられ、第２の差動回路の入力端子に位相比較器１の出力のＤＮ信号とその反転信号であるＤＮＢ信号が与えられる。また、トランジスタ１７はトランジスタ１５と、トランジスタ１８も同様にトランジスタ１５とカレントミラー回路を形成し、それぞれ電流信号Ｉtailを出力する。従って、電流Ｉtailは、電流Ｉvicと比例関係を持ち、信号Ｖlpfに対応するものとなる。即ち、図５に示したＶＩＣ４からＡＣＰ５への接続は、トランジスタ１５からトランジスタ１７，１８へのカレントミラー回路を形成するための接続によってなされる。

ＡＣＰ５は、上記ＵＰ信号及びＤＮ信号の１又は０の状態により、上記２個の差動回路のオン・オフを決定し、その結果、ループフィルタ３を経ない帰還電流信号Ｉauxを出力する。なお、ここでは、ＵＰ信号及びＤＮ信号は、０のときに有効とした。

以下、ＵＰ信号とＤＮ信号が取り得る４つの場合に分けて、電流Ｉauxを出力するＡＣＰ５の動作を説明する。ここで、電流の向きを正負（＋，−）の記号を用いて表す。
（１）ＵＰ信号が０でＤＮ信号が１の場合
トランジスタ１７，１８から与えられる電流Ｉtailがトランジスタ２２及びトランジスタ２４へ流れる。その結果、電流Ｉtailがトランジスタ２２を介して出力電流Ｉauxになる。即ち、Ｉaux＝Ｉtailとなる。電流Ｉauxは、電流Ｉvicに加算される。
（２）ＵＰ信号が１でＤＮ信号が０の場合
電流Ｉtailは、トランジスタ２１及びトランジスタ２３へ流れる。その結果、トランジスタ２５，２６のカレントミラー回路の動作により、電流Ｉtailがトランジスタ２５に向けて流れる。即ち、Ｉaux＝−Ｉtailとなる。
（３）ＵＰ信号が１でしかもＤＮ信号が１の場合
電流Ｉtailは、トランジスタ２１及びトランジスタ２４へ流れる。その結果、トランジスタ２２及びトランジスタ２３には電流が流れず、Ｉaux＝０となる。
（４）ＵＰ信号が０でしかもＤＮ信号も０の場合
電流Ｉtailは、トランジスタ２２とトランジスタ２３に流れるが、トランジスタ２２に流れる電流値とトランジスタ２５に流れる電流値が等しいので、同様にＩaux＝０となる。

さて、トランジスタ２７は、前述の遅延回路２８の制御用トランジスタ３８と共にカレントミラー回路を構成する。電流Ｉvicと電流Ｉauxは加算されて、カレントミラー回路の前段となるトランジスタ２７に入力される。トランジスタ２７に電流Ｉico＝Ｉvic＋Ｉauxが流れ、同トランジスタは、制御用トランジスタ３８が電流Ｉicoに対応する制御電流を出力するための周波数制御信号Ｖcontを生成する。

以上の４つの条件と電流Ｉicoとの対応を表１に纏めて示す。

ここで、ＡＣＰ５による帰還電流信号Ｉauxは、ループフィルタ３の出力の制御信号Ｖlpfに応じて、即ち、発振周波数に応じて変化するものとなるので、先に述べたように、ＰＬＬが発生するジッタを抑えることができ、発振周波数の範囲を広げることができる。なお、発振周波数の範囲を広くとらない等の別の使用目的によっては、信号Ｉauxを固定のものとすることが可能である。その場合は、トランジスタ１７，１８のゲート端子に任意の固定のバイアス電圧を与え、電流Itailを固定電流にする。この電流Itailによっても、帰還ループの伝達関数に零点を生成することができる。

電流Itailに関して重要な点は、ＶＩＣ４が与える電流ＩvicとＡＣＰ５が与える電流Ｉauxとの関係を、ＰＬＬの帰還ループが安定になるように決定することである。本実施の形態では、トランジスタ１５とトランジスタ１７，１８のカレントミラー比によって、その関係を決定できるように構成した。カレントミラー比は、概ね、トランジスタ１７，１８のサイズをトランジスタ１５に対して１／２より小さい範囲になるようにして設定した。なお、本発明は、この比率に制限されるものではなく、帰還ループの安定性を確保できる値であれば他の比率を採用することが可能である。

ここで、本発明の実施の形態の周波数可変発振回路の発振周波数のシミュレーション結果を図６に示す。図の横軸は、本発明の実施の形態の電圧電流変換回路に入力する制御信号Ｖlpfで、縦軸は発振周波数Ｆoscである。シミュレーションは、電源電圧が異なる３つの条件で行なった。図６に示すように、電源電圧が１．０５Ｖの条件で４００ＭHz以上の発振周波数が得られ、１．２Ｖでは、８００ＭHzを越える。また、発振周波数の下限は、１０ＭHz前後と低く、広い発振周波数範囲が得られた。このような特性を４段と少ない遅延回路段数で実現することができ、消費電力は、凡そ２ｍＷ程度と低くすることができた。

本発明の位相同期回路は、このように規模小であり、電源を低電圧化すると共に低消費電力とすることができるので、ＬＳＩへの内蔵が容易となる。本発明の実施の形態では、マイクロプロセッサを搭載したＬＳＩに位相同期回路を含め、同位相同期回路をマイクロプロセッサのクロック発生回路として使用した。

＜発明の実施の形態２＞
遅延回路の縦続段数を奇数とした周波数可変発振回路の発明の実施の形態を図７に示す。ここでは３段の例を用いて説明するが、奇数段であれば５段、７段、９段というように他の段数であっても動作は同様である。なお、最終段の遅延回路２８-3から初段の遅延回路２８-1への接続は、段数が偶数の周波数可変発振回路の場合と異なり、他の段間の接続と同じである。

遅延回路は、発明の実施の形態１のものを採用することが可能であるが、本発明の実施の形態では、特に電源側にも制御用のトランジスタを設けた図８に示す遅延回路を用いた。

図８において、４６は、電源と図２に示した差動増幅回路及び正帰還回路の共通ソース電極との間に接続したｐＭＯＳトランジスタである。トランジスタ４６のゲート電極には、制御信号Ｖcontと位相が反転した制御信号Ｖcont２が与えられる。

この制御信号Ｖcont２を生成する回路を図９に示す。トランジスタ４７は、制御信号Ｖcontを入力してトランジスタ３８と同様の制御電流を出力する。トランジスタ４８は、トランジスタ４６と共にカレントミラー回路を形成し、この制御電流の複製電流をトランジスタ４６に出力させるための制御信号Ｖcont２を生成する。

トランジスタ４６は、制御信号Ｖcont２を受けてトランジスタ３８と連動し、電流制御を行なう。トランジスタ４６の電流供給能力をトランジスタ３０，３３の電流供給能力よりも大きくし、容量Ｃs１，Ｃs２への充電電流がトランジスタ４６によってのみ決定づけられるようにした。

以上の構成を用いることにより、トランジスタ３８，４６の両者によって制御電流即ち遅延量を制御可能となるので、図２に示した遅延回路を用いるときよりも広範囲に発振周波数を制御可能となる。なお、電源電圧は、トランジスタ４６を飽和領域に移行させるために必要な電圧（約０．３Ｖ）だけ増加させる。

＜発明の実施の形態３＞
上記発明の実施の形態では、本発明による位相同期回路（ＰＬＬ）をマイクロプロセッサのクロック発生回路として使用したが、そのような使い方に限らず、例えば、図１０に示すＬＳＩ内部の半導体内部回路と外部の半導体集積回路（以下「ＩＣ」と略称する）との位相同期を確保するためのクロック同期回路におけるクロック供給回路として適用することができる。

図１０に、半導体内部回路（点線内）からデータＤxoを出力し、外部のＩＣ５４においてそのデータＤxoを処理し、その結果のデータＤxiを再び半導体内部回路に取り込むようにした構成を示す。この場合、半導体内部回路、外部ＩＣ５４とも同一位相のクロックで動作する必要がある。そのためのクロック同期回路が本発明のＰＬＬ（位相同期回路）５１、２個の出力回路５０-1，５０-2、データ発生回路４９、入力回路５３及び取り込み回路５２から構成される。ただし、入力回路５３と出力回路５０-1，５０-2の数は、合計３個と限定することはなく、外部ＩＣ５４とのデータを遣り取りするために必要な数を用意する。ここでは、簡単のため、３個として説明する。

半導体内部回路の所定のブロックから外部ＩＣ５４へのデータＤoは、データ発生回路４９と出力回路５０-1を経てデータＤxoとなる。また、外部ＩＣ５４を動作させるためのクロックＣＫは、基準信号ｆrに同期して発振するＰＬＬ５１に接続した出力回路５０-2から取り出される。更に、出力回路５０-2から取り出される信号は、クロックＣＫと分岐してＰＬＬ５１の比較信号ｆpとなる。

また、外部ＩＣ５４の出力のデータＤxiは、入力回路５３を介して、取り込み回路５２に入力されてデータＤｉとなり、半導体内部回路の所定の他のブロックへ送出される。データ発生回路４９と取り込み回路５２への制御クロックは、ＰＬＬ５１から取り出される。

一般に、半導体内部回路から外部のＩＣを駆動する場合、負荷容量が数ｐＦ以上というように大きくなることが多い。その場合、出力回路５０-1，５０-2の遅延量が大きくなることが避けられず、全体の動作速度が大きく損なわれる問題がある。図１０に示すように、ＰＬＬ５１の比較信号ｆpに出力回路５０-2の出力信号を用い、データ発生回路４９と取り込み回路５２の制御クロックにはＰＬＬ５１の出力信号を用いることにより、出力回路５０-1及び出力回路５０-2による遅延量を補正することが可能となる。図１０に示す構成によって半導体内部回路と外部ＩＣとのクロック位相を一致させることができ、全体を高速動作させることが可能になる。

本発明に係る周波数可変発振回路の第１の発明の実施の形態を説明するための構成図。 本発明の周波数可変発振回路に用いる遅延回路の第１の発明の実施の形態を説明するための回路図。 本発明の周波数可変発振回路に用いるディタル信号変換器の例を説明するための回路図。 本発明の周波数可変発振回路を用いた位相同期回路の第１の発明の実施の形態を説明するための構成図。 本発明の位相同期回路に用いる電圧電流変換回路及び補助チャージポンプの第１の発明の実施の形態を説明するための回路図。 本発明の周波数可変発振回路の制御電圧に対する発振周波数の関係を説明するための曲線図。 本発明の周波数可変発振回路の第２の発明の実施の形態を説明するための構成図。 本発明の周波数可変発振回路に用いる遅延回路の第２の発明の実施の形態を説明するための回路図。 第２の発明の実施の形態の遅延回路に用いる制御信号変換回路の例を説明するための回路図。 本発明の第３の発明の実施の形態を説明するための構成図。 従来の位相同期回路を説明するための構成図。 従来のチャージポンプ及びループフィルタを説明するための回路図。 従来の電圧電流変換回路を説明するための回路図。 従来の遅延回路を説明するための回路図。

符号の説明

１…位相比較器、２…チャージポンプ、３…ループフィルタ、４…電圧電流変換回路、５…補助チャージポンプ、６…加算回路、７…周波数可変発振回路、８，９…分周器、１５〜２７，３０〜３８，４１〜４４，４６〜４８…トランジスタ、２８…遅延回路、２９…ディジタル信号変換回路。

Claims (2)

1. 半導体基板上に集積化した第１の集積回賂と別の単導体基板上に集積した第２の集積回路との問のデータ送信を行なうために第１の集積回路に設けたクロック同期回路であって、
   上記第２の集積回路へデータの送信を行なう第１の出力回路と、
   上記第２の集積回路へクロックを送信する第２の出力回路と、
   上記第２の集積回路からのデータの受信を行なう入力回路と、
   上記第１の出力回路へデータを供給するデータ発生回路と、
   上記入力回路からのデータを入力する取り込み回路と、
   タイミングを制御するためのクロックを上記データ発生回路と上記取り込み回路とへ供給し、かつ上記クロックを第２の出力回路に供給するクロック供給回路と
   を具備し、
   上記クロック供給回路は、位相比較器を有し、かつ、上記第１の集積回路内の基準信号を上記位相比較器の一方の入力端子に入力し、上記位相比較器の他方の入力端子に上記第２の出力回路から出力された上記クロックを比較信号として入力する位相同期回路であり、
   上記位相比較器は、上記基準信号と上記比較信号とを比較して位相差を出力し、
   上記位相同期回路は、上記位相比較器に加えて、
   入力する基準信号と比較信号を比較して位相差を出力する位相比較器と、
   上記位相差を第１の電流に置き換えるチャージポンプと、
   上記位相差を別の第２の電流に置き換えて出力信号とする補助チャージポンプと、
   上記第１の電流を静電容量に充電して充電電圧を出力信号とするループフィルタと、
   上記ループフィルタの出力信号を電流に変換するための電圧電流変換回路と、
   上記電圧電流変換回路の出力信号と上記補助チャージポンプの出力信号とを加算した信号に応じて周波数を変えて、上記比較信号となる上記クロックをクロック出力端子に出力する周波数可変発振回路と
   を具備する位相同期回路であって、
   上記位相同期回路は、上記位相比較器、上記チャージポンプ、上記補助チャージポンプ、上記ループフィルタ、上記電圧電流変換回路及び上記周波数可変発振回路を用いて帰還ループを形成しており、
   上記周波数可変発振回路は、
   縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
   上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路を有してなり、
   上記差動増幅回路は２個の第１の増幅回路要素によって構成され、
   上記正帰還回路を構成する２個の増福回路がそれぞれ第２の増幅回路要素によって構成され、
   上記第１及び第２の増幅回路要素の各々はｐＭＯＳ（Metal Oxide Semiconductor）トランジスタとｎＭＯＳトランジスタとを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
   上記差動増幅回路は極性が相互に反転している差動信号を入力して増幅し、
   上記正帰還回路の２個の増幅回路の一方の増幅回路の第１の入力端子が他方の増幅回路の第１の出力端子に接続され、他方の増幅回路の第１の入力端子が一方の増幅回路の第１の出力端子に接続され、
   上記差動増幅回路の差動信号の一方を出力する第２の出力端子が上記一方の増幅回路の第1の出力端子に接続され、上記差動増幅回路の差動信号の他方を出力する第２の出力端子が上記他方の増幅回路の第１の出力端子に接続されることによって上記差動増幅回路と上記正帰還回路とが接続され、
   上記複数の遅延回路の各々は、上記差動増幅回路と上記正帰還回路とに共通に接続される制御用ＭＯＳトランジスタを有し、
   上記制御用ＭＯＳトランジスタは上記差動増幅回路と上記正帰還回路とに流れる電流を共通に制御し、
   上記差動増幅回路と、上記正帰還回路とを含んで成る回路ユニットと上記制御用ＭＯＳトランジスタとが直列に接続され、直列に接続された上記回路ユニットと上記制御用ＭＯＳトランジスタとが電源供給端子と接地端子の問に接続され、
   上記差動増幅回路の上記相補型増幅回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれの電圧電流変換利得が上記正帰還回路の上記相補型増幅回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれの電圧電流変換利得よりも大きく、
   上記差動増幅回路の上記相補型増幅回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれのゲート幅が上記正帰還回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれのゲート幅よりも大きく、
   上記第２の出力回路は、上記位相比較器の上記比較信号を入力する上記他方の入力端子と上記周波数可変発振回路の上記クロック出力端子との間に配置されることを特徴とするクロック同期回路。
2. 半導体基板上に集積化した第１の集積回路と別の半導体基板上に集積した第２の集積回路との間のデータ送信を行なうために第１の集積回路に設けたクロック同期回路であって、
   上記第２の集積回路へデータの送信を行なう第１の出力回路と、
   上記第２の集積回路へクロックを送信する第２の出力回路と、
   上記第２の集積回路からのデータの受信を行なう入力回路と、
   上記第１の出力回路へデータを供給するデータ発生回路と、
   上記入力回路からのデータを入力する取り込み回路と、
   タイミングを制御するためのクロックを上記データ発生回路と上記取り込み回路とへ供給し、かつ上記クロックを第２の出力回路に供給するクロック供給回路と
   を具備し、
   上記クロック供給回路は、位相比較器を有し、かつ、上記第１の集積回路内の基準信号を上記位相比較器の一方の入力端子に入力し、上記位相比較器の他方の入力端子に上記第２の出力回路から出力された上記クロックを比較信号として入力する位相同期回路であり、
   上記位相比較器は、上記基準信号と上記比較信号とを比較して位相差を出力し、
   上記位相同期回路は、上記位相比較器に加えて、
   入力する基準信号と比較信号を比較して位相差を出力する位相比較器と、
   上記位相差を第１の電流に置き換えるチャージポンプと、
   上記位相差を別の第２の電流に置き換えて出力信号とする補助チャージポンプと、
   上記第１の電流を静電容量に充電して充電電圧を出力信号とするループフィルタと、
   上記ループフィルタの出力信号を電流に変換するための電圧電流変換回路と、
   上記電圧電流変換回路の出力信号と上記補助チャージポンプの出力信号とを加算した信号に応じて周波数を変えて、上記比較信号となる上記クロックをクロック出力端子に出力する周波数可変発振回路と
   を具備する位相同期回賂であって、
   上記位相同期回路は、上記位相比較器、上記チャージポンプ、上記補助チャージポンプ、上記ループフィルタ、上記電圧電流変換回路及び上記周波数可変発振回路を用いて帰還ループを形成しており、
   上記周波数可変発振回路は、
   縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
   上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路を有してなり、
   上記差動増幅回路は２個の第１の増幅回路要素によって構成され、
   上記正帰還回路を構成する２個の増幅回路がそれぞれ第２の増幅回路要素によって構成され、
   上記第１及び第２の増幅回路要素の各々はｐＭＯＳ（Metal Oxide semiconductor）トランジスタとｎＭＯＳトランジスタとを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
   上記差動増幅回路は極性が相互に反転している差動信号を入力して増幅し、
   上記正帰還回路の２個の増幅回路の一方の増幅回路の第１の入力端子が他方の増幅回路の第１の出力端子に接続され、他方の増幅回路の第１の入力端子が一方の増幅回路の第１の出力端子に接続され、
   上記差動増幅回路の差動信号の一方を出力する第２の出力端子が上記一方の増幅回路の第１の出力端子に接続され、上記差動増幅回路の差動信号の他方を出力する第２の出力端子が上記他方の増幅回路の第１の出力端子に接続されることによって上記差動増幅回路と上記正帰還回路とが接続され、
   上記複数の遅延回路の各々は、上記差動増幅回路と上記正帰還回路とに共通に接続される電源側の制御用ｐＭＯＳトランジスタと接地側の制御用ｎＭＯＳトランジスタとを有し、
   上記制御用ｐＭＯＳトランジスタおよび上記制御用ｎＭＯＳトランジスタは上記差動増幅回路と上記正帰還回路とに流れる電流を共通に制御し、
   上記差動増幅回路と上記正帰還回路とを含んで成る回路ユニットを挾んで上記制御用ｐＭＯＳトランジスタと上記制御用ｎＭＯＳトランジスタとが直列に接続され、直列に接続された上記制御用ｐＭＯＳトランジスタと上記回路ユニットと上記制御用ｎＭＯＳトランジスタとが電源供給端子と接地端子の間に接続され、
   上記差動増幅回路の上記相補型増幅回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれの電圧電流変換利得が上記正帰還回路の上記相補型増幅回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれの電圧電流変換利得よりも大きく、
   上記差動増幅回路の上記相補型増幅回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれのゲート幅が上記正帰還回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれのゲート幅よりも大きく、
   上記第２の出力回路は、上記位相比較器の上記比較信号を入力する上記他方の入力端子と上記周波数可変発振回路の上記クロック出力端子との間に配置されることを特徴とするクロック同期回路。

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