KR100604983B1 - 전력소모가 적은 커패시턴스 체배기 - Google Patents

전력소모가 적은 커패시턴스 체배기 Download PDF

Info

Publication number
KR100604983B1
KR100604983B1 KR1020040043670A KR20040043670A KR100604983B1 KR 100604983 B1 KR100604983 B1 KR 100604983B1 KR 1020040043670 A KR1020040043670 A KR 1020040043670A KR 20040043670 A KR20040043670 A KR 20040043670A KR 100604983 B1 KR100604983 B1 KR 100604983B1
Authority
KR
South Korea
Prior art keywords
node
drain
pmos transistor
current
nmos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020040043670A
Other languages
English (en)
Other versions
KR20050118533A (ko
Inventor
김재완
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040043670A priority Critical patent/KR100604983B1/ko
Priority to US11/145,254 priority patent/US7215164B2/en
Publication of KR20050118533A publication Critical patent/KR20050118533A/ko
Application granted granted Critical
Publication of KR100604983B1 publication Critical patent/KR100604983B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/46—One-port networks
    • H03H11/48—One-port networks simulating reactances
    • H03H11/483—Simulating capacitance multipliers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Amplifiers (AREA)
  • Networks Using Active Elements (AREA)

Abstract

작은 커패시터를 사용하여 큰 커패시턴스를 얻을 수 있는 커패시턴스 체배기가 개시되어 있다. 커패시턴스 체배기는 전류 증폭부와 커패시터를 구비한다. 전류 증폭부는 Kn의 전류이득을 갖는 제 1 내지 제 n 전류 증폭기들이 캐스케이드 연결된 구성을 갖는다. 커패시터는 전류증폭부에 병렬 연결되어 있다. 따라서 커패시턴스 체배기는 전력소모는 적으면서도 큰 커패시턴스를 얻을 수 있고, 반도체 칩 내에서 면적을 적게 차지한다.

Description

전력소모가 적은 커패시턴스 체배기{CAPACITANCE MULTIPLIER FOR A PLL LOOP FILTER}
도 1은 종래의 PLL의 블록도이다.
도 2는 도 1의 PLL을 구성하는 차지펌프와 루프필터를 구체적으로 나타낸 도면이다.
도 3은 커패시턴스 체배기의 기본 원리를 나타내는 도면이다.
도 4는 종래기술에 따른 커패시턴스 체배기의 일례를 나타내는 도면이다.
도 5는 도 2의 회로에 대한 입력 임피던스의 주파수 응답을 나타내는 도면이다.
도 6은 본 발명에 따른 커패시턴스 체배기를 나타내는 도면이다.
도 7은 도 6의 커패시턴스 체배기를 구성하는 전류 증폭기의 일례를 나타내는 도면이다.
도 8은 도 6의 커패시턴스 체배기를 구성하는 전류 증폭기의 다른 일례를 나타내는 도면이다.
도 9는 도 6의 커패시턴스 체배기에 대한 입력 임피던스의 주파수 응답을 나타내는 시뮬레이션도이다.
* 도면의 주요부분에 대한 부호의 설명*
100 : 위상/주파수 검출기
200 : 차지펌프
300 : 루프필터
400 : VCO
500 : 분주기
600 : 전류 증폭부
본 발명은 커패시턴스 체배기에 관한 것으로, 특히 반도체 장치 내에 있는 PLL(Phase Locked Loop)의 루프필터(Loop Filter)를 위한 커패시턴스 체배기에 관한 것이다.
PLL은 통신, 멀티미디어, 및 다른 응용들에 사용되고 있으며, 회로 각 부분의 위상을 동기시키는 기능을 한다. 도 1은 종래의 PLL의 블록도이다. PLL은 일반적으로, 도 1에 도시된 바와 같이, 위상/주파수 검출기(phase-frequency detector; 이하 PFD라 칭함)(100), 차지펌프(200), 루프필터(300), 전압제어 발진기(voltage-controlled oscillator; 이하 VCO라 칭함)(400), 및 분주회로(frequency divider)(500)를 구비한다. PFD(100)는 기준 신호(SIN)와 피드백 신호(SFEED)사이의 위상차(및 주파수차)에 기초하여 업 신호(SUP) 및/또는 다운 신호(SDN)를 발생시킨다. 차지펌프(200)는 업 신호(SUP) 및/또는 다운 신호(SDN)의 상태에 따라 서로 다른 레벨을 갖는 출력신호를 출력한다. 차지펌프(200)의 출력신호는 루프필터(300)에서 고주파 성분이 제거되고 VCO(400)에 입력된다. VCO(400)는 입력전압(VCOI)의 직류레벨에 따라 서로 다른 주파수를 갖는 고주파 신호를 출력한다. 분주기(500)는 고주파 VCO 출력신호에 기초하여 저주파 피드백 신호(SFEED)를 발생시킨다. 피드백 신호(SFEED)는 PFD의 입력으로 인가된다. PLL이 락이 되었을 때 VCO(400)의 출력을 회로 각 부분의 위상을 동기시키는 데 사용할 수 있다. 도 2는 도 1의 PLL을 구성하는 차지펌프와 루프필터를 구체적으로 나타낸 도면이다. 도 2를 참조하면, 차지펌프(200)는 업 신호(SUP)를 반전시키는 인버터(210), 전원전압(VDD)에 연결된 소스와 인버터(210)의 출력단자에 연결된 게이트와 직류전압 신호(VFILT)가 출력되는 드레인을 가지는 PMOS 트랜지스터(MP1), 및 PMOS 트랜지스터(MP1)의 드레인에 연결된 드레인과 다운신호(SDN)가 인가되는 게이트와 접지전압에 연결된 소스를 가지는 NMOS 트랜지스터(MN1)를 포함한다. 루프필터(300)는 NMOS 트랜지스터(MN1)의 드레인에 연결된 일단을 갖는 저항(RLF1), 저항(RLF1)의 타단과 접지 사이에 연결된 커패시터(CLF1), 및 NMOS 트랜지스터(MN1)의 드레인과 접지 사이에 연결된 커패시터(CLF2)로 구성된다.
그런데, 루프필터(300)를 구성하는 커패시터(CLF1)는 반도체 칩으로 구현시 큰 면적을 차지하므로, 이 커패시터(CLF1)의 사이즈를 줄일 필요성이 있다.
도 3은 커패시턴스 체배기의 기본 원리를 나타내는 도면이다. 도 3에서 (a)는 커패시턴스 체배기의 회로도이고, (b)는 (a)의 회로를 A 노드에서 바라본 ac 등가회로이다. (a)의 회로에서 NMOS 트랜지스터(MN2)와 NMOS 트랜지스터(MN3)는 전류 미러를 형성하며, 이들 두 트랜지스터의 사이즈(Width/Length)의 비는 1:M이다. 그리고, ac적으로 커패시터(C1)에 흐르는 전류는 NMOS 트랜지스터(MN2)에 흐르는 전류와 같고, NMOS 트랜지스터(MN3)의 드레인에 흐르는 전류는 NMOS 트랜지스터(MN2)의 드레인에 흐르는 전류의 M 배인 M×I가 흐른다. A 노드에서 바라본 입력 임피던스는 수학식 1과 같이 표현된다.
Figure 112004025593316-pat00001
따라서, 입력 커패시턴스는 커패시터(C1)의 커패시턴스가 스케일 인자(scale factor) M만큼 증가되어(scale-up), (1+M) 배만큼 체배되어 나타난다.
도 4는 종래기술에 따른 커패시턴스 체배기의 일례를 나타내는 도면으로서, Keliu Shu 등이 2003년 6월 IEEE Journal of Solid-State Circuits에 발표한 [A 2.4-GHz Monolithic Fractional-N Frequency Synthesizer With Robust Phase-Switching Prescaler and Loop Capacitance Multiplier]에 개시된 회로이다. 이 회로의 입력 어드미턴스는 수학식 2와 같이 표현된다.
Figure 112004025593316-pat00002
수학식 2에서, Cp1과 Cp2는 각각 A 노드와 B 노드의 기생 커패시터의 커패시턴스이고, gm1은 트랜지스터(MN13)의 트랜스컨덕턴스이다. 그리고 gOA는 A 노드의 총 컨덕턴스이고, M은 전류미러의 전류이득이다.
도 5는 도 4의 회로에 대한 입력 임피던스의 주파수 응답을 나타내는 도면이다. 도 5의 (a)는 임피던스의 크기를 나타내고, (b)는 임피던스의 위상을 나타낸다. 도 2에서 점선으로 나타낸 곡선은 이상적인 커패시턴스를 사용했을 경우의 주파수 응답을 나타내는 그래프이다. 도 5에서 알 수 있듯이, 도 4의 회로는 fc1보다 크고 fc2보다 작은 주파수 범위에서만 커패시턴스 체배기로서 사용이 가능하다. fc1과 fc2는 수학식 3과 같이 나타낼 수 있다.
Figure 112004025593316-pat00003
따라서 도 4의 주파수 체배회로에서는 PLL의 dc 이득을 감소시키지 않기 위해서 fc1은 가능한 작게 설계되어야 한다. 즉, gOA를 작게 설정하여야 한다. 그리고, PLL의 위상 마진(phase margin)이 변하지 않게 하기 위해서 fc2는 루프필터의 제로(zero) 주파수보다 훨씬 더 크게 설계되어야 한다. 따라서, 루프필터의 동작 주파수에 따라 gm1의 값이 설정되고, 이에 따라 NMOS 트랜지스터(MN13)에 흐르는 전류량이 결정된다. 도 4의 회로를 사용하여 높은 값의 커패시턴스를 얻기 위해 스케일 인자(M)를 키우면, 전류미러 동작에 의해 트랜지스터(MN14)에는 NMOS 트랜지스터(MN13)에 흐르는 전류의 M 배의 전류가 흐르게 된다. 따라서, 도 4의 커패시턴스 체배기는 스케일 인자(M)를 증가시킬수록 전력소모가 증가하는 단점이 있다. 그러므로 실제 응용에서는 전력소모를 고려하여 스케일 인자(M)를 20 이내로 제한하 여 사용한다.
따라서, 전력소모가 적으면서도 큰 커패시턴스 값을 얻을 수 있는 커패시턴스 체배기가 필요하다.
본 발명은 상술한 종래의 문제점을 해결하고자 고안된 발명으로서, 본 발명의 목적은 반도체 칩 내에서 면적을 적게 차지하면서도 큰 커패시턴스를 얻을 수 있는 커패시턴스 체배기를 제공하는 것이다.
본 발명의 다른 목적은 전력소모가 적은 커패시턴스 체배기를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 커패시턴스 체배기는 전류 증폭부와 커패시터를 구비한다. 전류 증폭부는 Kn의 전류이득을 갖는 제 1 내지 제 n 전류 증폭기들이 캐스케이드 연결된 구성을 갖는다. 커패시터는 전류증폭부에 병렬 연결되어 있다. 전류 증폭기는 각각 사이즈가 1: Kn인 트랜지스터들로 구성된 전류미러를 구비한다.
일 실시예에 따른 상기 전류 증폭기는 제 1 PMOS 트랜지스터, 제 1 NMOS 트랜지스터, 제 2 PMOS 트랜지스터, 및 제 2 NMOS 트랜지스터를 구비한다. 제 1 PMOS 트랜지스터는 고전원전압에 연결된 소스와 제 1 노드에 공통 연결된 게이트 및 드레인을 갖는다. 제 1 NMOS 트랜지스터는 상기 제 1 노드에 공통 연결된 게이트 및 드레인을 갖고 저전원전압에 연결된 소스를 갖는다. 제 2 PMOS 트랜지스터는 상기 고전원전압에 연결된 소스와 상기 제 1 노드에 연결된 게이트를 갖는다. 제 2 NMOS 트랜지스터는 상기 제 2 PMOS 트랜지스터의 드레인에 연결된 드레인과 상기 제 1 노드에 연결된 게이트와 상기 저전원전압에 연결된 소스를 갖는 제 2 NMOS 트랜지스터를 구비한다.
다른 실시예에 따른 상기 전류 증폭기는 제 1 PMOS 트랜지스터, 제 2 PMOS 트랜지스터, 제 1 NMOS 트랜지스터, 제 2 NMOS 트랜지스터, 제 3 PMOS 트랜지스터, 제 4 PMOS 트랜지스터, 제 3 NMOS 트랜지스터, 및 제 4 NMOS 트랜지스터를 구비한다. 제 1 PMOS 트랜지스터는 고전원전압에 연결된 소스와 제 1 노드에 연결된 게이트와 제 2 노드에 연결된 드레인을 갖는다. 제 2 PMOS 트랜지스터는 상기 제 2 노드에 연결된 소스와 상기 제 1 노드에 연결된 드레인과 제 3 노드에 연결된 게이트를 갖는다. 제 1 NMOS 트랜지스터는 상기 제 1 노드에 연결된 드레인과 상기 제 2 노드에 연결된 게이트와 상기 제 3 노드에 연결된 소스를 갖는다. 제 2 NMOS 트랜지스터는 상기 제 3 노드에 연결된 드레인과 상기 제 1 노드에 연결된 게이트와 저전원전압에 연결된 소스를 갖는다. 제 3 PMOS 트랜지스터는 고전원전압에 연결된 소스와 제 1 노드에 연결된 게이트를 갖는다. 제 4 PMOS 트랜지스터는 상기 제 3 PMOS 트랜지스터의 드레인에 연결된 소스와 상기 제 3 노드에 연결된 게이트를 갖는다. 제 3 NMOS 트랜지스터는 상기 제 4 PMOS 트랜지스터의 드레인에 연결된 드레인과 상기 제 2 노드에 연결된 게이트를 갖는다. 제 4 NMOS 트랜지스터는 상기 제 3 NMOS 트랜지스터의 소스에 연결된 드레인과 상기 제 1 노드에 연결된 게이트와 상기 저전원전압에 연결된 소스를 갖는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 6은 본 발명에 따른 커패시턴스 체배기를 나타내는 도면이다. 도 6을 참조하면, 커패시턴스 체배기는 전류 증폭부(600)와 커패시터(Ci)를 구비한다. 전류 증폭부(600)는 Kn의 전류이득을 갖는 제 1 내지 제 n 전류 증폭기들(610, 620, 630)이 캐스케이드 연결된 구성을 갖는다. 커패시터(Ci)는 전류증폭부(600)에 병렬 연결되어 있다.
도 7은 도 6의 커패시턴스 체배기를 구성하는 전류 증폭기의 일례를 나타내는 도면이다. 도 7을 참조하면, 전류 증폭기는 PMOS 트랜지스터들(MP21, MP22)과 NMOS 트랜지스터들(MN21, MN22)을 구비한다. PMOS 트랜지스터(MP21)는 고전원전압(VDD)에 연결된 소스와 노드(N1)에 공통 연결된 게이트 및 드레인을 갖는다. NMOS 트랜지스터(MN21)는 노드(N1)에 공통 연결된 게이트 및 드레인을 갖고 저전원전압(VSS)에 연결된 소스를 갖는다. PMOS 트랜지스터(MP22)는 고전원전압(VDD)에 연결된 소스와 노드(N1)에 연결된 게이트를 갖는다. NMOS 트랜지스터(MNP22)는 PMOS 트랜지스터(MP22)의 드레인에 연결된 드레인과 노드(N1)에 연결된 게이트와 저전원전압(VSS)에 연결된 소스를 갖는다.
이하, 도 6과 도 7을 참조하여 본 발명에 따른 커패시턴스 체배기를 설명한다.
전류 증폭부(600)를 구성하는 전류 증폭기들(610, 620, 630)은 각각 1:K1, 1:K2, ..., 1: Kn의 전류이득을 갖는다. 도 7의 회로에서 트랜지스터(MN21)와 트랜지스터(MN22)가 전류미러를 구성하고, 트랜지스터(MP21)와 트랜지스터(MP22)가 전 류미러를 구성한다. 또한, 트랜지스터(MP21)와 트랜지스터(MN21)가 인버터를 구성하고, 트랜지스터(MP22)와 트랜지스터(MN22)가 인버터를 구성한다.
도 6의 커패시턴스 체배기는 각 증폭기들(610, 620, 630)이 2 개의 인버터로 구성되어 있으므로 모두 2n 개의 인버터로 구성되어 있어 저전압 응용에 적합하다. 각 증폭기들(610, 620, 630)를 2 단의 인버터로 구성한 이유는 한 단의 인버터만 사용했을 경우에는 위상이 반전된 ac 증폭전류가 피드백되기 때문이다.
도 6의 커패시턴스 체배기에서 증폭기가 3 개인 경우, 입력 어드미턴스는 수학식 2를 참조하면 수학식 4와 같이 표현될 수 있다.
Figure 112004025593316-pat00004
수학식 4에서, Cp1과 Cp2는 각각 A 노드와 B 노드의 기생 커패시터의 커패시턴스이고, gm1은 트랜지스터(MN21)의 트랜스컨덕턴스와 트랜지스터(MN21)의 트랜스컨덕턴스의 합이다. 그리고 gOA는 A 노드의 총 컨덕턴스이고, K1K2K3는 증폭부 전체의 전류이득이다. 첫 번째 단 증폭기의 전류이득이 K1이고, 두번째 단 증폭기의 전류이득이 K2, 세 번째 단 증폭기의 전류이득이 K3이다. 각 증폭기의 전류이득은 전류미러를 이루는 트랜지스터들의 사이즈의 비에 의해 결정된다.
도 5의 주파수 응답 그래프를 참조하면, 도 6의 커패시턴스 체배기에 대한 fc1과 fc2는 수학식 5와 같이 나타낼 수 있다.
Figure 112004025593316-pat00005
도 6에 도시된 본 발명의 주파수 체배기는 도 4에 도시된 종래의 회로와 비교할 때 동작 가능한 주파수 대역은 비슷하다. 도 6에 도시된 본 발명의 주파수 체배기는 증폭기 여러 단을 캐스케이드로 연결하여 큰 값을 갖는 커패시턴스의 스케일 인자(3 개의 증폭기를 사용할 경우 K1K2K3)를 얻을 수 있다. 이와 같이, 증폭기 여러 단이 캐스케이드로 연결된 증폭부를 구비하는 커패시턴스 체배기는 전류를 적게 소모하면서도 스케일 인자는 크게 할 수 있다.
예를 들어, 커패시터(Ci)를 100 배 스케일 업 할 경우를 살펴보자.
도 4에 도시된 바와 같은 종래의 커패시턴스 체배기를 사용하여 구현하면 스케일 인자 M=100으로 설계해야 하므로, 도 4의 트랜지스터(MN13)에 흐르는 전류를 I 라고 하면 회로의 전체 전류는 (M+1)I = 101×I가 된다.
도 6에 도시된 본 발명의 주파수 체배기에서, 증폭기들의 전류 이득을 K1=2, K2=5, K3=10 으로 두면 스케일 인자는 K1×K2×K3=100이므로 종래의 회로와 동일하다. 본 발명의 주파수 체배기에서 소모하는 전류는 (K1+K2+K3+3)I=20×I가 되고, 이것은 도 4의 종래의 회로의 1/5에 해당한다. 만일, K1=4, K2=5, K3=5로 두면 스케일 인자는 K1×K2×K3=100이고, 전류소모는 17×I가 된다.
따라서, 본 발명의 주파수 체배기는 적은 전력으로도 스케일 인자를 20 이상으로 증가시킬 수 있으므로 높은 값의 커패시터를 IC 내에서 구현할 수 있다.
도 8은 도 6의 커패시턴스 체배기를 구성하는 전류 증폭기의 다른 일례를 나타내는 도면으로서, PLL의 dc 특성을 향상시키기 위해 캐스코드(cascode) 구조를 갖는 전류 증폭기이다. 도 8을 참조하면, 전류 증폭기는 PMOS 트랜지스터들(MP31, MP32, MP33, MP34)과 NMOS 트랜지스터들(MN31, MN32, MN33, MN34)을 구비한다. PMOS 트랜지스터(MP31)는 고전원전압(VDD)에 연결된 소스와 노드(N1)에 연결된 게이트와 노드(N3)에 연결된 드레인을 갖는다. PMOS 트랜지스터(MP33)는 노드(N3)에 연결된 소스와 노드(N2)에 연결된 드레인과 노드(N4)에 연결된 게이트를 갖는다. NMOS 트랜지스터(MN31)는 노드(N2)에 연결된 드레인과 노드(N3)에 연결된 게이트와 노드(N4)에 연결된다. NMOS 트랜지스터(MN33)는 노드(N4)에 연결된 드레인과 노드(N2)에 연결된 게이트와 저전원전압(VSS)에 연결된 소스를 갖는다. PMOS 트랜지스터(MP32)는 고전원전압(VDD)에 연결된 소스와 노드(N2)에 연결된 게이트를 갖는다. PMOS 트랜지스터(MP34)는 PMOS 트랜지스터(MP32)의 드레인에 연결된 소스와 노드(N4)에 연결된 게이트를 갖는다. NMOS 트랜지스터(MN32)는 PMOS 트랜지스터(MP34)의 드레인에 연결된 드레인과 노드(N3)에 연결된 게이트를 갖는다. NMOS 트랜지스터(MN34)는 NMOS 트랜지스터(MN32)의 소스에 연결된 드레인과 제 1 노드(N2)에 연결된 게이트와 저전원전압(VSS)에 연결된 소스를 갖는다.
도 8의 바이어스 회로가 필요없는 셀프 바이어스 회로이다. 도 8의 회로는 도7의 전류 증폭기의 동작과 유사하므로 그 설명을 생략한다.
도 9는 도 6의 커패시턴스 체배기에 대한 입력 임피던스의 주파수 응답을 나타내는 시뮬레이션도이다. 시뮬레이션시 4.7 nF의 커패시턴스를 구현하기 위해 Ci 는 33.57 pF, K1=2, K2=5, 및 K3=14로 설정하였다. 도 9에서 점선 그래프는 4.7 nF의 이상적인 커패시터를 사용한 경우의 입력 임피던스의 주파수 특성을 나타내고, 실선 그래프는 본 발명의 커패시턴스 체배기를 사용한 경우의 입력 임피던스의 주파수 특성을 나타낸다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 커패시턴스 체배기는 전력소모는 적으면서도 큰 커패시턴스를 얻을 수 있고, 반도체 칩 내에서 면적을 적게 차지하면서도 큰 커패시턴스를 얻을 수 있다.

Claims (9)

  1. Kn(n은 자연수)의 전류이득을 갖는 제 1 내지 제 n 전류 증폭기들이 캐스케이드 연결된 전류증폭부 ; 및
    상기 전류증폭부에 병렬 연결된 커패시터를 구비하는 것을 특징으로 하는 커패시턴스 체배기.
  2. 제 1 항에 있어서, 상기 전류 증폭기들은 각각
    사이즈가 1: Kn인 트랜지스터들로 구성된 전류미러를 구비하는 것을 특징으로 하는 커패시턴스 체배기.
  3. 제 1 항에 있어서, 상기 전류 증폭기들은 각각
    고전원전압에 연결된 소스와 제 1 노드에 공통 연결된 게이트 및 드레인을 갖는 제 1 PMOS 트랜지스터;
    상기 제 1 노드에 공통 연결된 게이트 및 드레인을 갖고 저전원전압에 연결된 소스를 갖는 제 1 NMOS 트랜지스터;
    상기 고전원전압에 연결된 소스와 상기 제 1 노드에 연결된 게이트를 갖는 제 2 PMOS 트랜지스터; 및
    상기 제 2 PMOS 트랜지스터의 드레인에 연결된 드레인과 상기 제 1 노드에 연결된 게이트와 상기 저전원전압에 연결된 소스를 갖는 제 2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 커패시턴스 체배기.
  4. 제 3 항에 있어서,
    상기 제 2 PMOS 트랜지스터는 상기 제 1 PMOS 트랜지스터 사이즈의 Kn 배의 사이즈를 갖고, 상기 제 2 NMOS 트랜지스터는 상기 제 1 NMOS 트랜지스터 사이즈의 Kn 배의 사이즈를 갖는 것을 특징으로 하는 커패시턴스 체배기.
  5. 제 1 항에 있어서, 상기 전류 증폭기들은 각각
    캐스코드 구성을 갖는 전류미러를 구비하는 것을 특징으로 하는 커패시턴스 체배기.
  6. 제 1 항에 있어서, 상기 전류 증폭기들은 각각
    고전원전압에 연결된 소스와 제 1 노드에 연결된 게이트와 제 2 노드에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터;
    상기 제 2 노드에 연결된 소스와 상기 제 1 노드에 연결된 드레인과 제 3 노드에 연결된 게이트를 갖는 제 2 PMOS 트랜지스터;
    상기 제 1 노드에 연결된 드레인과 상기 제 2 노드에 연결된 게이트와 상기 제 3 노드에 연결된 소스를 갖는 제 1 NMOS 트랜지스터;
    상기 제 3 노드에 연결된 드레인과 상기 제 1 노드에 연결된 게이트와 저전원전압에 연결된 소스를 갖는 제 2 NMOS 트랜지스터;
    고전원전압에 연결된 소스와 제 1 노드에 연결된 게이트를 갖는 제 3 PMOS 트랜지스터;
    상기 제 3 PMOS 트랜지스터의 드레인에 연결된 소스와 상기 제 3 노드에 연결된 게이트를 갖는 제 4 PMOS 트랜지스터;
    상기 제 4 PMOS 트랜지스터의 드레인에 연결된 드레인과 상기 제 2 노드에 연결된 게이트를 갖는 제 3 NMOS 트랜지스터; 및
    상기 제 3 NMOS 트랜지스터의 소스에 연결된 드레인과 상기 제 1 노드에 연결된 게이트와 상기 저전원전압에 연결된 소스를 갖는 제 4 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 커패시턴스 체배기.
  7. 제 6 항에 있어서,
    상기 제 3 PMOS 트랜지스터는 제 1 PMOS 트랜지스터 사이즈의 Kn 배의 사이즈를 갖고, 상기 제 4 PMOS 트랜지스터는 제 2 PMOS 트랜지스터 사이즈의 Kn 배의 사이즈를 갖고, 상기 제 3 NMOS 트랜지스터는 상기 제 1 NMOS 트랜지스터 사이즈의 Kn 배의 사이즈를 갖고, 제 4 NMOS 트랜지스터는 제 2 NMOS 트랜지스터 사이즈의 Kn 배의 사이즈를 갖는 것을 특징으로 하는 커패시턴스 체배기.
  8. 제 1 항에 있어서,
    n=3인 것을 특징으로 하는 커패시턴스 체배기.
  9. Kn(n은 자연수)의 전류이득을 갖는 제 1 내지 제 n 전류 증폭기들이 캐스케이드 연결된 전류증폭부 ; 및
    상기 전류증폭부에 병렬 연결된 커패시터를 구비하고,
    상기 커패시터의 일단이 차지펌프의 출력라인에 연결되는 것을 특징으로 하는 위상동기루프의 루프필터.
KR1020040043670A 2004-06-14 2004-06-14 전력소모가 적은 커패시턴스 체배기 Expired - Fee Related KR100604983B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040043670A KR100604983B1 (ko) 2004-06-14 2004-06-14 전력소모가 적은 커패시턴스 체배기
US11/145,254 US7215164B2 (en) 2004-06-14 2005-06-03 Capacitance multiplier with enhanced gain and low power consumption

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040043670A KR100604983B1 (ko) 2004-06-14 2004-06-14 전력소모가 적은 커패시턴스 체배기

Publications (2)

Publication Number Publication Date
KR20050118533A KR20050118533A (ko) 2005-12-19
KR100604983B1 true KR100604983B1 (ko) 2006-07-31

Family

ID=35459901

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040043670A Expired - Fee Related KR100604983B1 (ko) 2004-06-14 2004-06-14 전력소모가 적은 커패시턴스 체배기

Country Status (2)

Country Link
US (1) US7215164B2 (ko)
KR (1) KR100604983B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101631465B1 (ko) 2015-12-31 2016-06-17 서울대학교 산학협력단 저주파 필터 및 이를 포함하는 반도체 장치

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080157865A1 (en) * 2006-12-29 2008-07-03 Smith Joe M Tunable capacitance multiplier circuit
US7733165B2 (en) * 2007-02-27 2010-06-08 Infineon Technologies Ag Circuit arrangement with interference protection
GB2466283A (en) * 2008-12-18 2010-06-23 Wolfson Microelectronics Plc Phase locked loop with controlled loop filter capacitance multiplier
TWI483544B (zh) * 2012-03-16 2015-05-01 Upi Semiconductor Corp 電容放大電路及其操作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4333057A (en) * 1980-03-24 1982-06-01 Rca Corporation Differential-input complementary field-effect transistor amplifier
FR2716052B1 (fr) * 1994-02-09 1996-03-29 Alcatel Mobile Comm France Dispositif d'ajustement d'une fréquence de coupure d'un filtre, et filtre comportant un tel dispositif.
KR0167612B1 (ko) * 1994-09-29 1999-03-20 김광호 무안정 멀티바이브레이터
US5701269A (en) * 1994-11-28 1997-12-23 Fujitsu Limited Semiconductor memory with hierarchical bit lines
US6344772B1 (en) * 2000-06-06 2002-02-05 Agere Systems Guardian Corp Apparatus and method for capacitance multiplication

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101631465B1 (ko) 2015-12-31 2016-06-17 서울대학교 산학협력단 저주파 필터 및 이를 포함하는 반도체 장치

Also Published As

Publication number Publication date
US7215164B2 (en) 2007-05-08
US20050275438A1 (en) 2005-12-15
KR20050118533A (ko) 2005-12-19

Similar Documents

Publication Publication Date Title
US7176737B2 (en) Phase-locked loop and delay-locked loop including differential delay cells having differential control inputs
US7830212B2 (en) Phase locked loop, voltage controlled oscillator, and phase-frequency detector
US5952892A (en) Low-gain, low-jitter voltage controlled oscillator circuit
US10686454B2 (en) Clock generator circuit and clock generating method
Lad Kirankumar et al. A dead-zone-free zero blind-zone high-speed phase frequency detector for charge-pump PLL
US20030206066A1 (en) Use of configurable capacitors to tune a self based phase locked loops
KR101097081B1 (ko) 집적된 ｐｌｌ 필터를 위한 전하 펌프 전류들의 차등화
US10985767B2 (en) Phase-locked loop circuitry having low variation transconductance design
US20080309414A1 (en) Voltage controlled oscillator and phase locked loop circuit incorporating the same
JP4025043B2 (ja) 半導体集積回路
KR100604983B1 (ko) 전력소모가 적은 커패시턴스 체배기
Park et al. Two-stage feedback-looped charge-pump for spur reduction in CMOS PLL
CN114301451A (zh) 锁相环电路、控制方法、电荷泵及芯片
US20070247236A1 (en) Phase-locked loop filter capacitance with a drag current
CN112242841B (zh) 一种具有高电源噪声抑制比的锁相环电路
CN110572151B (zh) 一种锁相环电路
US7295079B2 (en) Current-controlled oscillator
CN213426144U (zh) 一种低相位噪声电压控制振荡器
Kalenteridis et al. A CMOS VCO ring oscillator suitable for wide supply range applications
US8610478B1 (en) Differential delay cell with low power, low jitter, and small area
Shekhar et al. Design of 50 MHz PLL using indigenous SCL 180 nm CMOS Technology
Fouzar et al. CMOS wide-swing differential VCO for fully integrated fast PLL
Zaziąbł Low power 1 GHz charge pump phase-locked loop in 0.18 µm CMOS process
US20100026397A1 (en) Pll circuit
CN219627697U (zh) 补偿电流失配的电荷泵电路及锁相环

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20040614

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20060308

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20060714

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060719

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060720

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20090714

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20090714

Start annual number: 4

End annual number: 4

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee