JP4025043B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP4025043B2 JP4025043B2 JP2001293620A JP2001293620A JP4025043B2 JP 4025043 B2 JP4025043 B2 JP 4025043B2 JP 2001293620 A JP2001293620 A JP 2001293620A JP 2001293620 A JP2001293620 A JP 2001293620A JP 4025043 B2 JP4025043 B2 JP 4025043B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- resistance element
- bias
- voltage variable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000012935 Averaging Methods 0.000 claims 1
- 230000000903 blocking effect Effects 0.000 claims 1
- 230000010355 oscillation Effects 0.000 description 19
- 238000012986 modification Methods 0.000 description 14
- 230000004048 modification Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 230000036039 immunity Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 241000338240 Parallela Species 0.000 description 1
- 239000005018 casein Substances 0.000 description 1
- BECPQYXYKAMYBN-UHFFFAOYSA-N casein, tech. Chemical compound NCCCCC(C(O)=O)N=C(O)C(CC(O)=O)N=C(O)C(CCC(O)=N)N=C(O)C(CC(C)C)N=C(O)C(CCC(O)=O)N=C(O)C(CC(O)=O)N=C(O)C(CCC(O)=O)N=C(O)C(C(C)O)N=C(O)C(CCC(O)=N)N=C(O)C(CCC(O)=N)N=C(O)C(CCC(O)=N)N=C(O)C(CCC(O)=O)N=C(O)C(CCC(O)=O)N=C(O)C(COP(O)(O)=O)N=C(O)C(CCC(O)=N)N=C(O)C(N)CC1=CC=CC=C1 BECPQYXYKAMYBN-UHFFFAOYSA-N 0.000 description 1
- 235000021240 caseins Nutrition 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00078—Fixed delay
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
- H03K2005/00208—Layout of the delay element using FET's using differential stages
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に係り、特に差動型の電圧可変遅延セルおよびバイアス回路を備えた差動型の電圧可変遅延回路に関するもので、制御電圧のレベルに応じて発振周波数を可変とする電圧制御型発振器や制御電圧のレベルに応じて遅延時間を可変とする電圧制御型遅延回路などに使用されるものである。
【０００２】
【従来の技術】
LSI の高速化に伴い、LSI チップ内部でのクロックを生成するフェーズ・ロックド・ループ（Phase Locked Loop ：PLL ）等のクロック発生器として広く使用される電圧制御型発振器（Voltage Controlled Oscillator ：VCO ）は、ノイズ耐性に優れ、周波数のジッタが低いものが要求されるようになっている。
【０００３】
ジッタが低いVCO として、差動型の電圧可変遅延セルを用いることで同相ノイズをキャンセルしてノイズ耐性を向上させた差動型VCO が用いられている。
【０００４】
図９（ａ）は、"ISSCC 1996 DIGEST OF TECHNICAL PAPERS，PP．130-131"に報告されている従来の差動型VCO の一部を示している。
【０００５】
この差動型VCO は、差動型の電圧可変遅延セル(Delay Element) 10が複数(N)個リング状に接続（一段分のみ図示）されて構成される。この場合、各段の電圧可変遅延セル10は、制御電圧Vcont を入力とするバイアス回路90からバイアス電圧VCP 、VCN が供給される。
【０００６】
各段の電圧可変遅延セル10は、ＭＯＳ型差動増幅回路の負荷抵抗として電圧可変抵抗素子（VoItage Controlled Resistance ：VCR ）11が接続されてなり、前記VCR11 の制御入力端にバイアス電圧VCP が入力し、ＭＯＳ型差動増幅回路の電流源用のＮＭＯＳトランジスタ12のゲートにバイアス電圧VCN が入力する。
【０００７】
図９（ｂ）は、図９（ａ）中の各電圧可変遅延セル10におけるVCR11 の具体例を示す回路図である。
【０００８】
このVCR11 は、第１のＰＭＯＳトランジスタP1と第２のＰＭＯＳトランジスタP2とが並列接続され、第２のＰＭＯＳトランジスタP2のゲート・ドレイン同士が短絡接続されており、第１のＰＭＯＳトランジスタP1のゲートにバイアス電圧VCP が入力する。
【０００９】
これにより、電圧可変遅延セル10は、VCR11 の抵抗値がバイアス電圧VCP に応じて制御され、定電流源トランジスタ12の電流がバイアス電圧VCN に応じて制御される。
【００１０】
バイアス回路90は、電圧可変遅延セル10にバイアス電圧VCP およびVCN を供給するものであり、レプリカ(Replica) 回路21と、バッファ回路23と、ＭＯＳ型演算増幅回路（オペアンプ；Op-Amp）24と、自己バイアス回路(Self Bias Circuitry )25からなる。
【００１１】
レプリカ回路21は、ＮＭＯＳトランジスタ211 の負荷抵抗として電圧可変遅延セルのVCR11 と等価な構成を有するVCR212がノーマリオンのＮＭＯＳトランジスタ213 を介して接続され、VCR21 の抵抗値が制御電圧Vcont 入力に応じて制御される。
【００１２】
バッファ回路23は、ＮＭＯＳトランジスタ231 の負荷抵抗として電圧可変遅延セル10のVCR11 と等価な構成を有するVCR232がノーマリオンのＮＭＯＳトランジスタ233 を介して接続され、VCR232のＮＭＯＳトランジスタ側の一端に生成されるバイアス電圧VCP を電圧可変遅延セル10のVCR11 に供給するものである。
【００１３】
オペアンプ24は、レプリカ回路21におけるVCR212のＮＭＯＳトランジスタ側の一端の電圧と制御電圧Vcont 入力とを比較してバイアス電圧VCN を生成し、ＮＭＯＳトランジスタ211 、231 および電圧可変遅延セル10の定電流源トランジスタ12の電流を制御する。同時に、自己バイアス回路25は、バイアス電圧VCN に基づいてオペアンプ24の電流源トランジスタ241 の電流を制御する。これにより、レプリカ回路21におけるVCR212のＮＭＯＳトランジスタ側の一端の電圧と制御電圧Vcont 入力とが同じ電圧値になるようにフィードバック制御する。
【００１４】
上記したようなバイアス回路90により、電圧可変遅延セル10を伝播するクロック信号の振幅（電圧可変遅延セル10の出力ノード信号の"L" レベル）は、電源電圧が変動しても一定電圧Vcont となるようにバイアスされる。結果として、電圧ノイズに対して、クロック信号の振幅変動がなく、VCO の発振周波数のジッタが低くなる。
【００１５】
なお、図９（ａ）に示したVCO の発振周波数f は次式で示される。
【００１６】
1/f=Reff*Ceff=k*Ceff/(Vcont-Vt) ……（１）
ここで、ReffはVCR の実効抵抗、Ceffは電圧可変遅延セル10の実効容量、VtはVCR11 を構成するＰＭＯＳトランジスタP1、P2の閾値電圧である。したがって、図１０に示すように、発振周波数f は制御電圧Vcont の変化に比例して直線的に変化する特性が得られる。
【００１７】
ところで、近年のLSI は、ますます高周波化、低電圧化が要求されており、図１０に示した直線の傾きに相当するVCO のゲイン（△f ／△Vcont ）はどんどん上昇してしまう。このゲインが上昇すると、制御電圧の変動に対する周波数変動が大きくなり、ノイズ耐性が悪化する。
【００１８】
【発明が解決しようとする課題】
上記したように従来の差動型の電圧可変遅延セルとバイアス回路とが用いられてなる差動型VCO は、より低電圧で高周波動作させようとすると、制御電圧Vcont 対発振周波数f 特性の傾き（VCO のゲイン）、即ち制御電圧の変動に対する周波数変動が大きくなり、ノイズ耐性が悪化するという問題があった。
【００１９】
本発明は上記の問題点を解決すべくなされたもので、差動型の電圧可変遅延セルにバイアス電圧を供給するバイアス回路に対する制御電圧Vcont 入力の変化量に対する電圧可変遅延セルの遅延量の変化量を抑制することができ、電圧制御型発振器に適用した場合に高周波領域でノイズ耐性を損なわずにクロック信号を生成することができ、電圧制御型遅延回路に適用した場合にノイズ耐性を損なわずに良好な遅延制御特性を得ることが可能となる半導体集積回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の第１の半導体集積回路は、ＭＯＳ型差動増幅回路の負荷抵抗として第１の電圧可変抵抗素子が接続されてなり、前記第１の電圧可変抵抗素子の抵抗値が第１のバイアス電圧に応じて制御されるとともに前記ＭＯＳ型差動増幅回路の電流源トランジスタの電流が第２のバイアス電圧に応じて制御される差動型の電圧可変遅延セルと、前記第１のバイアス電圧および第２のバイアス電圧を生成し、電圧可変遅延セルに供給するバイアス回路とを具備することを特徴する。
【００２１】
前記バイアス回路の具体例としては、前記第１の電圧可変抵抗素子と等価な構成を有する第２の電圧可変抵抗素子が第１のＭＯＳトランジスタの負荷抵抗として接続され、前記負荷抵抗が制御電圧入力に応じて抵抗値が制御される第１のレプリカ回路と、定抵抗素子が第２のＭＯＳトランジスタの負荷抵抗として接続され、前記定抵抗素子の第２のＭＯＳトランジスタ側の一端が前記第２の電圧可変抵抗素子の第１のＭＯＳトランジスタ側の一端に接続された第２のレプリカ回路と、前記第１の電圧可変抵抗素子と等価な構成を有する第３の電圧可変抵抗素子が第３のＭＯＳトランジスタの負荷抵抗として接続され、前記第３の電圧可変抵抗素子の第３のＭＯＳトランジスタ側の一端から前記第１のバイアス電圧を生成して前記第１の電圧可変抵抗素子に供給するバッファ回路と、前記第２の電圧可変抵抗素子および第２のレプリカ回路の定抵抗素子の共通接続ノードの電圧と前記制御電圧入力とを比較して前記第２のバイアス電圧を生成し、この第２のバイアス電圧により前記第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタおよびＭＯＳ型差動増幅回路の電流源トランジスタの電流を制御し、前記共通接続ノードの電圧と前記制御電圧入力とが等しい電圧値になるようにフィードバック制御するＭＯＳ型演算増幅回路とを有することを特徴とする。
【００２２】
本発明の第２の半導体集積回路は、電圧可変抵抗素子および定抵抗素子が並列に接続された第１の負荷抵抗が接続されたＭＯＳ型差動増幅回路を有し、前記電圧可変抵抗素子の抵抗値が第１のバイアス電圧に応じて制御されるとともに前記ＭＯＳ型差動増幅回路の電流源トランジスタの電流が第２のバイアス電圧に応じて制御される差動型の電圧可変遅延セルと、前記第１のバイアス電圧および第２のバイアス電圧を生成し、電圧可変遅延セルに供給するバイアス回路とを具備することを特徴とする。
【００２３】
前記バイアス回路の具体例としては、前記第１の負荷抵抗と等価な構成の第２の負荷抵抗が接続された第１のＭＯＳトランジスタを有し、前記第２の負荷抵抗の前記電圧可変抵抗素子の抵抗値が制御電圧入力に応じて制御されるレプリカ回路と、前記第１の負荷抵抗と等価な構成の第３の負荷抵抗が接続された第２のＭＯＳトランジスタを有し、前記第３の負荷抵抗の第２のＭＯＳトランジスタ側の一端から前記制御電圧入力と等しい前記第１のバイアス電圧を生成して前記電圧可変遅延セルの第１の負荷抵抗の前記電圧可変抵抗素子に供給するバッファ回路と、前記レプリカ回路における第２の負荷抵抗の第１のＭＯＳトランジスタ側の一端の電圧と前記制御電圧入力とを比較して前記第２のバイアス電圧を生成し、この第２のバイアス電圧により前記第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタおよびＭＯＳ型差動増幅回路の電流源トランジスタの電流を制御し、第２の負荷抵抗の第１のＭＯＳトランジスタ側の一端の電圧と前記制御電圧入力が同じ電圧値になるようにフィードバック制御するＭＯＳ型演算増幅回路とを有することを特徴とする。
【００２４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２５】
＜第１の実施形態＞
図１（ａ）は、本発明の半導体集積回路に内蔵された第１の実施形態に係るVCO を示している。
【００２６】
図１（ｂ）は、図１（ａ）中の各電圧可変遅延セルにおけるVCR の具体例を示す回路図である。
【００２７】
図１（ａ）、（ｂ）のVCO は、図８（ａ）、（ｂ）を参照して前述した従来のVCO と比べて、バイアス回路20が異なり、その他は同じであるので図８（ａ）、（ｂ）中と同一符号を付している。
【００２８】
バイアス回路20は、第１のレプリカ回路21のほかに、電圧可変遅延セル10のVCR11 を定抵抗素子に置換したものと等価な構成を有する第２のレプリカ回路22が併設されている。
【００２９】
即ち、図１（ａ）に示す差動型の電圧可変遅延セル10が複数(N) 個リング状に接続されて差動型のVCO を構成しており、各段の電圧可変遅延セル10は、ＭＯＳ型差動増幅回路の負荷抵抗としてVCR11 が接続され、このVCR11 の制御入力端に第１のバイアス電圧VCP が入力するとともにＭＯＳ型差動増幅回路の電流源用のＮＭＯＳトランジスタ12のゲートに第２のバイアス電圧VCN が入力する。
【００３０】
前記VCR11 は、図１（ｂ）に示すように、第１のＰＭＯＳトランジスタP1と第２のＰＭＯＳトランジスタP2とが並列接続され、第２のＰＭＯＳトランジスタP2のゲート・ドレイン同士が短絡接続されており、第１のＰＭＯＳトランジスタP1のゲートに第１のバイアス電圧VCP が入力する。
【００３１】
これにより、電圧可変遅延セル10は、VCR11 の抵抗値が第１のバイアス電圧VCP に応じて制御され、電流源トランジスタ12の電流が第２のバイアス電圧VCN に応じて制御される。
【００３２】
なお、前記ＭＯＳ型差動増幅回路の一例は、差動入力用の一対のＮＭＯＳトランジスタ13、14のソース共通接続ノードと接地電位GND との間に前記電流源用のＮＭＯＳトランジスタ12が接続され、上記差動入力用の一対のＮＭＯＳトランジスタ13、14の各ドレインと電源ノードとの間にそれぞれ前記VCR11 が接続されている。
【００３３】
バイアス回路20は、電圧可変遅延セル10に第１のバイアス電圧VCP および第２のバイアス電圧VCN を供給するものであり、第１のレプリカ(Replica 1) 回路21と、第２のレプリカ回路(Replica 2)22 と、バッファ回路23と、オペアンプ（Op-Amp）24と、自己バイアス回路(Self Bias Circuitry )25とからなる。
【００３４】
第１のレプリカ回路21は、第１のＮＭＯＳトランジスタ211 の負荷抵抗として電圧可変遅延セル10のVCR11 と等価な構成（レプリカ構造）を有するVCR212がノーマリオンのＮＭＯＳトランジスタ213 を介して接続され、VCR212の抵抗値が制御電圧Vcont 入力に応じて制御される。
【００３５】
第２のレプリカ回路22は、第２のＮＭＯＳトランジスタ221 の負荷抵抗として定抵抗素子222 がノーマリオンのＮＭＯＳトランジスタ223 を介して接続され、定抵抗素子222 の第２のＮＭＯＳトランジスタ側の一端が第１のレプリカ回路21のVCR212の第１のＮＭＯＳトランジスタ側の一端に共通に接続されている。この場合、定抵抗素子222 は、ポリシリコン抵抗、拡散抵抗などの受動素子が用いられる。
【００３６】
バッファ回路23は、第３のＮＭＯＳトランジスタ231 の負荷抵抗として電圧可変遅延セル10のVCR11 と等価な構成を有するVCR232がノーマリオンのＮＭＯＳトランジスタ233 を介して接続され、VCR232の第３のＭＯＳトランジスタ側の一端に第１のバイアス電圧VCP が生成される。このバッファ回路23は、第１のレプリカ回路21と電圧可変遅延セル10との間でノイズを分離し、バイアス電圧VCP を正確に供給する役割を有する。
【００３７】
オペアンプ24は、第１のレプリカ回路21のVCR212および第２のレプリカ回路22の定抵抗素子222 の共通接続ノードの電圧と制御電圧Vcont 入力とを比較して第２のバイアス電圧VCN を生成し、第１のＮＭＯＳトランジスタ211 、第２のＮＭＯＳトランジスタ221 、第３のＮＭＯＳトランジスタ231 および電圧可変遅延セル10の定電流源トランジスタ12の電流を制御する。同時に、自己バイアス回路25は、第２のバイアス電圧VCN に基づいてオペアンプ24の電流源用のＰＭＯＳトランジスタ241 の電流を制御する。
【００３８】
これにより、第１のレプリカ回路21のVCR212および第２のレプリカ回路22の定抵抗素子222 の共通接続ノードの電圧と制御電圧Vcont 入力とが同じ電圧値になるようにフィードバック制御する。
【００３９】
なお、前記オペアンプ24の一例は、入力用の一対のＰＭＯＳトランジスタ242 、243 のソース共通接続ノードと電源ノードとの間に前記電流源用のＰＭＯＳトランジスタ241 が接続され、上記入力用の一対のＰＭＯＳトランジスタ242 、243の各ドレインと接地電位GND との間にＮＭＯＳトランジスタ244 、245 からなるカレントミラー型負荷回路が接続されている。
【００４０】
上記構成のVCO において、バッファ回路23は、第３のＮＭＯＳトランジスタ231 の電流が第２のバイアス電圧VCN により制御されるので、VCR232の第３のＮＭＯＳトランジスタ側の一端から電圧可変遅延セル10のVCR11 に供給される第１のバイアス電圧VCP のレベルは、制御電圧Vcont 入力と等しくはならない。つまり、バッファ回路23で生成される第１のバイアス電圧VCP は、電圧可変遅延セル10のVCR11 の電流が、第１のレプリカ回路21のVCR212の電流と第２のレプリカ回路22の定抵抗素子222 の電流を平均した電流になるようなレベルで生成される。
【００４１】
したがって、図１（ａ）のVCO の発振周波数f は次式で示される。
【００４２】
1/f=Reff ´＊ Ceff=2*K*Ceff/{(Vcont-Vt)/k+1/R} ……（２）
ここで、Reff´はVCR11 の実効抵抗、Ceffは電圧可変遅延セル10の実効容量、VtはVCR11 を構成するＰＭＯＳトランジスタP1、P2の閾値電圧、R は定抵抗素子222 の抵抗値である。前式（１）において、 VCR の実効抵抗 Reff は Reff=K/(Vcont-Vt) である。図９（ａ）の回路では、ゲートが共通に接続されているＮＭＯＳトランジスタ 211 、 231 により、 VCR212 に流れる電流と VCR232 に流れる電流とが等しくなるように制御され、さらに VCR232 に流れる電流と VCR11 に流れる電流とが等しくなるように制御される。
一方、図１（ａ）の回路では、ゲートが共通に接続されているＮＭＯＳトランジスタ 211 、 221 、 231 により、 VCR212 と定抵抗素子 222 に流れる電流の合計の半分が VCR11 に流れるように制御される。従って、 VCR11 の実効抵抗 Reff ´は VCR212 と定抵抗素子 222 からなる並列抵抗の２倍となり、 Reff ´ =2*K/(1/Reff+1/R)=2*K/{(Vcont-Vt)/k+1/R} となる。ここで、 K は VCR11 の抵抗値の電圧依存性（Δ R/ Δ V ）からのずれの補正項である。従って前式（３）が導き出される。
【００４３】
上式（２）は、従来例における前式（１）と比べて、微分項(dVcp/dVcont) と、1/R に比例したオフセット項が存在し、微分項(dVcp/dVcont) はVCR11 の線形性( △R/△V ) が良ければほぼ定数と見なすことができる。したがって、上式（２）式で示されるVCO の発振周波数f は、1/R に比例したオフセットを持ち、制御電圧Vcont 入力の変化に比例して直線的に変化する。
【００４４】
図２は、図１（ａ）のVCO の発振周波数f の特性を実線で示し、対比のために従来例のVCO の発振周波数f の特性を点線で示している。
【００４５】
図１（ａ）のVCO の発振周波数f の特性は、図２中に実線で示すように、制御電圧Vcont の変化に比例して直線的に変化するが、1/R に比例したオフセットを持つので、その傾きは従来例よりも緩やかである。
【００４６】
即ち、図１のVCO においては、VCR212を用いた第１のレプリカ回路21および定抵抗素子222 を用いた第２のレプリカ回路22を併用することにより、周波数特性にオフセットを持たせ、周波数特性の傾きを緩やかにすることにより、高周波領域でのVCO のゲインを抑制することが可能になり、VCO のゲインを抑制したまま高周波のクロック信号を得る（ノイズ耐性に優れたVCO を得る）ことが可能となる。
【００４７】
＜第１の実施形態の変形例１＞
前記第１の実施形態では、周波数特性にオフセットを持たせることによりVCOの高周波でのゲインを抑制できる反面、VCO の周波数帯域が狭くなってしまう。この点を解決するためにオフセットの有無の切換機能を備えた変形例１を以下に説明する。
【００４８】
図３は、第１の実施形態の変形例１に係るVCO を示している。
【００４９】
このVCO は、第１の実施形態のVCO と比べて、第２のレプリカ回路22において、（１）定抵抗素子222 の電流パスを遮断制御するスイッチ素子が付加（本例では、定抵抗素子222 と電源ノードとの間にＰＭＯＳトランジスタ224 が挿入）されており、このＰＭＯＳトランジスタ224 は、そのゲートに入力するオフセット制御信号0ffsetがインバータ225 により反転された信号により選択的に駆動される点、（２）前記ノーマリオンのＮＭＯＳトランジスタ223 に代えて、前記オフセット制御信号0ffsetによりスイッチ制御されるＮＭＯＳトランジスタ223aが用いられる点が異なり、その他は同じであるので図１中と同一符号を付している。
【００５０】
即ち、図３のVCO において、制御信号0ffsetが"H" の場合は、第２のレプリカ回路22のＰＭＯＳトランジスタ224 およびＮＭＯＳトランジスタ223aがオンになって定抵抗素子222 に電流が流れるので、第１の実施形態のVCO の構成と同じようになり、VCO の発振周波数f の特性は図２中に実線で示したようにオフセットを持つようになり、高周波でのゲインを抑制し、高周波のクロック信号を得ることができる
これに対して、制御信号0ffsetが"L" の場合は、第２のレプリカ回路22のＰＭＯＳトランジスタ224 およびＮＭＯＳトランジスタ223aがオフになって定抵抗素子222 の電流は遮断されるので、従来例のVCO の構成と同じようになり、VCO の発振周波数f の特性は図２中に点線で示したようにオフセットを持たなくなるので、低周波領域まで動作させることができる。
【００５１】
なお、上記スイッチ用のＰＭＯＳトランジスタ224 の抵抗値が定抵抗素子222に比べて十分小さくなるように設定すれば、上記ＰＭＯＳトランジスタ224 を挿入したことによる周波数特性への影響は殆んど生じない。
【００５２】
＜第１の実施形態の変形例２＞
前記第１の実施形態の変形例１では、第２のレプリカ回路22の負荷回路としてスイッチ用のＰＭＯＳトランジスタ224 、定抵抗素子222 、スイッチ用のＮＭＯＳトランジスタ223aは１組だけ設けたが、これを複数組設けて並列に接続した変形例２を以下に説明する。
【００５３】
図４は、第１の実施形態の変形例２に係るVCO の一部（第２のレプリカ回路22a ）を示している。
【００５４】
このVCO における第２のレプリカ回路22a は、負荷回路として、スイッチ用のＰＭＯＳトランジスタ224 、定抵抗素子222 、スイッチ用のＮＭＯＳトランジスタ223aが複数（ｎ）組設けられており、それぞれ対応して制御信号0ffset1 〜0ffsetn 入力により選択的に駆動される。
【００５５】
このVCO において、制御信号0ffset1 〜0ffsetn の全てが"H" の場合は、ｎ組の負荷回路の各定抵抗素子222 に電流が流れるので、VCO の発振周波数f の特性は図２中に実線で示したようにオフセットを持つようになり、高周波でのゲインを抑制し、高周波のクロック信号を得ることができる
ここで、制御信号0ffset1 〜0ffsetn の一部が"H" で残りが"L" の場合は、ｎ組の負荷回路の一部において定抵抗素子222 に電流が流れるので、VCO の発振周波数f の特性は図２中に実線で示したオフセットより小さなオフセットを持つようになる。
【００５６】
これに対して、制御信号0ffset1 〜0ffsetn の全てが"L" の場合は、ｎ組の負荷回路の全てにおいて定抵抗素子222 の電流は遮断されるので、従来例のVCO の構成と同じようになり、VCO の発振周波数f の特性は図２中に点線で示したようにオフセットを持たなくなるので、低周波領域まで動作させることができる。
【００５７】
したがって、図４に示したｎ組の第２のレプリカ回路を用いたVCO によれば、制御信号0ffset1 〜0ffsetn によってオフセットの有無の切換機能およびオフセット量の切換機能を備えることができる。
【００５８】
＜第１の実施形態の変形例３＞
第１の実施形態の変形例１のように周波数特性のオフセットの有無の切換機能を備えたVCO を用い、かつ、VCO の出力クロックまたはそれを分周する分周器の分周出力クロックを選択可能に構成した変形例を以下に説明する。
【００５９】
図５は、第１の実施形態の変形例３に係る拡張型VCO を示している。
【００６０】
この拡張型VCO は、オフセットの有無の切換機能を備えたVCO50 と、このVCO50の出力クロックを1 ／N に分周する分周器(Divider)51 と、VCO50 の出力および分周器51の出力のいずれかを選択可能なマルチプレクサ(MPX)52 とを備えている。
【００６１】
図５の拡張型VCO によれば、VCO50 のオフセットの有無を制御し、マルチプレクサ52により分周の有無を選択制御することにより、オフセットの有無と分周の有無の組み合わせを任意に選択することが可能になる。これにより、ゲインを抑制しつつ、広い周波数帯域をカバーすることが可能となり、周波数帯域とゲインを任意に調整することが可能になる。
【００６２】
図６は、図５の拡張型VCO の周波数特性の数例を示している。
【００６３】
図６中のＡ１は、オフセット有り、分周無しの場合に得られる特性である。
【００６４】
また、図６中のＡ２は、オフセット有り、分周有りの場合に得られる特性である。
【００６５】
また、図６中のＢ１は、オフセット無し、分周無し（例えば1 ／2 分周）の場合に得られる特性である。
【００６６】
また、図６中のＢ２は、オフセット無し、分周有りの場合に得られる特性である。
【００６７】
なお、前記分周器51として、分周数N が可変のものを用いれば、分周数N を制御することにより周波数特性の傾きを制御することが可能になり、周波数帯域とゲインを最適に調整することが可能になる。
【００６８】
＜第２の実施形態＞
図７（ａ）は、本発明の第２の実施形態に係るVCO を示している。
【００６９】
このVCO は、第１の実施形態のVCO と比べて、（１）第２のレプリカ回路22が省略されており、（２）電圧可変遅延セル10a 、第１のレプリカ回路21a 、バッファ回路23a の構成が異なり、その他は同じであるので図１中と同一符号を付している。
【００７０】
上記電圧可変遅延セル10a のVCR11a 、第１のレプリカ回路21a のVCR212a 、バッファ回路23a のVCR232a は、第１の実施形態のVCO の電圧可変遅延セル10、第１のレプリカ回路21、バッファ回路23と比べて、それぞれ対応してVCR11 、212 、232 に並列に定抵抗素子R が付加接続されている。
【００７１】
図７（ｂ）は、図１（ａ）中の電圧可変遅延セル10a のVCR11 、第１のレプリカ回路21a のVCR212a 、バッファ回路23a においてVCR に定抵抗素子R が並列接続された回路例を示す。
【００７２】
ここで、VCR は、図１（ｂ）に示した場合と同様に、第１のＰＭＯＳトランジスタP1と第２のＰＭＯＳトランジスタP2とが並列接続され、第２のＰＭＯＳトランジスタP2のゲート・ドレイン同士が短絡接続されており、第１のＰＭＯＳトランジスタP1のゲートにバイアス電圧VCP が入力する。VCR に並列接続された定抵抗素子R は、ポリシリコン抵抗、拡散抵抗などの受動素子が用いられる。
【００７３】
図７（ａ）に示す VCR11a の実効抵抗 Reff ”は、 VCR11 と定抵抗素子 13 の並列抵抗なので、 Reff ” =1(1/Reff+1/R)=1/{(Vcont-Vt)/k+1/R} となる。
したがって、図７（ａ）のVCO の発振周波数f は次式
1/f=Reff ”＊Ceff=Ceff/{(Vcont-Vt)/k+1/R} …（３）
で示され、前式（２）と同様に1/R に比例したオフセット項が存在する。
【００７４】
したがって、第２の実施形態のVCO は、前述した第１の実施形態のVCO と同様の効果が得られる。但し、定抵抗素子13は、ＰＭＯＳトランジスタP1、P2に比べて、LSI チップ上に広いパターン面積を要するので、各電圧可変遅延セルへの定抵抗素子13の追加は、第１の実施形態と比べてチップ面積の増加をまねく。
【００７５】
＜第３の実施形態＞
第３の実施形態は、第１の実施形態あるいはその変形例、あるいは第２の実施形態のVCO を用いてPLL を構成したものである。
【００７６】
図８は、第３の実施形態に係るPLL の一例を示す。
【００７７】
このPLL は、VCO80 の出力クロックと入力クロックとを位相比較するデジタル位相比較回路(Phase COMP)81と、この位相比較回路81の比較出力に応じて制御電圧Vcont を生成し、VCO のバイアス回路に入力する例えばチャージポンプ(Charge Pump) 型の制御電圧生成回路82とを備えている。これにより、VCO80 の出力クロックの位相を入力クロックの位相に同期させることができる。
【００７８】
第３の実施形態のPLL は、前述したようにノイズ耐性に優れたVCO80 を用いているので、ノイズ耐性に優れたPLL を実現できる。
【００７９】
＜第４の実施形態＞
第１の実施形態乃至第３の実施形態では、本発明の差動型の電圧制御遅延回路をVCO あるいはそれを用いたPLL に適用した例を説明したが、本発明の差動型の電圧制御遅延回路を電圧制御型遅延(Voltage Controlled Delay ：VCD)回路あるいはそれを用いたディレイ・ロックド・ループ（Delay Locked Loop ：DLL ）に適用することも可能である。
【００８０】
即ち、例えば第１の実施形態に示したような電圧可変遅延セル10の複数個をカスケード接続し、各段の電圧可変遅延セル10のVCR11 にバイアス回路20からバイアス電圧VCP 、VCN を供給することによって電圧制御型遅延回路を実現することが可能である。
【００８１】
このような電圧制御型遅延回路によれば、本発明に係るノイズ耐性に優れた電圧可変遅延セルを用いているので、ノイズ耐性に優れた電圧制御型遅延回路を実現することができる。
【００８２】
【発明の効果】
上述したように本発明の半導体集積回路によれば、差動型の電圧可変遅延セルにバイアス電圧を供給するバイアス回路に対する制御電圧入力の変化量に対する電圧可変遅延セルの遅延量の変化量を抑制することができる。
【００８３】
これにより、電圧制御型発振器に適用した場合に高周波領域でノイズ耐性を損なわずにクロック信号を生成することができ、電圧制御型遅延回路に適用した場合にノイズ耐性を損なわずに良好な遅延制御特性を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路に内蔵された第１の実施形態に係るVCO の一例および電圧可変遅延セル中の電圧可変抵抗素子の具体例を示す回路図。
【図２】図１のVCO の発振周波数の特性（実線）および対比のために従来例のVCO の発振周波数の特性（点線）を示す特性図。
【図３】第１の実施形態の変形例１（オフセットの有無の切換機能を付加した例）に係るVCO を示す回路図。
【図４】第１の実施形態の変形例２に係るVCO の一部を示す回路図。
【図５】第１の実施形態の変形例３に係る拡張型VCO （オフセットの有無の切換機能と分周の有無の選択機能を組み合わせた例）の一部を示すブロック図。
【図６】図５の拡張型VCO の周波数特性の数例を示す特性図。
【図７】本発明の第２の実施形態に係るVCO の一例および電圧可変抵抗素子VCR に定抵抗素子R が並列接続された回路例を示す図。
【図８】第３の実施形態に係るPLL の一例を示すブロック図。
【図９】従来の半導体集積回路に内蔵されたVCO の一例および電圧可変遅延セル中の電圧可変抵抗素子の具体例を示す回路図。
【図１０】図９のVCO における制御電圧Vcont と発振周波数f との関係を示す特性図。
【符号の説明】
10…電圧可変遅延セル、
11…VCR 、
12…電流源用のＮＭＯＳトランジスタ、
20…バイアス回路、
21…第１のレプリカ回路、
211 、213 …ＮＭＯＳトランジスタ、
212 …VCR 、
22…第２のレプリカ回路、
221 、223 …ＮＭＯＳトランジスタ、
222 …定抵抗素子、
23…バッファ回路、
231 、233 …ＮＭＯＳトランジスタ、
232 …VCR 、
24…オペアンプ（Op-Amp）、
25…自己バイアス回路(Self Bias Circuitry )。
【発明の属する技術分野】
本発明は、半導体集積回路に係り、特に差動型の電圧可変遅延セルおよびバイアス回路を備えた差動型の電圧可変遅延回路に関するもので、制御電圧のレベルに応じて発振周波数を可変とする電圧制御型発振器や制御電圧のレベルに応じて遅延時間を可変とする電圧制御型遅延回路などに使用されるものである。
【０００２】
【従来の技術】
LSI の高速化に伴い、LSI チップ内部でのクロックを生成するフェーズ・ロックド・ループ（Phase Locked Loop ：PLL ）等のクロック発生器として広く使用される電圧制御型発振器（Voltage Controlled Oscillator ：VCO ）は、ノイズ耐性に優れ、周波数のジッタが低いものが要求されるようになっている。
【０００３】
ジッタが低いVCO として、差動型の電圧可変遅延セルを用いることで同相ノイズをキャンセルしてノイズ耐性を向上させた差動型VCO が用いられている。
【０００４】
図９（ａ）は、"ISSCC 1996 DIGEST OF TECHNICAL PAPERS，PP．130-131"に報告されている従来の差動型VCO の一部を示している。
【０００５】
この差動型VCO は、差動型の電圧可変遅延セル(Delay Element) 10が複数(N)個リング状に接続（一段分のみ図示）されて構成される。この場合、各段の電圧可変遅延セル10は、制御電圧Vcont を入力とするバイアス回路90からバイアス電圧VCP 、VCN が供給される。
【０００６】
各段の電圧可変遅延セル10は、ＭＯＳ型差動増幅回路の負荷抵抗として電圧可変抵抗素子（VoItage Controlled Resistance ：VCR ）11が接続されてなり、前記VCR11 の制御入力端にバイアス電圧VCP が入力し、ＭＯＳ型差動増幅回路の電流源用のＮＭＯＳトランジスタ12のゲートにバイアス電圧VCN が入力する。
【０００７】
図９（ｂ）は、図９（ａ）中の各電圧可変遅延セル10におけるVCR11 の具体例を示す回路図である。
【０００８】
このVCR11 は、第１のＰＭＯＳトランジスタP1と第２のＰＭＯＳトランジスタP2とが並列接続され、第２のＰＭＯＳトランジスタP2のゲート・ドレイン同士が短絡接続されており、第１のＰＭＯＳトランジスタP1のゲートにバイアス電圧VCP が入力する。
【０００９】
これにより、電圧可変遅延セル10は、VCR11 の抵抗値がバイアス電圧VCP に応じて制御され、定電流源トランジスタ12の電流がバイアス電圧VCN に応じて制御される。
【００１０】
バイアス回路90は、電圧可変遅延セル10にバイアス電圧VCP およびVCN を供給するものであり、レプリカ(Replica) 回路21と、バッファ回路23と、ＭＯＳ型演算増幅回路（オペアンプ；Op-Amp）24と、自己バイアス回路(Self Bias Circuitry )25からなる。
【００１１】
レプリカ回路21は、ＮＭＯＳトランジスタ211 の負荷抵抗として電圧可変遅延セルのVCR11 と等価な構成を有するVCR212がノーマリオンのＮＭＯＳトランジスタ213 を介して接続され、VCR21 の抵抗値が制御電圧Vcont 入力に応じて制御される。
【００１２】
バッファ回路23は、ＮＭＯＳトランジスタ231 の負荷抵抗として電圧可変遅延セル10のVCR11 と等価な構成を有するVCR232がノーマリオンのＮＭＯＳトランジスタ233 を介して接続され、VCR232のＮＭＯＳトランジスタ側の一端に生成されるバイアス電圧VCP を電圧可変遅延セル10のVCR11 に供給するものである。
【００１３】
オペアンプ24は、レプリカ回路21におけるVCR212のＮＭＯＳトランジスタ側の一端の電圧と制御電圧Vcont 入力とを比較してバイアス電圧VCN を生成し、ＮＭＯＳトランジスタ211 、231 および電圧可変遅延セル10の定電流源トランジスタ12の電流を制御する。同時に、自己バイアス回路25は、バイアス電圧VCN に基づいてオペアンプ24の電流源トランジスタ241 の電流を制御する。これにより、レプリカ回路21におけるVCR212のＮＭＯＳトランジスタ側の一端の電圧と制御電圧Vcont 入力とが同じ電圧値になるようにフィードバック制御する。
【００１４】
上記したようなバイアス回路90により、電圧可変遅延セル10を伝播するクロック信号の振幅（電圧可変遅延セル10の出力ノード信号の"L" レベル）は、電源電圧が変動しても一定電圧Vcont となるようにバイアスされる。結果として、電圧ノイズに対して、クロック信号の振幅変動がなく、VCO の発振周波数のジッタが低くなる。
【００１５】
なお、図９（ａ）に示したVCO の発振周波数f は次式で示される。
【００１６】
1/f=Reff*Ceff=k*Ceff/(Vcont-Vt) ……（１）
ここで、ReffはVCR の実効抵抗、Ceffは電圧可変遅延セル10の実効容量、VtはVCR11 を構成するＰＭＯＳトランジスタP1、P2の閾値電圧である。したがって、図１０に示すように、発振周波数f は制御電圧Vcont の変化に比例して直線的に変化する特性が得られる。
【００１７】
ところで、近年のLSI は、ますます高周波化、低電圧化が要求されており、図１０に示した直線の傾きに相当するVCO のゲイン（△f ／△Vcont ）はどんどん上昇してしまう。このゲインが上昇すると、制御電圧の変動に対する周波数変動が大きくなり、ノイズ耐性が悪化する。
【００１８】
【発明が解決しようとする課題】
上記したように従来の差動型の電圧可変遅延セルとバイアス回路とが用いられてなる差動型VCO は、より低電圧で高周波動作させようとすると、制御電圧Vcont 対発振周波数f 特性の傾き（VCO のゲイン）、即ち制御電圧の変動に対する周波数変動が大きくなり、ノイズ耐性が悪化するという問題があった。
【００１９】
本発明は上記の問題点を解決すべくなされたもので、差動型の電圧可変遅延セルにバイアス電圧を供給するバイアス回路に対する制御電圧Vcont 入力の変化量に対する電圧可変遅延セルの遅延量の変化量を抑制することができ、電圧制御型発振器に適用した場合に高周波領域でノイズ耐性を損なわずにクロック信号を生成することができ、電圧制御型遅延回路に適用した場合にノイズ耐性を損なわずに良好な遅延制御特性を得ることが可能となる半導体集積回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の第１の半導体集積回路は、ＭＯＳ型差動増幅回路の負荷抵抗として第１の電圧可変抵抗素子が接続されてなり、前記第１の電圧可変抵抗素子の抵抗値が第１のバイアス電圧に応じて制御されるとともに前記ＭＯＳ型差動増幅回路の電流源トランジスタの電流が第２のバイアス電圧に応じて制御される差動型の電圧可変遅延セルと、前記第１のバイアス電圧および第２のバイアス電圧を生成し、電圧可変遅延セルに供給するバイアス回路とを具備することを特徴する。
【００２１】
前記バイアス回路の具体例としては、前記第１の電圧可変抵抗素子と等価な構成を有する第２の電圧可変抵抗素子が第１のＭＯＳトランジスタの負荷抵抗として接続され、前記負荷抵抗が制御電圧入力に応じて抵抗値が制御される第１のレプリカ回路と、定抵抗素子が第２のＭＯＳトランジスタの負荷抵抗として接続され、前記定抵抗素子の第２のＭＯＳトランジスタ側の一端が前記第２の電圧可変抵抗素子の第１のＭＯＳトランジスタ側の一端に接続された第２のレプリカ回路と、前記第１の電圧可変抵抗素子と等価な構成を有する第３の電圧可変抵抗素子が第３のＭＯＳトランジスタの負荷抵抗として接続され、前記第３の電圧可変抵抗素子の第３のＭＯＳトランジスタ側の一端から前記第１のバイアス電圧を生成して前記第１の電圧可変抵抗素子に供給するバッファ回路と、前記第２の電圧可変抵抗素子および第２のレプリカ回路の定抵抗素子の共通接続ノードの電圧と前記制御電圧入力とを比較して前記第２のバイアス電圧を生成し、この第２のバイアス電圧により前記第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタおよびＭＯＳ型差動増幅回路の電流源トランジスタの電流を制御し、前記共通接続ノードの電圧と前記制御電圧入力とが等しい電圧値になるようにフィードバック制御するＭＯＳ型演算増幅回路とを有することを特徴とする。
【００２２】
本発明の第２の半導体集積回路は、電圧可変抵抗素子および定抵抗素子が並列に接続された第１の負荷抵抗が接続されたＭＯＳ型差動増幅回路を有し、前記電圧可変抵抗素子の抵抗値が第１のバイアス電圧に応じて制御されるとともに前記ＭＯＳ型差動増幅回路の電流源トランジスタの電流が第２のバイアス電圧に応じて制御される差動型の電圧可変遅延セルと、前記第１のバイアス電圧および第２のバイアス電圧を生成し、電圧可変遅延セルに供給するバイアス回路とを具備することを特徴とする。
【００２３】
前記バイアス回路の具体例としては、前記第１の負荷抵抗と等価な構成の第２の負荷抵抗が接続された第１のＭＯＳトランジスタを有し、前記第２の負荷抵抗の前記電圧可変抵抗素子の抵抗値が制御電圧入力に応じて制御されるレプリカ回路と、前記第１の負荷抵抗と等価な構成の第３の負荷抵抗が接続された第２のＭＯＳトランジスタを有し、前記第３の負荷抵抗の第２のＭＯＳトランジスタ側の一端から前記制御電圧入力と等しい前記第１のバイアス電圧を生成して前記電圧可変遅延セルの第１の負荷抵抗の前記電圧可変抵抗素子に供給するバッファ回路と、前記レプリカ回路における第２の負荷抵抗の第１のＭＯＳトランジスタ側の一端の電圧と前記制御電圧入力とを比較して前記第２のバイアス電圧を生成し、この第２のバイアス電圧により前記第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタおよびＭＯＳ型差動増幅回路の電流源トランジスタの電流を制御し、第２の負荷抵抗の第１のＭＯＳトランジスタ側の一端の電圧と前記制御電圧入力が同じ電圧値になるようにフィードバック制御するＭＯＳ型演算増幅回路とを有することを特徴とする。
【００２４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２５】
＜第１の実施形態＞
図１（ａ）は、本発明の半導体集積回路に内蔵された第１の実施形態に係るVCO を示している。
【００２６】
図１（ｂ）は、図１（ａ）中の各電圧可変遅延セルにおけるVCR の具体例を示す回路図である。
【００２７】
図１（ａ）、（ｂ）のVCO は、図８（ａ）、（ｂ）を参照して前述した従来のVCO と比べて、バイアス回路20が異なり、その他は同じであるので図８（ａ）、（ｂ）中と同一符号を付している。
【００２８】
バイアス回路20は、第１のレプリカ回路21のほかに、電圧可変遅延セル10のVCR11 を定抵抗素子に置換したものと等価な構成を有する第２のレプリカ回路22が併設されている。
【００２９】
即ち、図１（ａ）に示す差動型の電圧可変遅延セル10が複数(N) 個リング状に接続されて差動型のVCO を構成しており、各段の電圧可変遅延セル10は、ＭＯＳ型差動増幅回路の負荷抵抗としてVCR11 が接続され、このVCR11 の制御入力端に第１のバイアス電圧VCP が入力するとともにＭＯＳ型差動増幅回路の電流源用のＮＭＯＳトランジスタ12のゲートに第２のバイアス電圧VCN が入力する。
【００３０】
前記VCR11 は、図１（ｂ）に示すように、第１のＰＭＯＳトランジスタP1と第２のＰＭＯＳトランジスタP2とが並列接続され、第２のＰＭＯＳトランジスタP2のゲート・ドレイン同士が短絡接続されており、第１のＰＭＯＳトランジスタP1のゲートに第１のバイアス電圧VCP が入力する。
【００３１】
これにより、電圧可変遅延セル10は、VCR11 の抵抗値が第１のバイアス電圧VCP に応じて制御され、電流源トランジスタ12の電流が第２のバイアス電圧VCN に応じて制御される。
【００３２】
なお、前記ＭＯＳ型差動増幅回路の一例は、差動入力用の一対のＮＭＯＳトランジスタ13、14のソース共通接続ノードと接地電位GND との間に前記電流源用のＮＭＯＳトランジスタ12が接続され、上記差動入力用の一対のＮＭＯＳトランジスタ13、14の各ドレインと電源ノードとの間にそれぞれ前記VCR11 が接続されている。
【００３３】
バイアス回路20は、電圧可変遅延セル10に第１のバイアス電圧VCP および第２のバイアス電圧VCN を供給するものであり、第１のレプリカ(Replica 1) 回路21と、第２のレプリカ回路(Replica 2)22 と、バッファ回路23と、オペアンプ（Op-Amp）24と、自己バイアス回路(Self Bias Circuitry )25とからなる。
【００３４】
第１のレプリカ回路21は、第１のＮＭＯＳトランジスタ211 の負荷抵抗として電圧可変遅延セル10のVCR11 と等価な構成（レプリカ構造）を有するVCR212がノーマリオンのＮＭＯＳトランジスタ213 を介して接続され、VCR212の抵抗値が制御電圧Vcont 入力に応じて制御される。
【００３５】
第２のレプリカ回路22は、第２のＮＭＯＳトランジスタ221 の負荷抵抗として定抵抗素子222 がノーマリオンのＮＭＯＳトランジスタ223 を介して接続され、定抵抗素子222 の第２のＮＭＯＳトランジスタ側の一端が第１のレプリカ回路21のVCR212の第１のＮＭＯＳトランジスタ側の一端に共通に接続されている。この場合、定抵抗素子222 は、ポリシリコン抵抗、拡散抵抗などの受動素子が用いられる。
【００３６】
バッファ回路23は、第３のＮＭＯＳトランジスタ231 の負荷抵抗として電圧可変遅延セル10のVCR11 と等価な構成を有するVCR232がノーマリオンのＮＭＯＳトランジスタ233 を介して接続され、VCR232の第３のＭＯＳトランジスタ側の一端に第１のバイアス電圧VCP が生成される。このバッファ回路23は、第１のレプリカ回路21と電圧可変遅延セル10との間でノイズを分離し、バイアス電圧VCP を正確に供給する役割を有する。
【００３７】
オペアンプ24は、第１のレプリカ回路21のVCR212および第２のレプリカ回路22の定抵抗素子222 の共通接続ノードの電圧と制御電圧Vcont 入力とを比較して第２のバイアス電圧VCN を生成し、第１のＮＭＯＳトランジスタ211 、第２のＮＭＯＳトランジスタ221 、第３のＮＭＯＳトランジスタ231 および電圧可変遅延セル10の定電流源トランジスタ12の電流を制御する。同時に、自己バイアス回路25は、第２のバイアス電圧VCN に基づいてオペアンプ24の電流源用のＰＭＯＳトランジスタ241 の電流を制御する。
【００３８】
これにより、第１のレプリカ回路21のVCR212および第２のレプリカ回路22の定抵抗素子222 の共通接続ノードの電圧と制御電圧Vcont 入力とが同じ電圧値になるようにフィードバック制御する。
【００３９】
なお、前記オペアンプ24の一例は、入力用の一対のＰＭＯＳトランジスタ242 、243 のソース共通接続ノードと電源ノードとの間に前記電流源用のＰＭＯＳトランジスタ241 が接続され、上記入力用の一対のＰＭＯＳトランジスタ242 、243の各ドレインと接地電位GND との間にＮＭＯＳトランジスタ244 、245 からなるカレントミラー型負荷回路が接続されている。
【００４０】
上記構成のVCO において、バッファ回路23は、第３のＮＭＯＳトランジスタ231 の電流が第２のバイアス電圧VCN により制御されるので、VCR232の第３のＮＭＯＳトランジスタ側の一端から電圧可変遅延セル10のVCR11 に供給される第１のバイアス電圧VCP のレベルは、制御電圧Vcont 入力と等しくはならない。つまり、バッファ回路23で生成される第１のバイアス電圧VCP は、電圧可変遅延セル10のVCR11 の電流が、第１のレプリカ回路21のVCR212の電流と第２のレプリカ回路22の定抵抗素子222 の電流を平均した電流になるようなレベルで生成される。
【００４１】
したがって、図１（ａ）のVCO の発振周波数f は次式で示される。
【００４２】
1/f=Reff ´＊ Ceff=2*K*Ceff/{(Vcont-Vt)/k+1/R} ……（２）
ここで、Reff´はVCR11 の実効抵抗、Ceffは電圧可変遅延セル10の実効容量、VtはVCR11 を構成するＰＭＯＳトランジスタP1、P2の閾値電圧、R は定抵抗素子222 の抵抗値である。前式（１）において、 VCR の実効抵抗 Reff は Reff=K/(Vcont-Vt) である。図９（ａ）の回路では、ゲートが共通に接続されているＮＭＯＳトランジスタ 211 、 231 により、 VCR212 に流れる電流と VCR232 に流れる電流とが等しくなるように制御され、さらに VCR232 に流れる電流と VCR11 に流れる電流とが等しくなるように制御される。
一方、図１（ａ）の回路では、ゲートが共通に接続されているＮＭＯＳトランジスタ 211 、 221 、 231 により、 VCR212 と定抵抗素子 222 に流れる電流の合計の半分が VCR11 に流れるように制御される。従って、 VCR11 の実効抵抗 Reff ´は VCR212 と定抵抗素子 222 からなる並列抵抗の２倍となり、 Reff ´ =2*K/(1/Reff+1/R)=2*K/{(Vcont-Vt)/k+1/R} となる。ここで、 K は VCR11 の抵抗値の電圧依存性（Δ R/ Δ V ）からのずれの補正項である。従って前式（３）が導き出される。
【００４３】
上式（２）は、従来例における前式（１）と比べて、微分項(dVcp/dVcont) と、1/R に比例したオフセット項が存在し、微分項(dVcp/dVcont) はVCR11 の線形性( △R/△V ) が良ければほぼ定数と見なすことができる。したがって、上式（２）式で示されるVCO の発振周波数f は、1/R に比例したオフセットを持ち、制御電圧Vcont 入力の変化に比例して直線的に変化する。
【００４４】
図２は、図１（ａ）のVCO の発振周波数f の特性を実線で示し、対比のために従来例のVCO の発振周波数f の特性を点線で示している。
【００４５】
図１（ａ）のVCO の発振周波数f の特性は、図２中に実線で示すように、制御電圧Vcont の変化に比例して直線的に変化するが、1/R に比例したオフセットを持つので、その傾きは従来例よりも緩やかである。
【００４６】
即ち、図１のVCO においては、VCR212を用いた第１のレプリカ回路21および定抵抗素子222 を用いた第２のレプリカ回路22を併用することにより、周波数特性にオフセットを持たせ、周波数特性の傾きを緩やかにすることにより、高周波領域でのVCO のゲインを抑制することが可能になり、VCO のゲインを抑制したまま高周波のクロック信号を得る（ノイズ耐性に優れたVCO を得る）ことが可能となる。
【００４７】
＜第１の実施形態の変形例１＞
前記第１の実施形態では、周波数特性にオフセットを持たせることによりVCOの高周波でのゲインを抑制できる反面、VCO の周波数帯域が狭くなってしまう。この点を解決するためにオフセットの有無の切換機能を備えた変形例１を以下に説明する。
【００４８】
図３は、第１の実施形態の変形例１に係るVCO を示している。
【００４９】
このVCO は、第１の実施形態のVCO と比べて、第２のレプリカ回路22において、（１）定抵抗素子222 の電流パスを遮断制御するスイッチ素子が付加（本例では、定抵抗素子222 と電源ノードとの間にＰＭＯＳトランジスタ224 が挿入）されており、このＰＭＯＳトランジスタ224 は、そのゲートに入力するオフセット制御信号0ffsetがインバータ225 により反転された信号により選択的に駆動される点、（２）前記ノーマリオンのＮＭＯＳトランジスタ223 に代えて、前記オフセット制御信号0ffsetによりスイッチ制御されるＮＭＯＳトランジスタ223aが用いられる点が異なり、その他は同じであるので図１中と同一符号を付している。
【００５０】
即ち、図３のVCO において、制御信号0ffsetが"H" の場合は、第２のレプリカ回路22のＰＭＯＳトランジスタ224 およびＮＭＯＳトランジスタ223aがオンになって定抵抗素子222 に電流が流れるので、第１の実施形態のVCO の構成と同じようになり、VCO の発振周波数f の特性は図２中に実線で示したようにオフセットを持つようになり、高周波でのゲインを抑制し、高周波のクロック信号を得ることができる
これに対して、制御信号0ffsetが"L" の場合は、第２のレプリカ回路22のＰＭＯＳトランジスタ224 およびＮＭＯＳトランジスタ223aがオフになって定抵抗素子222 の電流は遮断されるので、従来例のVCO の構成と同じようになり、VCO の発振周波数f の特性は図２中に点線で示したようにオフセットを持たなくなるので、低周波領域まで動作させることができる。
【００５１】
なお、上記スイッチ用のＰＭＯＳトランジスタ224 の抵抗値が定抵抗素子222に比べて十分小さくなるように設定すれば、上記ＰＭＯＳトランジスタ224 を挿入したことによる周波数特性への影響は殆んど生じない。
【００５２】
＜第１の実施形態の変形例２＞
前記第１の実施形態の変形例１では、第２のレプリカ回路22の負荷回路としてスイッチ用のＰＭＯＳトランジスタ224 、定抵抗素子222 、スイッチ用のＮＭＯＳトランジスタ223aは１組だけ設けたが、これを複数組設けて並列に接続した変形例２を以下に説明する。
【００５３】
図４は、第１の実施形態の変形例２に係るVCO の一部（第２のレプリカ回路22a ）を示している。
【００５４】
このVCO における第２のレプリカ回路22a は、負荷回路として、スイッチ用のＰＭＯＳトランジスタ224 、定抵抗素子222 、スイッチ用のＮＭＯＳトランジスタ223aが複数（ｎ）組設けられており、それぞれ対応して制御信号0ffset1 〜0ffsetn 入力により選択的に駆動される。
【００５５】
このVCO において、制御信号0ffset1 〜0ffsetn の全てが"H" の場合は、ｎ組の負荷回路の各定抵抗素子222 に電流が流れるので、VCO の発振周波数f の特性は図２中に実線で示したようにオフセットを持つようになり、高周波でのゲインを抑制し、高周波のクロック信号を得ることができる
ここで、制御信号0ffset1 〜0ffsetn の一部が"H" で残りが"L" の場合は、ｎ組の負荷回路の一部において定抵抗素子222 に電流が流れるので、VCO の発振周波数f の特性は図２中に実線で示したオフセットより小さなオフセットを持つようになる。
【００５６】
これに対して、制御信号0ffset1 〜0ffsetn の全てが"L" の場合は、ｎ組の負荷回路の全てにおいて定抵抗素子222 の電流は遮断されるので、従来例のVCO の構成と同じようになり、VCO の発振周波数f の特性は図２中に点線で示したようにオフセットを持たなくなるので、低周波領域まで動作させることができる。
【００５７】
したがって、図４に示したｎ組の第２のレプリカ回路を用いたVCO によれば、制御信号0ffset1 〜0ffsetn によってオフセットの有無の切換機能およびオフセット量の切換機能を備えることができる。
【００５８】
＜第１の実施形態の変形例３＞
第１の実施形態の変形例１のように周波数特性のオフセットの有無の切換機能を備えたVCO を用い、かつ、VCO の出力クロックまたはそれを分周する分周器の分周出力クロックを選択可能に構成した変形例を以下に説明する。
【００５９】
図５は、第１の実施形態の変形例３に係る拡張型VCO を示している。
【００６０】
この拡張型VCO は、オフセットの有無の切換機能を備えたVCO50 と、このVCO50の出力クロックを1 ／N に分周する分周器(Divider)51 と、VCO50 の出力および分周器51の出力のいずれかを選択可能なマルチプレクサ(MPX)52 とを備えている。
【００６１】
図５の拡張型VCO によれば、VCO50 のオフセットの有無を制御し、マルチプレクサ52により分周の有無を選択制御することにより、オフセットの有無と分周の有無の組み合わせを任意に選択することが可能になる。これにより、ゲインを抑制しつつ、広い周波数帯域をカバーすることが可能となり、周波数帯域とゲインを任意に調整することが可能になる。
【００６２】
図６は、図５の拡張型VCO の周波数特性の数例を示している。
【００６３】
図６中のＡ１は、オフセット有り、分周無しの場合に得られる特性である。
【００６４】
また、図６中のＡ２は、オフセット有り、分周有りの場合に得られる特性である。
【００６５】
また、図６中のＢ１は、オフセット無し、分周無し（例えば1 ／2 分周）の場合に得られる特性である。
【００６６】
また、図６中のＢ２は、オフセット無し、分周有りの場合に得られる特性である。
【００６７】
なお、前記分周器51として、分周数N が可変のものを用いれば、分周数N を制御することにより周波数特性の傾きを制御することが可能になり、周波数帯域とゲインを最適に調整することが可能になる。
【００６８】
＜第２の実施形態＞
図７（ａ）は、本発明の第２の実施形態に係るVCO を示している。
【００６９】
このVCO は、第１の実施形態のVCO と比べて、（１）第２のレプリカ回路22が省略されており、（２）電圧可変遅延セル10a 、第１のレプリカ回路21a 、バッファ回路23a の構成が異なり、その他は同じであるので図１中と同一符号を付している。
【００７０】
上記電圧可変遅延セル10a のVCR11a 、第１のレプリカ回路21a のVCR212a 、バッファ回路23a のVCR232a は、第１の実施形態のVCO の電圧可変遅延セル10、第１のレプリカ回路21、バッファ回路23と比べて、それぞれ対応してVCR11 、212 、232 に並列に定抵抗素子R が付加接続されている。
【００７１】
図７（ｂ）は、図１（ａ）中の電圧可変遅延セル10a のVCR11 、第１のレプリカ回路21a のVCR212a 、バッファ回路23a においてVCR に定抵抗素子R が並列接続された回路例を示す。
【００７２】
ここで、VCR は、図１（ｂ）に示した場合と同様に、第１のＰＭＯＳトランジスタP1と第２のＰＭＯＳトランジスタP2とが並列接続され、第２のＰＭＯＳトランジスタP2のゲート・ドレイン同士が短絡接続されており、第１のＰＭＯＳトランジスタP1のゲートにバイアス電圧VCP が入力する。VCR に並列接続された定抵抗素子R は、ポリシリコン抵抗、拡散抵抗などの受動素子が用いられる。
【００７３】
図７（ａ）に示す VCR11a の実効抵抗 Reff ”は、 VCR11 と定抵抗素子 13 の並列抵抗なので、 Reff ” =1(1/Reff+1/R)=1/{(Vcont-Vt)/k+1/R} となる。
したがって、図７（ａ）のVCO の発振周波数f は次式
1/f=Reff ”＊Ceff=Ceff/{(Vcont-Vt)/k+1/R} …（３）
で示され、前式（２）と同様に1/R に比例したオフセット項が存在する。
【００７４】
したがって、第２の実施形態のVCO は、前述した第１の実施形態のVCO と同様の効果が得られる。但し、定抵抗素子13は、ＰＭＯＳトランジスタP1、P2に比べて、LSI チップ上に広いパターン面積を要するので、各電圧可変遅延セルへの定抵抗素子13の追加は、第１の実施形態と比べてチップ面積の増加をまねく。
【００７５】
＜第３の実施形態＞
第３の実施形態は、第１の実施形態あるいはその変形例、あるいは第２の実施形態のVCO を用いてPLL を構成したものである。
【００７６】
図８は、第３の実施形態に係るPLL の一例を示す。
【００７７】
このPLL は、VCO80 の出力クロックと入力クロックとを位相比較するデジタル位相比較回路(Phase COMP)81と、この位相比較回路81の比較出力に応じて制御電圧Vcont を生成し、VCO のバイアス回路に入力する例えばチャージポンプ(Charge Pump) 型の制御電圧生成回路82とを備えている。これにより、VCO80 の出力クロックの位相を入力クロックの位相に同期させることができる。
【００７８】
第３の実施形態のPLL は、前述したようにノイズ耐性に優れたVCO80 を用いているので、ノイズ耐性に優れたPLL を実現できる。
【００７９】
＜第４の実施形態＞
第１の実施形態乃至第３の実施形態では、本発明の差動型の電圧制御遅延回路をVCO あるいはそれを用いたPLL に適用した例を説明したが、本発明の差動型の電圧制御遅延回路を電圧制御型遅延(Voltage Controlled Delay ：VCD)回路あるいはそれを用いたディレイ・ロックド・ループ（Delay Locked Loop ：DLL ）に適用することも可能である。
【００８０】
即ち、例えば第１の実施形態に示したような電圧可変遅延セル10の複数個をカスケード接続し、各段の電圧可変遅延セル10のVCR11 にバイアス回路20からバイアス電圧VCP 、VCN を供給することによって電圧制御型遅延回路を実現することが可能である。
【００８１】
このような電圧制御型遅延回路によれば、本発明に係るノイズ耐性に優れた電圧可変遅延セルを用いているので、ノイズ耐性に優れた電圧制御型遅延回路を実現することができる。
【００８２】
【発明の効果】
上述したように本発明の半導体集積回路によれば、差動型の電圧可変遅延セルにバイアス電圧を供給するバイアス回路に対する制御電圧入力の変化量に対する電圧可変遅延セルの遅延量の変化量を抑制することができる。
【００８３】
これにより、電圧制御型発振器に適用した場合に高周波領域でノイズ耐性を損なわずにクロック信号を生成することができ、電圧制御型遅延回路に適用した場合にノイズ耐性を損なわずに良好な遅延制御特性を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路に内蔵された第１の実施形態に係るVCO の一例および電圧可変遅延セル中の電圧可変抵抗素子の具体例を示す回路図。
【図２】図１のVCO の発振周波数の特性（実線）および対比のために従来例のVCO の発振周波数の特性（点線）を示す特性図。
【図３】第１の実施形態の変形例１（オフセットの有無の切換機能を付加した例）に係るVCO を示す回路図。
【図４】第１の実施形態の変形例２に係るVCO の一部を示す回路図。
【図５】第１の実施形態の変形例３に係る拡張型VCO （オフセットの有無の切換機能と分周の有無の選択機能を組み合わせた例）の一部を示すブロック図。
【図６】図５の拡張型VCO の周波数特性の数例を示す特性図。
【図７】本発明の第２の実施形態に係るVCO の一例および電圧可変抵抗素子VCR に定抵抗素子R が並列接続された回路例を示す図。
【図８】第３の実施形態に係るPLL の一例を示すブロック図。
【図９】従来の半導体集積回路に内蔵されたVCO の一例および電圧可変遅延セル中の電圧可変抵抗素子の具体例を示す回路図。
【図１０】図９のVCO における制御電圧Vcont と発振周波数f との関係を示す特性図。
【符号の説明】
10…電圧可変遅延セル、
11…VCR 、
12…電流源用のＮＭＯＳトランジスタ、
20…バイアス回路、
21…第１のレプリカ回路、
211 、213 …ＮＭＯＳトランジスタ、
212 …VCR 、
22…第２のレプリカ回路、
221 、223 …ＮＭＯＳトランジスタ、
222 …定抵抗素子、
23…バッファ回路、
231 、233 …ＮＭＯＳトランジスタ、
232 …VCR 、
24…オペアンプ（Op-Amp）、
25…自己バイアス回路(Self Bias Circuitry )。
Claims (11)
- ＭＯＳ型差動増幅回路の負荷抵抗として第１の電圧可変抵抗素子が接続されてなり、前記第１の電圧可変抵抗素子の抵抗値が第１のバイアス電圧に応じて制御されるとともに前記ＭＯＳ型差動増幅回路の電流源トランジスタの電流が第２のバイアス電圧に応じて制御される差動型の電圧可変遅延セルと、
前記第１のバイアス電圧および第２のバイアス電圧を生成し、電圧可変遅延セルに供給するバイアス回路とを具備し、
前記バイアス回路は、
前記第１の電圧可変抵抗素子と等価な構成を有する第２の電圧可変抵抗素子が第１のＭＯＳトランジスタの負荷抵抗として接続され、前記負荷抵抗が制御電圧入力に応じて抵抗値が制御される第１のレプリカ回路と、
定抵抗素子が第２のＭＯＳトランジスタの負荷抵抗として接続され、前記定抵抗素子の第２のＭＯＳトランジスタ側の一端が前記第２の電圧可変抵抗素子の第１のＭＯＳトランジスタ側の一端に接続された第２のレプリカ回路と、
前記第１の電圧可変抵抗素子と等価な構成を有する第３の電圧可変抵抗素子が第３のＭＯＳトランジスタの負荷抵抗として接続され、前記第３の電圧可変抵抗素子の第３のＭＯＳトランジスタ側の一端から前記第１のバイアス電圧を生成して前記第１の電圧可変抵抗素子に供給するバッファ回路と、
前記第２の電圧可変抵抗素子および第２のレプリカ回路の定抵抗素子の共通接続ノードの電圧と前記制御電圧入力とを比較して前記第２のバイアス電圧を生成し、この第２のバイアス電圧により前記第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタおよびＭＯＳ型差動増幅回路の電流源トランジスタの電流を制御し、前記共通接続ノードの電圧と前記制御電圧入力とが等しい電圧値になるようにフィードバック制御するＭＯＳ型演算増幅回路とを有することを特徴とする半導体集積回路。 - 前記バッファ回路で生成される第１のバイアス電圧と前記制御電圧入力とは電圧値が異なり、前記第１の電圧可変抵抗素子の電流は、前記第２の電圧可変抵抗素子の電流と第２のレプリカ回路の定抵抗素子の電流を平均した電流に等しくなることを特徴とする請求項１記載の半導体集積回路。
- 前記第２のレプリカ回路は、前記定抵抗素子の電流パスを遮断制御するスイッチ素子が付加され、前記スイッチ素子が制御入力により選択的に駆動されることを特徴とする請求項１記載の半導体集積回路。
- 前記第２のレプリカ回路は、第２のＭＯＳトランジスタの負荷抵抗として定抵抗素子が接続されるとともに前記定抵抗素子の電流パスを遮断制御するスイッチ素子が付加され、並列に接続された複数組の回路を有し、各組の回路におけるスイッチ素子が制御入力により選択的に駆動されることを特徴とする請求項１記載の半導体集積回路。
- 電圧可変抵抗素子および定抵抗素子が並列に接続された第１の負荷抵抗が接続されたＭＯＳ型差動増幅回路を有し、前記電圧可変抵抗素子の抵抗値が第１のバイアス電圧に応じて制御されるとともに前記ＭＯＳ型差動増幅回路の電流源トランジスタの電流が第２のバイアス電圧に応じて制御される差動型の電圧可変遅延セルと、
前記第１のバイアス電圧および第２のバイアス電圧を生成し、電圧可変遅延セルに供給するバイアス回路とを具備し、
前記バイアス回路は、
前記第１の負荷抵抗と等価な構成の第２の負荷抵抗が接続された第１のＭＯＳトランジスタを有し、前記第２の負荷抵抗の前記電圧可変抵抗素子の抵抗値が制御電圧入力に応じて制御されるレプリカ回路と、
前記第１の負荷抵抗と等価な構成の第３の負荷抵抗が接続された第２のＭＯＳトランジスタを有し、前記第３の負荷抵抗の第２のＭＯＳトランジスタ側の一端から前記制御電圧入力と等しい前記第１のバイアス電圧を生成して前記電圧可変遅延セルの第１の負荷抵抗の前記電圧可変抵抗素子に供給するバッファ回路と、
前記レプリカ回路における第２の負荷抵抗の第１のＭＯＳトランジスタ側の一端の電圧と前記制御電圧入力とを比較して前記第２のバイアス電圧を生成し、この第２のバイアス電圧により前記第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタおよびＭＯＳ型差動増幅回路の電流源トランジスタの電流を制御し、第２の負荷抵抗の第１のＭＯＳトランジスタ側の一端の電圧と前記制御電圧入力が同じ電圧値になるようにフィードバック制御するＭＯＳ型演算増幅回路とを有することを特徴とする半導体集積回路。 - 前記定抵抗素子は受動素子で構成されることを特徴とする請求項１乃至５のいずれか１つに記載の半導体集積回路。
- 前記電圧可変遅延セルは複数設けられ、この複数の電圧可変遅延セルがリング状に接続されて電圧制御型発振器を構成することを特徴とする請求項１乃至６のいずれか１つに記載の半導体集積回路。
- 前記電圧制御型発振器の出力を1 ／N に分周する分周器と、
前記電圧制御型発振器の出力および前記分周器の出力のいずれかを選択可能なマルチプレクサをさらに具備することを特徴とする請求項７記載の半導体集積回路。 - 前記電圧制御型発振器を用いて構成されたフェーズ・ロックド・ループを内蔵することを特徴とする請求項７または８記載の半導体集積回路。
- 前記電圧可変遅延セルは複数設けられ、この複数の電圧可変遅延セルがカスケード状に接続されて電圧制御型遅延回路を構成することを特徴とする請求項１乃至６のいずれか１つに記載の半導体集積回路。
- 前記電圧制御型遅延回路はディレイ・ロックド・ループに用いられていることを特徴とする請求項１０記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001293620A JP4025043B2 (ja) | 2001-09-26 | 2001-09-26 | 半導体集積回路 |
| US10/253,935 US6724230B2 (en) | 2001-09-26 | 2002-09-25 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001293620A JP4025043B2 (ja) | 2001-09-26 | 2001-09-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003100882A JP2003100882A (ja) | 2003-04-04 |
| JP4025043B2 true JP4025043B2 (ja) | 2007-12-19 |
Family
ID=19115371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001293620A Expired - Fee Related JP4025043B2 (ja) | 2001-09-26 | 2001-09-26 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6724230B2 (ja) |
| JP (1) | JP4025043B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI226070B (en) * | 2003-02-19 | 2005-01-01 | Realtek Semiconductor Corp | Adjustable resistor |
| US6903586B2 (en) * | 2003-02-28 | 2005-06-07 | Ati Technologies, Inc. | Gain control circuitry for delay locked loop circuit |
| US6958640B2 (en) * | 2003-12-31 | 2005-10-25 | Intel Corporation | Interpolation delay cell for 2ps resolution jitter injector in optical link transceiver |
| DE102004027275A1 (de) * | 2004-06-04 | 2005-12-29 | Infineon Technologies Ag | Integrierter Halbleiterspeicher |
| KR100559378B1 (ko) * | 2004-07-02 | 2006-03-10 | 삼성전자주식회사 | 동작 주파수에 따라 소모 전류를 제어하는 저전압 차동신호 방식 수신 장치 및 그 동작 방법 |
| KR100684067B1 (ko) | 2004-08-13 | 2007-02-16 | 삼성전자주식회사 | 주파수 범위 제한기능 및 온도보상 효과를 갖는 전압제어발진기 |
| US7313161B2 (en) * | 2004-09-10 | 2007-12-25 | Elite Semiconductor Memory Technology Inc. | Spread spectrum clock generator and method of generating spread spectrum clock |
| KR100744069B1 (ko) * | 2005-09-28 | 2007-07-30 | 주식회사 하이닉스반도체 | 디지털과 아날로그 제어를 이용한 전압제어지연라인의딜레이 셀 |
| US20070216455A1 (en) * | 2006-03-17 | 2007-09-20 | M/A-Com, Inc. | Partial cascode delay locked loop architecture |
| KR100979115B1 (ko) * | 2007-12-21 | 2010-08-31 | 주식회사 하이닉스반도체 | 바이어스전압 생성회로 및 위상고정루프 |
| US7586380B1 (en) * | 2008-03-12 | 2009-09-08 | Kawasaki Microelectronics, Inc. | Bias circuit to stabilize oscillation in ring oscillator, oscillator, and method to stabilize oscillation in ring oscillator |
| CN102611445B (zh) * | 2012-03-16 | 2014-12-31 | 于萍萍 | 一种高频压控振荡器 |
| US9020458B2 (en) * | 2013-05-23 | 2015-04-28 | Qualcomm Incorporated | Mixer with channel impedance equalization |
| CN105429631B (zh) * | 2014-09-12 | 2019-03-26 | 上海华虹宏力半导体制造有限公司 | 一种自适应偏置的低功耗电流复用电感电容压控振荡器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5412349A (en) * | 1992-03-31 | 1995-05-02 | Intel Corporation | PLL clock generator integrated with microprocessor |
| US5793239A (en) * | 1995-06-29 | 1998-08-11 | Analog Devices, Inc. | Composite load circuit |
| US5955929A (en) * | 1996-08-27 | 1999-09-21 | Silicon Image, Inc. | Voltage-controlled oscillator resistant to supply voltage noise |
| US5847616A (en) * | 1996-12-12 | 1998-12-08 | Tritech Microelectronics International, Ltd. | Embedded voltage controlled oscillator with minimum sensitivity to process and supply |
-
2001
- 2001-09-26 JP JP2001293620A patent/JP4025043B2/ja not_active Expired - Fee Related
-
2002
- 2002-09-25 US US10/253,935 patent/US6724230B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003100882A (ja) | 2003-04-04 |
| US20030057449A1 (en) | 2003-03-27 |
| US6724230B2 (en) | 2004-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7176737B2 (en) | Phase-locked loop and delay-locked loop including differential delay cells having differential control inputs | |
| US5561398A (en) | LC-tuned voltage controlled ring oscillator | |
| US7521977B2 (en) | Voltage-controlled oscillator generating output signal finely tunable in wide frequency range and variable delay circuits included therein | |
| US7161401B2 (en) | Wide output-range charge pump with active biasing current | |
| EP1266453B1 (en) | High noise rejection voltage-controlled ring oscillator architecture | |
| US5952892A (en) | Low-gain, low-jitter voltage controlled oscillator circuit | |
| US7205813B2 (en) | Differential type delay cells and methods of operating the same | |
| US7719331B2 (en) | PLL circuit | |
| US6873214B2 (en) | Use of configurable capacitors to tune a self biased phase locked loop | |
| KR101055935B1 (ko) | 전압-제어 장치를 위한 하이브리드 커런트-스타브드 위상-보간 회로 | |
| JP4025043B2 (ja) | 半導体集積回路 | |
| US20080284529A1 (en) | Method and apparatus of a ring oscillator for phase locked loop (pll) | |
| US10812056B1 (en) | Method of generating precise and PVT-stable time delay or frequency using CMOS circuits | |
| US8575979B2 (en) | Fully differential adaptive bandwidth PLL with differential supply regulation | |
| US7498885B2 (en) | Voltage controlled oscillator with gain compensation | |
| US7295079B2 (en) | Current-controlled oscillator | |
| US7372341B2 (en) | Noise immunity circuitry for phase locked loops and delay locked loops | |
| US10985767B2 (en) | Phase-locked loop circuitry having low variation transconductance design | |
| KR100604983B1 (ko) | 전력소모가 적은 커패시턴스 체배기 | |
| US8619937B2 (en) | Integrated CMOS clock generator with a self-biased phase locked loop circuit | |
| US8610478B1 (en) | Differential delay cell with low power, low jitter, and small area | |
| WO2023218656A1 (ja) | Ｐｌｌに用いられるループフィルタおよびｐｌｌ | |
| Maxim | Design Challenges In Multi-GHz PLL Frequency Synthesizers | |
| KR20110109394A (ko) | 전압 제어 발진기 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050314 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070511 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070522 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070628 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071002 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071004 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101012 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111012 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111012 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121012 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |