JP2003100882A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
- H03K2005/00208—Layout of the delay element using FET's using differential stages
Abstract
(57)【要約】
【課題】差動型の電圧可変遅延セルにバイアス電圧を供
給するバイアス回路に対する制御電圧入力の変化量に対
する電圧可変遅延セルの遅延量の変化量を抑制すること
により、PLL のVCO に適用した場合に高周波領域でノイ
ズ耐性を損なわずにクロック信号を生成する。 【解決手段】ＭＯＳ型差動増幅回路の負荷抵抗として接
続された電圧可変抵抗素子(VCR) 11の抵抗値がバイアス
電圧VCP に応じて制御され、その電流源トランジスタ12
の電流がバイアス電圧VCN に応じて制御される差動型の
電圧可変遅延セル10と、電圧可変遅延セルと等価な構成
を有する第１のレプリカ回路21および電圧可変遅延セル
のVCR を定抵抗素子222 に置換したものと等価な構成を
有する第２のレプリカ回路22を用いてバイアス電圧VCP
およびVCN を生成するバイアス回路20とを具備する。
給するバイアス回路に対する制御電圧入力の変化量に対
する電圧可変遅延セルの遅延量の変化量を抑制すること
により、PLL のVCO に適用した場合に高周波領域でノイ
ズ耐性を損なわずにクロック信号を生成する。 【解決手段】ＭＯＳ型差動増幅回路の負荷抵抗として接
続された電圧可変抵抗素子(VCR) 11の抵抗値がバイアス
電圧VCP に応じて制御され、その電流源トランジスタ12
の電流がバイアス電圧VCN に応じて制御される差動型の
電圧可変遅延セル10と、電圧可変遅延セルと等価な構成
を有する第１のレプリカ回路21および電圧可変遅延セル
のVCR を定抵抗素子222 に置換したものと等価な構成を
有する第２のレプリカ回路22を用いてバイアス電圧VCP
およびVCN を生成するバイアス回路20とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係り、特に差動型の電圧可変遅延セルおよびバイアス回
路を備えた差動型の電圧可変遅延回路に関するもので、
制御電圧のレベルに応じて発振周波数を可変とする電圧
制御型発振器や制御電圧のレベルに応じて遅延時間を可
変とする電圧制御型遅延回路などに使用されるものであ
る。
係り、特に差動型の電圧可変遅延セルおよびバイアス回
路を備えた差動型の電圧可変遅延回路に関するもので、
制御電圧のレベルに応じて発振周波数を可変とする電圧
制御型発振器や制御電圧のレベルに応じて遅延時間を可
変とする電圧制御型遅延回路などに使用されるものであ
る。
【０００２】
【従来の技術】LSI の高速化に伴い、LSI チップ内部で
のクロックを生成するフェーズ・ロックド・ループ（Ph
ase Locked Loop ：PLL ）等のクロック発生器として広
く使用される電圧制御型発振器（Voltage Controlled O
scillator ：VCO ）は、ノイズ耐性に優れ、周波数のジ
ッタが低いものが要求されるようになっている。
のクロックを生成するフェーズ・ロックド・ループ（Ph
ase Locked Loop ：PLL ）等のクロック発生器として広
く使用される電圧制御型発振器（Voltage Controlled O
scillator ：VCO ）は、ノイズ耐性に優れ、周波数のジ
ッタが低いものが要求されるようになっている。
【０００３】ジッタが低いVCO として、差動型の電圧可
変遅延セルを用いることで同相ノイズをキャンセルして
ノイズ耐性を向上させた差動型VCO が用いられている。
変遅延セルを用いることで同相ノイズをキャンセルして
ノイズ耐性を向上させた差動型VCO が用いられている。
【０００４】図９（ａ）は、"ISSCC 1996 DIGEST OF TE
CHNICAL PAPERS，PP．130-131"に報告されている従来の
差動型VCO の一部を示している。
CHNICAL PAPERS，PP．130-131"に報告されている従来の
差動型VCO の一部を示している。
【０００５】この差動型VCO は、差動型の電圧可変遅延
セル(Delay Element) 10が複数(N)個リング状に接続
（一段分のみ図示）されて構成される。この場合、各段
の電圧可変遅延セル10は、制御電圧Vcont を入力とする
バイアス回路90からバイアス電圧VCP 、VCN が供給され
る。
セル(Delay Element) 10が複数(N)個リング状に接続
（一段分のみ図示）されて構成される。この場合、各段
の電圧可変遅延セル10は、制御電圧Vcont を入力とする
バイアス回路90からバイアス電圧VCP 、VCN が供給され
る。
【０００６】各段の電圧可変遅延セル10は、ＭＯＳ型差
動増幅回路の負荷抵抗として電圧可変抵抗素子（VoItag
e Controlled Resistance ：VCR ）11が接続されてな
り、前記VCR11 の制御入力端にバイアス電圧VCP が入力
し、ＭＯＳ型差動増幅回路の電流源用のＮＭＯＳトラン
ジスタ12のゲートにバイアス電圧VCN が入力する。
動増幅回路の負荷抵抗として電圧可変抵抗素子（VoItag
e Controlled Resistance ：VCR ）11が接続されてな
り、前記VCR11 の制御入力端にバイアス電圧VCP が入力
し、ＭＯＳ型差動増幅回路の電流源用のＮＭＯＳトラン
ジスタ12のゲートにバイアス電圧VCN が入力する。
【０００７】図９（ｂ）は、図９（ａ）中の各電圧可変
遅延セル10におけるVCR11 の具体例を示す回路図であ
る。
遅延セル10におけるVCR11 の具体例を示す回路図であ
る。
【０００８】このVCR11 は、第１のＰＭＯＳトランジス
タP1と第２のＰＭＯＳトランジスタP2とが並列接続さ
れ、第２のＰＭＯＳトランジスタP2のゲート・ドレイン
同士が短絡接続されており、第１のＰＭＯＳトランジス
タP1のゲートにバイアス電圧VCP が入力する。
タP1と第２のＰＭＯＳトランジスタP2とが並列接続さ
れ、第２のＰＭＯＳトランジスタP2のゲート・ドレイン
同士が短絡接続されており、第１のＰＭＯＳトランジス
タP1のゲートにバイアス電圧VCP が入力する。
【０００９】これにより、電圧可変遅延セル10は、VCR1
1 の抵抗値がバイアス電圧VCP に応じて制御され、定電
流源トランジスタ12の電流がバイアス電圧VCN に応じて
制御される。
1 の抵抗値がバイアス電圧VCP に応じて制御され、定電
流源トランジスタ12の電流がバイアス電圧VCN に応じて
制御される。
【００１０】バイアス回路90は、電圧可変遅延セル10に
バイアス電圧VCP およびVCN を供給するものであり、レ
プリカ(Replica) 回路21と、バッファ回路23と、ＭＯＳ
型演算増幅回路（オペアンプ；Op-Amp）24と、自己バイ
アス回路(Self Bias Circuitry )25からなる。
バイアス電圧VCP およびVCN を供給するものであり、レ
プリカ(Replica) 回路21と、バッファ回路23と、ＭＯＳ
型演算増幅回路（オペアンプ；Op-Amp）24と、自己バイ
アス回路(Self Bias Circuitry )25からなる。
【００１１】レプリカ回路21は、ＮＭＯＳトランジスタ
211 の負荷抵抗として電圧可変遅延セルのVCR11 と等価
な構成を有するVCR212がノーマリオンのＮＭＯＳトラン
ジスタ213 を介して接続され、VCR21 の抵抗値が制御電
圧Vcont 入力に応じて制御される。
211 の負荷抵抗として電圧可変遅延セルのVCR11 と等価
な構成を有するVCR212がノーマリオンのＮＭＯＳトラン
ジスタ213 を介して接続され、VCR21 の抵抗値が制御電
圧Vcont 入力に応じて制御される。
【００１２】バッファ回路23は、ＮＭＯＳトランジスタ
231 の負荷抵抗として電圧可変遅延セル10のVCR11 と等
価な構成を有するVCR232がノーマリオンのＮＭＯＳトラ
ンジスタ233 を介して接続され、VCR232の第２のＮＭＯ
Ｓトランジスタ側の一端に生成されるバイアス電圧VCP
を電圧可変遅延セル10のVCR11 に供給するものである。
231 の負荷抵抗として電圧可変遅延セル10のVCR11 と等
価な構成を有するVCR232がノーマリオンのＮＭＯＳトラ
ンジスタ233 を介して接続され、VCR232の第２のＮＭＯ
Ｓトランジスタ側の一端に生成されるバイアス電圧VCP
を電圧可変遅延セル10のVCR11 に供給するものである。
【００１３】オペアンプ24は、レプリカ回路21における
VCR212のＮＭＯＳトランジスタ側の一端の電圧と制御電
圧Vcont 入力とを比較してバイアス電圧VCN を生成し、
ＮＭＯＳトランジスタ211 、231 および電圧可変遅延セ
ル10の定電流源トランジスタ12の電流を制御する。同時
に、自己バイアス回路25は、バイアス電圧VCN に基づい
てオペアンプ24の電流源トランジスタ241 の電流を制御
する。これにより、レプリカ回路21におけるVCR212のＮ
ＭＯＳトランジスタ側の一端の電圧と制御電圧Vcont 入
力とが同じ電圧値になるようにフィードバック制御す
る。
VCR212のＮＭＯＳトランジスタ側の一端の電圧と制御電
圧Vcont 入力とを比較してバイアス電圧VCN を生成し、
ＮＭＯＳトランジスタ211 、231 および電圧可変遅延セ
ル10の定電流源トランジスタ12の電流を制御する。同時
に、自己バイアス回路25は、バイアス電圧VCN に基づい
てオペアンプ24の電流源トランジスタ241 の電流を制御
する。これにより、レプリカ回路21におけるVCR212のＮ
ＭＯＳトランジスタ側の一端の電圧と制御電圧Vcont 入
力とが同じ電圧値になるようにフィードバック制御す
る。
【００１４】上記したようなバイアス回路90により、電
圧可変遅延セル10を伝播するクロック信号の振幅（電圧
可変遅延セル10の出力ノード信号の"L" レベル）は、電
源電圧が変動しても一定電圧Vcont となるようにバイア
スされる。結果として、電圧ノイズに対して、クロック
信号の振幅変動がなく、VCO の発振周波数のジッタが低
くなる。
圧可変遅延セル10を伝播するクロック信号の振幅（電圧
可変遅延セル10の出力ノード信号の"L" レベル）は、電
源電圧が変動しても一定電圧Vcont となるようにバイア
スされる。結果として、電圧ノイズに対して、クロック
信号の振幅変動がなく、VCO の発振周波数のジッタが低
くなる。
【００１５】なお、図９（ａ）に示したVCO の発振周波
数f は次式で示される。
数f は次式で示される。
【００１６】
1/f=Reff*Ceff=k*Ceff/(Vcont-Vt) ……（１）
ここで、ReffはVCR の実効抵抗、Ceffは電圧可変遅延セ
ル10の実効容量、VtはVCR11 を構成するＰＭＯＳトラン
ジスタP1、P2の閾値電圧である。したがって、図１０に
示すように、発振周波数f は制御電圧Vcont の変化に比
例して直線的に変化する特性が得られる。
ル10の実効容量、VtはVCR11 を構成するＰＭＯＳトラン
ジスタP1、P2の閾値電圧である。したがって、図１０に
示すように、発振周波数f は制御電圧Vcont の変化に比
例して直線的に変化する特性が得られる。
【００１７】ところで、近年のLSI は、ますます高周波
化、低電圧化が要求されており、図１０に示した直線の
傾きに相当するVCO のゲイン（△f ／△Vcont ）はどん
どん上昇してしまう。このゲインが上昇すると、制御電
圧の変動に対する周波数変動が大きくなり、ノイズ耐性
が悪化する。
化、低電圧化が要求されており、図１０に示した直線の
傾きに相当するVCO のゲイン（△f ／△Vcont ）はどん
どん上昇してしまう。このゲインが上昇すると、制御電
圧の変動に対する周波数変動が大きくなり、ノイズ耐性
が悪化する。
【００１８】
【発明が解決しようとする課題】上記したように従来の
差動型の電圧可変遅延セルとバイアス回路とが用いられ
てなる差動型VCO は、より低電圧で高周波動作させよう
とすると、制御電圧Vcont 対発振周波数f 特性の傾き
（VCO のゲイン）、即ち制御電圧の変動に対する周波数
変動が大きくなり、ノイズ耐性が悪化するという問題が
あった。
差動型の電圧可変遅延セルとバイアス回路とが用いられ
てなる差動型VCO は、より低電圧で高周波動作させよう
とすると、制御電圧Vcont 対発振周波数f 特性の傾き
（VCO のゲイン）、即ち制御電圧の変動に対する周波数
変動が大きくなり、ノイズ耐性が悪化するという問題が
あった。
【００１９】本発明は上記の問題点を解決すべくなされ
たもので、差動型の電圧可変遅延セルにバイアス電圧を
供給するバイアス回路に対する制御電圧Vcont 入力の変
化量に対する電圧可変遅延セルの遅延量の変化量を抑制
することができ、電圧制御型発振器に適用した場合に高
周波領域でノイズ耐性を損なわずにクロック信号を生成
することができ、電圧制御型遅延回路に適用した場合に
ノイズ耐性を損なわずに良好な遅延制御特性を得ること
が可能となる半導体集積回路を提供することを目的とす
る。
たもので、差動型の電圧可変遅延セルにバイアス電圧を
供給するバイアス回路に対する制御電圧Vcont 入力の変
化量に対する電圧可変遅延セルの遅延量の変化量を抑制
することができ、電圧制御型発振器に適用した場合に高
周波領域でノイズ耐性を損なわずにクロック信号を生成
することができ、電圧制御型遅延回路に適用した場合に
ノイズ耐性を損なわずに良好な遅延制御特性を得ること
が可能となる半導体集積回路を提供することを目的とす
る。
【００２０】
【課題を解決するための手段】本発明の第１の半導体集
積回路は、ＭＯＳ型差動増幅回路の負荷抵抗として電圧
可変抵抗素子が接続されてなり、前記電圧可変抵抗素子
の抵抗値が第１のバイアス電圧に応じて制御されるとと
もに前記ＭＯＳ型差動増幅回路の電流源トランジスタの
電流が第２のバイアス電圧に応じて制御される差動型の
電圧可変遅延セルと、前記電圧可変遅延セルと等価な構
成を有する第１のレプリカ回路および前記電圧可変遅延
セルの電圧可変抵抗素子を定抵抗素子に置換したものと
等価な構成を有する第２のレプリカ回路を用いて前記第
１のバイアス電圧および第２のバイアス電圧を生成し、
電圧可変遅延セルに供給するバイアス回路とを具備する
ことを特徴とする。
積回路は、ＭＯＳ型差動増幅回路の負荷抵抗として電圧
可変抵抗素子が接続されてなり、前記電圧可変抵抗素子
の抵抗値が第１のバイアス電圧に応じて制御されるとと
もに前記ＭＯＳ型差動増幅回路の電流源トランジスタの
電流が第２のバイアス電圧に応じて制御される差動型の
電圧可変遅延セルと、前記電圧可変遅延セルと等価な構
成を有する第１のレプリカ回路および前記電圧可変遅延
セルの電圧可変抵抗素子を定抵抗素子に置換したものと
等価な構成を有する第２のレプリカ回路を用いて前記第
１のバイアス電圧および第２のバイアス電圧を生成し、
電圧可変遅延セルに供給するバイアス回路とを具備する
ことを特徴とする。
【００２１】前記バイアス回路の具体例としては、前記
電圧可変遅延セルの電圧可変抵抗素子と等価な構成を有
する電圧可変抵抗素子が第１のＭＯＳトランジスタの負
荷抵抗として接続され、前記負荷抵抗が制御電圧入力に
応じて抵抗値が制御される第１のレプリカ回路と、定抵
抗素子が第２のＭＯＳトランジスタの負荷抵抗として接
続され、前記定抵抗素子と第２のＭＯＳトランジスタと
の接続ノードが前記第１のレプリカ回路の電圧可変抵抗
素子と第１のＭＯＳトランジスタとの接続ノードに接続
された第２のレプリカ回路と、前記電圧可変遅延セルの
電圧可変抵抗素子と等価な構成を有する電圧可変抵抗素
子が第３のＭＯＳトランジスタの負荷抵抗として接続さ
れ、前記第１のバイアス電圧を生成して前記電圧可変遅
延セルの電圧可変抵抗素子に供給するバッファ回路と、
前記第１のＭＯＳトランジスタおよび第２のＭＯＳトラ
ンジスタの共通接続ノードの電圧と制御電圧入力とを比
較して第２のバイアス電圧を生成し、前記第１のＭＯＳ
トランジスタ、第２のＭＯＳトランジスタ、第３のＭＯ
ＳトランジスタおよびＭＯＳ型差動増幅回路の電流源ト
ランジスタの電流をフィードバック制御し、前記共通接
続ノードの電圧と制御電圧入力とが等しい電圧値になる
ように制御するＭＯＳ型演算増幅回路とを具備し、前記
バッファ回路で生成される第１のバイアス電圧と前記制
御電圧入力とは電圧値が異なり、前記電圧可変遅延セル
の電圧可変抵抗素子の電流は前記第１のレプリカ回路の
電圧可変抵抗素子の電流と第２のレプリカ回路の定抵抗
素子の電流を平均した電流に等しくなることを特徴とす
る。
電圧可変遅延セルの電圧可変抵抗素子と等価な構成を有
する電圧可変抵抗素子が第１のＭＯＳトランジスタの負
荷抵抗として接続され、前記負荷抵抗が制御電圧入力に
応じて抵抗値が制御される第１のレプリカ回路と、定抵
抗素子が第２のＭＯＳトランジスタの負荷抵抗として接
続され、前記定抵抗素子と第２のＭＯＳトランジスタと
の接続ノードが前記第１のレプリカ回路の電圧可変抵抗
素子と第１のＭＯＳトランジスタとの接続ノードに接続
された第２のレプリカ回路と、前記電圧可変遅延セルの
電圧可変抵抗素子と等価な構成を有する電圧可変抵抗素
子が第３のＭＯＳトランジスタの負荷抵抗として接続さ
れ、前記第１のバイアス電圧を生成して前記電圧可変遅
延セルの電圧可変抵抗素子に供給するバッファ回路と、
前記第１のＭＯＳトランジスタおよび第２のＭＯＳトラ
ンジスタの共通接続ノードの電圧と制御電圧入力とを比
較して第２のバイアス電圧を生成し、前記第１のＭＯＳ
トランジスタ、第２のＭＯＳトランジスタ、第３のＭＯ
ＳトランジスタおよびＭＯＳ型差動増幅回路の電流源ト
ランジスタの電流をフィードバック制御し、前記共通接
続ノードの電圧と制御電圧入力とが等しい電圧値になる
ように制御するＭＯＳ型演算増幅回路とを具備し、前記
バッファ回路で生成される第１のバイアス電圧と前記制
御電圧入力とは電圧値が異なり、前記電圧可変遅延セル
の電圧可変抵抗素子の電流は前記第１のレプリカ回路の
電圧可変抵抗素子の電流と第２のレプリカ回路の定抵抗
素子の電流を平均した電流に等しくなることを特徴とす
る。
【００２２】本発明の第２の半導体集積回路は、ＭＯＳ
型差動増幅回路の負荷抵抗として電圧可変抵抗素子およ
び定抵抗素子が並列に接続されてなり、前記電圧可変抵
抗素子の抵抗値が第１のバイアス電圧に応じて制御され
るとともに前記ＭＯＳ型差動増幅回路の電流源トランジ
スタの電流が第２のバイアス電圧に応じて制御される差
動型の電圧可変遅延セルと、前記電圧可変遅延セルと等
価な構成を有するレプリカ回路を用いて前記第１のバイ
アス電圧および第２のバイアス電圧を生成し、電圧可変
遅延セルに供給するバイアス回路とを具備することを特
徴とする。
型差動増幅回路の負荷抵抗として電圧可変抵抗素子およ
び定抵抗素子が並列に接続されてなり、前記電圧可変抵
抗素子の抵抗値が第１のバイアス電圧に応じて制御され
るとともに前記ＭＯＳ型差動増幅回路の電流源トランジ
スタの電流が第２のバイアス電圧に応じて制御される差
動型の電圧可変遅延セルと、前記電圧可変遅延セルと等
価な構成を有するレプリカ回路を用いて前記第１のバイ
アス電圧および第２のバイアス電圧を生成し、電圧可変
遅延セルに供給するバイアス回路とを具備することを特
徴とする。
【００２３】前記バイアス回路の具体例としては、前記
電圧可変遅延セルの電圧可変抵抗素子と等価な構成を有
する電圧可変抵抗素子が第１のＭＯＳトランジスタの負
荷抵抗として接続され、前記負荷抵抗が制御電圧入力に
応じて抵抗値が制御される第１のレプリカ回路と、前記
電圧可変遅延セルの電圧可変抵抗素子と等価な構成を有
する電圧可変抵抗素子が第２のＭＯＳトランジスタの負
荷抵抗として接続され、前記制御電圧入力と等しい第１
のバイアス電圧を生成して前記電圧可変遅延セルの電圧
可変抵抗素子に供給するバッファ回路と、前記第１のレ
プリカ回路における第１のＭＯＳトランジスタと負荷抵
抗の接続ノードの電圧と制御電圧入力とを比較し、第２
のバイアス電圧を生成して前記第１のＭＯＳトランジス
タ、第２のＭＯＳトランジスタおよびＭＯＳ型差動増幅
回路の電流源トランジスタの電流を制御し、前記第１の
ＭＯＳトランジスタ側の一端の電圧と制御電圧入力が同
じ電圧値になるようにフィードバック制御するＭＯＳ型
演算増幅回路とを具備することを特徴とする。
電圧可変遅延セルの電圧可変抵抗素子と等価な構成を有
する電圧可変抵抗素子が第１のＭＯＳトランジスタの負
荷抵抗として接続され、前記負荷抵抗が制御電圧入力に
応じて抵抗値が制御される第１のレプリカ回路と、前記
電圧可変遅延セルの電圧可変抵抗素子と等価な構成を有
する電圧可変抵抗素子が第２のＭＯＳトランジスタの負
荷抵抗として接続され、前記制御電圧入力と等しい第１
のバイアス電圧を生成して前記電圧可変遅延セルの電圧
可変抵抗素子に供給するバッファ回路と、前記第１のレ
プリカ回路における第１のＭＯＳトランジスタと負荷抵
抗の接続ノードの電圧と制御電圧入力とを比較し、第２
のバイアス電圧を生成して前記第１のＭＯＳトランジス
タ、第２のＭＯＳトランジスタおよびＭＯＳ型差動増幅
回路の電流源トランジスタの電流を制御し、前記第１の
ＭＯＳトランジスタ側の一端の電圧と制御電圧入力が同
じ電圧値になるようにフィードバック制御するＭＯＳ型
演算増幅回路とを具備することを特徴とする。
【００２４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００２５】＜第１の実施形態＞図１（ａ）は、本発明
の半導体集積回路に内蔵された第１の実施形態に係るVC
O を示している。
の半導体集積回路に内蔵された第１の実施形態に係るVC
O を示している。
【００２６】図１（ｂ）は、図１（ａ）中の各電圧可変
遅延セルにおけるVCR の具体例を示す回路図である。
遅延セルにおけるVCR の具体例を示す回路図である。
【００２７】図１（ａ）、（ｂ）のVCO は、図８
（ａ）、（ｂ）を参照して前述した従来のVCO と比べ
て、バイアス回路20が異なり、その他は同じであるので
図８（ａ）、（ｂ）中と同一符号を付している。
（ａ）、（ｂ）を参照して前述した従来のVCO と比べ
て、バイアス回路20が異なり、その他は同じであるので
図８（ａ）、（ｂ）中と同一符号を付している。
【００２８】バイアス回路20は、第１のレプリカ回路21
のほかに、電圧可変遅延セル10のVCR11 を定抵抗素子に
置換したものと等価な構成を有する第２のレプリカ回路
22が併設されている。
のほかに、電圧可変遅延セル10のVCR11 を定抵抗素子に
置換したものと等価な構成を有する第２のレプリカ回路
22が併設されている。
【００２９】即ち、図１（ａ）に示す差動型の電圧可変
遅延セル10が複数(N) 個リング状に接続されて差動型の
VCO を構成しており、各段の電圧可変遅延セル10は、Ｍ
ＯＳ型差動増幅回路の負荷抵抗としてVCR11 が接続さ
れ、このVCR11 の制御入力端に第１のバイアス電圧VCP
が入力するとともにＭＯＳ型差動増幅回路の電流源用の
ＮＭＯＳトランジスタ12のゲートに第２のバイアス電圧
VCN が入力する。
遅延セル10が複数(N) 個リング状に接続されて差動型の
VCO を構成しており、各段の電圧可変遅延セル10は、Ｍ
ＯＳ型差動増幅回路の負荷抵抗としてVCR11 が接続さ
れ、このVCR11 の制御入力端に第１のバイアス電圧VCP
が入力するとともにＭＯＳ型差動増幅回路の電流源用の
ＮＭＯＳトランジスタ12のゲートに第２のバイアス電圧
VCN が入力する。
【００３０】前記VCR11 は、図１（ｂ）に示すように、
第１のＰＭＯＳトランジスタP1と第２のＰＭＯＳトラン
ジスタP2とが並列接続され、第２のＰＭＯＳトランジス
タP2のゲート・ドレイン同士が短絡接続されており、第
１のＰＭＯＳトランジスタP1のゲートに第１のバイアス
電圧VCP が入力する。
第１のＰＭＯＳトランジスタP1と第２のＰＭＯＳトラン
ジスタP2とが並列接続され、第２のＰＭＯＳトランジス
タP2のゲート・ドレイン同士が短絡接続されており、第
１のＰＭＯＳトランジスタP1のゲートに第１のバイアス
電圧VCP が入力する。
【００３１】これにより、電圧可変遅延セル10は、VCR1
1 の抵抗値が第１のバイアス電圧VCP に応じて制御さ
れ、電流源トランジスタ12の電流が第２のバイアス電圧
VCN に応じて制御される。
1 の抵抗値が第１のバイアス電圧VCP に応じて制御さ
れ、電流源トランジスタ12の電流が第２のバイアス電圧
VCN に応じて制御される。
【００３２】なお、前記ＭＯＳ型差動増幅回路の一例
は、差動入力用の一対のＮＭＯＳトランジスタ13、14の
ソース共通接続ノードと接地電位GND との間に前記電流
源用のＮＭＯＳトランジスタ12が接続され、上記差動入
力用の一対のＮＭＯＳトランジスタ13、14の各ドレイン
と電源ノードとの間にそれぞれ前記VCR11 が接続されて
いる。
は、差動入力用の一対のＮＭＯＳトランジスタ13、14の
ソース共通接続ノードと接地電位GND との間に前記電流
源用のＮＭＯＳトランジスタ12が接続され、上記差動入
力用の一対のＮＭＯＳトランジスタ13、14の各ドレイン
と電源ノードとの間にそれぞれ前記VCR11 が接続されて
いる。
【００３３】バイアス回路20は、電圧可変遅延セル10に
第１のバイアス電圧VCP および第２のバイアス電圧VCN
を供給するものであり、第１のレプリカ(Replica 1) 回
路21と、第２のレプリカ回路(Replica 2)22 と、バッフ
ァ回路23と、オペアンプ（Op-Amp）24と、自己バイアス
回路(Self Bias Circuitry )25とからなる。
第１のバイアス電圧VCP および第２のバイアス電圧VCN
を供給するものであり、第１のレプリカ(Replica 1) 回
路21と、第２のレプリカ回路(Replica 2)22 と、バッフ
ァ回路23と、オペアンプ（Op-Amp）24と、自己バイアス
回路(Self Bias Circuitry )25とからなる。
【００３４】第１のレプリカ回路21は、第１のＮＭＯＳ
トランジスタ211 の負荷抵抗として電圧可変遅延セル10
のVCR11 と等価な構成（レプリカ構造）を有するVCR212
がノーマリオンのＮＭＯＳトランジスタ213 を介して接
続され、VCR212の抵抗値が制御電圧Vcont 入力に応じて
制御される。
トランジスタ211 の負荷抵抗として電圧可変遅延セル10
のVCR11 と等価な構成（レプリカ構造）を有するVCR212
がノーマリオンのＮＭＯＳトランジスタ213 を介して接
続され、VCR212の抵抗値が制御電圧Vcont 入力に応じて
制御される。
【００３５】第２のレプリカ回路22は、第２のＮＭＯＳ
トランジスタ221 の負荷抵抗として定抵抗素子222 がノ
ーマリオンのＮＭＯＳトランジスタ223 を介して接続さ
れ、定抵抗素子222 の第２のＮＭＯＳトランジスタ側の
一端が第１のレプリカ回路21のVCR212の第１のＮＭＯＳ
トランジスタ側の一端に共通に接続されている。この場
合、定抵抗素子222 は、ポリシリコン抵抗、拡散抵抗な
どの受動素子が用いられる。
トランジスタ221 の負荷抵抗として定抵抗素子222 がノ
ーマリオンのＮＭＯＳトランジスタ223 を介して接続さ
れ、定抵抗素子222 の第２のＮＭＯＳトランジスタ側の
一端が第１のレプリカ回路21のVCR212の第１のＮＭＯＳ
トランジスタ側の一端に共通に接続されている。この場
合、定抵抗素子222 は、ポリシリコン抵抗、拡散抵抗な
どの受動素子が用いられる。
【００３６】バッファ回路23は、第３のＮＭＯＳトラン
ジスタ231 の負荷抵抗として電圧可変遅延セル10のVCR1
1 と等価な構成を有するVCR232がノーマリオンのＮＭＯ
Ｓトランジスタ233 を介して接続され、VCR232の第３の
ＭＯＳトランジスタ側の一端に第１のバイアス電圧VCP
が生成される。このバッファ回路23は、第１のレプリカ
回路21と電圧可変遅延セル10との間でノイズを分離し、
バイアス電圧VCP を正確に供給する役割を有する。
ジスタ231 の負荷抵抗として電圧可変遅延セル10のVCR1
1 と等価な構成を有するVCR232がノーマリオンのＮＭＯ
Ｓトランジスタ233 を介して接続され、VCR232の第３の
ＭＯＳトランジスタ側の一端に第１のバイアス電圧VCP
が生成される。このバッファ回路23は、第１のレプリカ
回路21と電圧可変遅延セル10との間でノイズを分離し、
バイアス電圧VCP を正確に供給する役割を有する。
【００３７】オペアンプ24は、第１のレプリカ回路21の
VCR212および第２のレプリカ回路22の定抵抗素子222 の
共通接続ノードの電圧と制御電圧Vcont 入力とを比較し
て第２のバイアス電圧VCN を生成し、第１のＮＭＯＳト
ランジスタ211 、第２のＮＭＯＳトランジスタ221 、第
３のＮＭＯＳトランジスタ231 および電圧可変遅延セル
10の定電流源トランジスタ12の電流を制御する。同時
に、自己バイアス回路25は、第２のバイアス電圧VCN に
基づいてオペアンプ24の電流源用のＰＭＯＳトランジス
タ241 の電流を制御する。
VCR212および第２のレプリカ回路22の定抵抗素子222 の
共通接続ノードの電圧と制御電圧Vcont 入力とを比較し
て第２のバイアス電圧VCN を生成し、第１のＮＭＯＳト
ランジスタ211 、第２のＮＭＯＳトランジスタ221 、第
３のＮＭＯＳトランジスタ231 および電圧可変遅延セル
10の定電流源トランジスタ12の電流を制御する。同時
に、自己バイアス回路25は、第２のバイアス電圧VCN に
基づいてオペアンプ24の電流源用のＰＭＯＳトランジス
タ241 の電流を制御する。
【００３８】これにより、第１のレプリカ回路21のVCR2
12および第２のレプリカ回路22の定抵抗素子222 の共通
接続ノードの電圧と制御電圧Vcont 入力とが同じ電圧値
になるようにフィードバック制御する。
12および第２のレプリカ回路22の定抵抗素子222 の共通
接続ノードの電圧と制御電圧Vcont 入力とが同じ電圧値
になるようにフィードバック制御する。
【００３９】なお、前記オペアンプ24の一例は、入力用
の一対のＰＭＯＳトランジスタ242、243 のソース共通
接続ノードと電源ノードとの間に前記電流源用のＰＭＯ
Ｓトランジスタ241 が接続され、上記入力用の一対のＰ
ＭＯＳトランジスタ242 、243の各ドレインと接地電位G
ND との間にＮＭＯＳトランジスタ244 、245 からなる
カレントミラー型負荷回路が接続されている。
の一対のＰＭＯＳトランジスタ242、243 のソース共通
接続ノードと電源ノードとの間に前記電流源用のＰＭＯ
Ｓトランジスタ241 が接続され、上記入力用の一対のＰ
ＭＯＳトランジスタ242 、243の各ドレインと接地電位G
ND との間にＮＭＯＳトランジスタ244 、245 からなる
カレントミラー型負荷回路が接続されている。
【００４０】上記構成のVCO において、バッファ回路23
は、第３のＮＭＯＳトランジスタ231 の電流が第２のバ
イアス電圧VCN により制御されるので、VCR232の第３の
ＮＭＯＳトランジスタ側の一端から電圧可変遅延セル10
のVCR11 に供給される第１のバイアス電圧VCP のレベル
は、制御電圧Vcont 入力と等しくはならない。つまり、
バッファ回路23で生成される第１のバイアス電圧VCP
は、電圧可変遅延セル10のVCR11 の電流が、第１のレプ
リカ回路21のVCR212の電流と第２のレプリカ回路22の定
抵抗素子222 の電流を平均した電流になるようなレベル
で生成される。
は、第３のＮＭＯＳトランジスタ231 の電流が第２のバ
イアス電圧VCN により制御されるので、VCR232の第３の
ＮＭＯＳトランジスタ側の一端から電圧可変遅延セル10
のVCR11 に供給される第１のバイアス電圧VCP のレベル
は、制御電圧Vcont 入力と等しくはならない。つまり、
バッファ回路23で生成される第１のバイアス電圧VCP
は、電圧可変遅延セル10のVCR11 の電流が、第１のレプ
リカ回路21のVCR212の電流と第２のレプリカ回路22の定
抵抗素子222 の電流を平均した電流になるようなレベル
で生成される。
【００４１】したがって、図１（ａ）のVCO の発振周波
数f は次式で示される。
数f は次式で示される。
【００４２】
1/f=Reff＊Ceff=2*(dVcp／dVcont)*Ceff/{k*(Vcont-Vt)+1/R} ……（２）
ここで、ReffはVCR11 の実効抵抗、Ceffは電圧可変遅延
セル10の実効容量、VtはVCR11 を構成するＰＭＯＳトラ
ンジスタP1、P2の閾値電圧、R は定抵抗素子222 の抵抗
値である。
セル10の実効容量、VtはVCR11 を構成するＰＭＯＳトラ
ンジスタP1、P2の閾値電圧、R は定抵抗素子222 の抵抗
値である。
【００４３】上式（２）は、従来例における前式（１）
と比べて、微分項(dVcp/dVcont) と、1/R に比例したオ
フセット項が存在し、微分項(dVcp/dVcont) はVCR11 の
線形性( △R/△V ) が良ければほぼ定数と見なすことが
できる。したがって、上式（２）式で示されるVCO の発
振周波数f は、1/R に比例したオフセットを持ち、制御
電圧Vcont 入力の変化に比例して直線的に変化する。
と比べて、微分項(dVcp/dVcont) と、1/R に比例したオ
フセット項が存在し、微分項(dVcp/dVcont) はVCR11 の
線形性( △R/△V ) が良ければほぼ定数と見なすことが
できる。したがって、上式（２）式で示されるVCO の発
振周波数f は、1/R に比例したオフセットを持ち、制御
電圧Vcont 入力の変化に比例して直線的に変化する。
【００４４】図２は、図１（ａ）のVCO の発振周波数f
の特性を実線で示し、対比のために従来例のVCO の発振
周波数f の特性を点線で示している。
の特性を実線で示し、対比のために従来例のVCO の発振
周波数f の特性を点線で示している。
【００４５】図１（ａ）のVCO の発振周波数f の特性
は、図２中に実線で示すように、制御電圧Vcont の変化
に比例して直線的に変化するが、1/R に比例したオフセ
ットを持つので、その傾きは従来例よりも緩やかであ
る。
は、図２中に実線で示すように、制御電圧Vcont の変化
に比例して直線的に変化するが、1/R に比例したオフセ
ットを持つので、その傾きは従来例よりも緩やかであ
る。
【００４６】即ち、図１のVCO においては、VCR212を用
いた第１のレプリカ回路21および定抵抗素子222 を用い
た第２のレプリカ回路回路22を併用することにより、周
波数特性にオフセットを持たせ、周波数特性の傾きを緩
やかにすることにより、高周波領域でのVCO のゲインを
抑制することが可能になり、VCO のゲインを抑制したま
ま高周波のクロック信号を得る（ノイズ耐性に優れたVC
O を得る）ことが可能となる。
いた第１のレプリカ回路21および定抵抗素子222 を用い
た第２のレプリカ回路回路22を併用することにより、周
波数特性にオフセットを持たせ、周波数特性の傾きを緩
やかにすることにより、高周波領域でのVCO のゲインを
抑制することが可能になり、VCO のゲインを抑制したま
ま高周波のクロック信号を得る（ノイズ耐性に優れたVC
O を得る）ことが可能となる。
【００４７】＜第１の実施形態の変形例１＞前記第１の
実施形態では、周波数特性にオフセットを持たせること
によりVCOの高周波でのゲインを抑制できる反面、VCO
の周波数帯域が狭くなってしまう。この点を解決するた
めにオフセットの有無の切換機能を備えた変形例１を以
下に説明する。
実施形態では、周波数特性にオフセットを持たせること
によりVCOの高周波でのゲインを抑制できる反面、VCO
の周波数帯域が狭くなってしまう。この点を解決するた
めにオフセットの有無の切換機能を備えた変形例１を以
下に説明する。
【００４８】図３は、第１の実施形態の変形例１に係る
VCO を示している。
VCO を示している。
【００４９】このVCO は、第１の実施形態のVCO と比べ
て、第２のレプリカ回路22において、（１）定抵抗素子
222 の電流パスを遮断制御するスイッチ素子が付加（本
例では、定抵抗素子222 と電源ノードとの間にＰＭＯＳ
トランジスタ224 が挿入）されており、このＰＭＯＳト
ランジスタ224 は、そのゲートに入力するオフセット制
御信号0ffsetがインバータ225 により反転された信号に
より選択的に駆動される点、（２）前記ノーマリオンの
ＮＭＯＳトランジスタ223 に代えて、前記オフセット制
御信号0ffsetによりスイッチ制御されるＮＭＯＳトラン
ジスタ223aが用いられる点が異なり、その他は同じであ
るので図１中と同一符号を付している。
て、第２のレプリカ回路22において、（１）定抵抗素子
222 の電流パスを遮断制御するスイッチ素子が付加（本
例では、定抵抗素子222 と電源ノードとの間にＰＭＯＳ
トランジスタ224 が挿入）されており、このＰＭＯＳト
ランジスタ224 は、そのゲートに入力するオフセット制
御信号0ffsetがインバータ225 により反転された信号に
より選択的に駆動される点、（２）前記ノーマリオンの
ＮＭＯＳトランジスタ223 に代えて、前記オフセット制
御信号0ffsetによりスイッチ制御されるＮＭＯＳトラン
ジスタ223aが用いられる点が異なり、その他は同じであ
るので図１中と同一符号を付している。
【００５０】即ち、図３のVCO において、制御信号0ffs
etが"H" の場合は、第２のレプリカ回路22のＰＭＯＳト
ランジスタ224 およびＮＭＯＳトランジスタ223aがオン
になって定抵抗素子222 に電流が流れるので、第１の実
施形態のVCO の構成と同じようになり、VCO の発振周波
数f の特性は図２中に実線で示したようにオフセットを
持つようになり、高周波でのゲインを抑制し、高周波の
クロック信号を得ることができる これに対して、制御信号0ffsetが"L" の場合は、第２の
レプリカ回路22のＰＭＯＳトランジスタ224 およびＮＭ
ＯＳトランジスタ223aがオフになって定抵抗素子222 の
電流は遮断されるので、従来例のVCO の構成と同じよう
になり、VCO の発振周波数f の特性は図２中に点線で示
したようにオフセットを持たなくなるので、低周波領域
まで動作させることができる。
etが"H" の場合は、第２のレプリカ回路22のＰＭＯＳト
ランジスタ224 およびＮＭＯＳトランジスタ223aがオン
になって定抵抗素子222 に電流が流れるので、第１の実
施形態のVCO の構成と同じようになり、VCO の発振周波
数f の特性は図２中に実線で示したようにオフセットを
持つようになり、高周波でのゲインを抑制し、高周波の
クロック信号を得ることができる これに対して、制御信号0ffsetが"L" の場合は、第２の
レプリカ回路22のＰＭＯＳトランジスタ224 およびＮＭ
ＯＳトランジスタ223aがオフになって定抵抗素子222 の
電流は遮断されるので、従来例のVCO の構成と同じよう
になり、VCO の発振周波数f の特性は図２中に点線で示
したようにオフセットを持たなくなるので、低周波領域
まで動作させることができる。
【００５１】なお、上記スイッチ用のＰＭＯＳトランジ
スタ224 の抵抗値が定抵抗素子222に比べて十分小さく
なるように設定すれば、上記ＰＭＯＳトランジスタ224
を挿入したことによる周波数特性への影響は殆んど生じ
ない。
スタ224 の抵抗値が定抵抗素子222に比べて十分小さく
なるように設定すれば、上記ＰＭＯＳトランジスタ224
を挿入したことによる周波数特性への影響は殆んど生じ
ない。
【００５２】＜第１の実施形態の変形例２＞前記第１の
実施形態の変形例１では、第２のレプリカ回路22の負荷
回路としてスイッチ用のＰＭＯＳトランジスタ224 、定
抵抗素子222 、スイッチ用のＮＭＯＳトランジスタ223a
は１組だけ設けたが、これを複数組設けた変形例２を以
下に説明する。
実施形態の変形例１では、第２のレプリカ回路22の負荷
回路としてスイッチ用のＰＭＯＳトランジスタ224 、定
抵抗素子222 、スイッチ用のＮＭＯＳトランジスタ223a
は１組だけ設けたが、これを複数組設けた変形例２を以
下に説明する。
【００５３】図４は、第１の実施形態の変形例２に係る
VCO の一部（第２のレプリカ回路22a ）を示している。
VCO の一部（第２のレプリカ回路22a ）を示している。
【００５４】このVCO における第２のレプリカ回路22a
は、負荷回路として、スイッチ用のＰＭＯＳトランジス
タ224 、定抵抗素子222 、スイッチ用のＮＭＯＳトラン
ジスタ223aが複数（ｎ）組設けられており、それぞれ対
応して制御信号0ffset1 〜0ffsetn 入力により選択的に
駆動される。
は、負荷回路として、スイッチ用のＰＭＯＳトランジス
タ224 、定抵抗素子222 、スイッチ用のＮＭＯＳトラン
ジスタ223aが複数（ｎ）組設けられており、それぞれ対
応して制御信号0ffset1 〜0ffsetn 入力により選択的に
駆動される。
【００５５】このVCO において、制御信号0ffset1 〜0f
fsetn の全てが"H" の場合は、ｎ組の負荷回路の各定抵
抗素子222 に電流が流れるので、VCO の発振周波数f の
特性は図２中に実線で示したようにオフセットを持つよ
うになり、高周波でのゲインを抑制し、高周波のクロッ
ク信号を得ることができる ここで、制御信号0ffset1 〜0ffsetn の一部が"H" で残
りが"L" の場合は、ｎ組の負荷回路の一部において定抵
抗素子222 に電流が流れるので、VCO の発振周波数f の
特性は図２中に実線で示したオフセットより小さなオフ
セットを持つようになる。
fsetn の全てが"H" の場合は、ｎ組の負荷回路の各定抵
抗素子222 に電流が流れるので、VCO の発振周波数f の
特性は図２中に実線で示したようにオフセットを持つよ
うになり、高周波でのゲインを抑制し、高周波のクロッ
ク信号を得ることができる ここで、制御信号0ffset1 〜0ffsetn の一部が"H" で残
りが"L" の場合は、ｎ組の負荷回路の一部において定抵
抗素子222 に電流が流れるので、VCO の発振周波数f の
特性は図２中に実線で示したオフセットより小さなオフ
セットを持つようになる。
【００５６】これに対して、制御信号0ffset1 〜0ffset
n の全てが"L" の場合は、ｎ組の負荷回路の全てにおい
て定抵抗素子222 の電流は遮断されるので、従来例のVC
O の構成と同じようになり、VCO の発振周波数f の特性
は図２中に点線で示したようにオフセットを持たなくな
るので、低周波領域まで動作させることができる。
n の全てが"L" の場合は、ｎ組の負荷回路の全てにおい
て定抵抗素子222 の電流は遮断されるので、従来例のVC
O の構成と同じようになり、VCO の発振周波数f の特性
は図２中に点線で示したようにオフセットを持たなくな
るので、低周波領域まで動作させることができる。
【００５７】したがって、図４に示したｎ組の第２のレ
プリカ回路を用いたVCO によれば、制御信号0ffset1 〜
0ffsetn によってオフセットの有無の切換機能およびオ
フセット量の切換機能を備えることができる。
プリカ回路を用いたVCO によれば、制御信号0ffset1 〜
0ffsetn によってオフセットの有無の切換機能およびオ
フセット量の切換機能を備えることができる。
【００５８】＜第１の実施形態の変形例３＞第１の実施
形態の変形例１のように周波数特性のオフセットの有無
の切換機能を備えたVCO を用い、かつ、VCO の出力クロ
ックまたはそれを分周する分周器の分周出力クロックを
選択可能に構成した変形例を以下に説明する。
形態の変形例１のように周波数特性のオフセットの有無
の切換機能を備えたVCO を用い、かつ、VCO の出力クロ
ックまたはそれを分周する分周器の分周出力クロックを
選択可能に構成した変形例を以下に説明する。
【００５９】図５は、第１の実施形態の変形例３に係る
拡張型VCO を示している。
拡張型VCO を示している。
【００６０】この拡張型VCO は、オフセットの有無の切
換機能を備えたVCO50 と、このVCO50の出力クロックを1
／N に分周する分周器(Divider)51 と、VCO50 の出力
および分周器51の出力のいずれかを選択可能なマルチプ
レクサ(MPX)52 とを備えている。
換機能を備えたVCO50 と、このVCO50の出力クロックを1
／N に分周する分周器(Divider)51 と、VCO50 の出力
および分周器51の出力のいずれかを選択可能なマルチプ
レクサ(MPX)52 とを備えている。
【００６１】図５の拡張型VCO によれば、VCO50 のオフ
セットの有無を制御し、マルチプレクサ52により分周の
有無を選択制御することにより、オフセットの有無と分
周の有無の組み合わせを任意に選択することが可能にな
る。これにより、ゲインを抑制しつつ、広い周波数帯域
をカバーすることが可能となり、周波数帯域とゲインを
任意に調整することが可能になる。
セットの有無を制御し、マルチプレクサ52により分周の
有無を選択制御することにより、オフセットの有無と分
周の有無の組み合わせを任意に選択することが可能にな
る。これにより、ゲインを抑制しつつ、広い周波数帯域
をカバーすることが可能となり、周波数帯域とゲインを
任意に調整することが可能になる。
【００６２】図６は、図５の拡張型VCO の周波数特性の
数例を示している。
数例を示している。
【００６３】図６中のＡ１は、オフセット有り、分周無
しの場合に得られる特性である。
しの場合に得られる特性である。
【００６４】また、図６中のＡ２は、オフセット有り、
分周有りの場合に得られる特性である。
分周有りの場合に得られる特性である。
【００６５】また、図６中のＢ１は、オフセット無し、
分周無し（例えば1 ／2 分周）の場合に得られる特性で
ある。
分周無し（例えば1 ／2 分周）の場合に得られる特性で
ある。
【００６６】また、図６中のＢ２は、オフセット無し、
分周有りの場合に得られる特性である。
分周有りの場合に得られる特性である。
【００６７】なお、前記分周器51として、分周数N が可
変のものを用いれば、分周数N を制御することにより周
波数特性の傾きを制御することが可能になり、周波数帯
域とゲインを最適に調整することが可能になる。
変のものを用いれば、分周数N を制御することにより周
波数特性の傾きを制御することが可能になり、周波数帯
域とゲインを最適に調整することが可能になる。
【００６８】＜第２の実施形態＞図７（ａ）は、本発明
の第２の実施形態に係るVCO を示している。
の第２の実施形態に係るVCO を示している。
【００６９】このVCO は、第１の実施形態のVCO と比べ
て、（１）第２のレプリカ回路22が省略されており、
（２）電圧可変遅延セル10a 、第１のレプリカ回路21a
、バッファ回路23a の構成が異なり、その他は同じで
あるので図１中と同一符号を付している。
て、（１）第２のレプリカ回路22が省略されており、
（２）電圧可変遅延セル10a 、第１のレプリカ回路21a
、バッファ回路23a の構成が異なり、その他は同じで
あるので図１中と同一符号を付している。
【００７０】上記電圧可変遅延セル10a のVCR11 、第１
のレプリカ回路21a のVCR212a 、バッファ回路23a のVC
R232a は、第１の実施形態のVCO の電圧可変遅延セル1
0、第１のレプリカ回路21、バッファ回路23と比べて、
それぞれ対応してVCR11 、212、232 に並列に定抵抗素
子R が付加接続されいる。
のレプリカ回路21a のVCR212a 、バッファ回路23a のVC
R232a は、第１の実施形態のVCO の電圧可変遅延セル1
0、第１のレプリカ回路21、バッファ回路23と比べて、
それぞれ対応してVCR11 、212、232 に並列に定抵抗素
子R が付加接続されいる。
【００７１】図７（ｂ）は、図１（ａ）中の電圧可変遅
延セル10a のVCR11 、第１のレプリカ回路21a のVCR212
a 、バッファ回路23a においてVCR に定抵抗素子R が並
列接続された回路例を示す。
延セル10a のVCR11 、第１のレプリカ回路21a のVCR212
a 、バッファ回路23a においてVCR に定抵抗素子R が並
列接続された回路例を示す。
【００７２】ここで、VCR は、図１（ｂ）に示したよう
に、第１のＰＭＯＳトランジスタP1と第２のＰＭＯＳト
ランジスタP2とが並列接続され、第２のＰＭＯＳトラン
ジスタP2のゲート・ドレイン同士が短絡接続されてお
り、第１のＰＭＯＳトランジスタP1のゲートにバイアス
電圧VCP が入力する。定抵抗素子R は、ポリシリコン抵
抗、拡散抵抗などの受動素子が用いられる。
に、第１のＰＭＯＳトランジスタP1と第２のＰＭＯＳト
ランジスタP2とが並列接続され、第２のＰＭＯＳトラン
ジスタP2のゲート・ドレイン同士が短絡接続されてお
り、第１のＰＭＯＳトランジスタP1のゲートにバイアス
電圧VCP が入力する。定抵抗素子R は、ポリシリコン抵
抗、拡散抵抗などの受動素子が用いられる。
【００７３】したがって、図７（ａ）のVCO の発振周波
数f は次式 1/f=Reff＊Ceff=Ceff/{k*(Vcont-Vt)+1/R} …（３） で示され、前式（２）と同様に1/R に比例したオフセッ
ト項が存在する。
数f は次式 1/f=Reff＊Ceff=Ceff/{k*(Vcont-Vt)+1/R} …（３） で示され、前式（２）と同様に1/R に比例したオフセッ
ト項が存在する。
【００７４】したがって、第２の実施形態のVCO は、前
述した第１の実施形態のVCO と同様の効果が得られる。
但し、定抵抗素子13は、ＰＭＯＳトランジスタP1、P2に
比べて、LSI チップ上に広いパターン面積を要するの
で、各電圧可変遅延セルへの定抵抗素子13の追加は、第
１の実施形態と比べてチップ面積の増加をまねく。
述した第１の実施形態のVCO と同様の効果が得られる。
但し、定抵抗素子13は、ＰＭＯＳトランジスタP1、P2に
比べて、LSI チップ上に広いパターン面積を要するの
で、各電圧可変遅延セルへの定抵抗素子13の追加は、第
１の実施形態と比べてチップ面積の増加をまねく。
【００７５】＜第３の実施形態＞第３の実施形態は、第
１の実施形態あるいはその変形例、あるいは第２の実施
形態のVCO を用いてPLL を構成したものである。
１の実施形態あるいはその変形例、あるいは第２の実施
形態のVCO を用いてPLL を構成したものである。
【００７６】図８は、第３の実施形態に係るPLL の一例
を示す。
を示す。
【００７７】このPLL は、VCO80 の出力クロックと入力
クロックとを位相比較するデジタル位相比較回路(Phase
COMP)81と、この位相比較回路81の比較出力に応じて制
御電圧Vcont を生成し、VCO のバイアス回路に入力する
例えばチャージポンプ(Charge Pump) 型の制御電圧生成
回路82とを備えている。これにより、VCO80 の出力クロ
ックの位相を入力クロックの位相に同期させることがで
きる。
クロックとを位相比較するデジタル位相比較回路(Phase
COMP)81と、この位相比較回路81の比較出力に応じて制
御電圧Vcont を生成し、VCO のバイアス回路に入力する
例えばチャージポンプ(Charge Pump) 型の制御電圧生成
回路82とを備えている。これにより、VCO80 の出力クロ
ックの位相を入力クロックの位相に同期させることがで
きる。
【００７８】第３の実施形態のPLL は、前述したように
ノイズ耐性に優れたVCO80 を用いているので、ノイズ耐
性に優れたPLL を実現できる。
ノイズ耐性に優れたVCO80 を用いているので、ノイズ耐
性に優れたPLL を実現できる。
【００７９】＜第４の実施形態＞第１の実施形態乃至第
３の実施形態では、本発明の差動型の電圧制御遅延回路
をVCO あるいはそれを用いたPLL に適用した例を説明し
たが、本発明の差動型の電圧制御遅延回路を電圧制御型
遅延(Voltage Controlled Delay ：VCD)回路あるいはそ
れを用いたディレイ・ロックド・ループ（Delay Locked
Loop ：DLL ）に適用することも可能である。
３の実施形態では、本発明の差動型の電圧制御遅延回路
をVCO あるいはそれを用いたPLL に適用した例を説明し
たが、本発明の差動型の電圧制御遅延回路を電圧制御型
遅延(Voltage Controlled Delay ：VCD)回路あるいはそ
れを用いたディレイ・ロックド・ループ（Delay Locked
Loop ：DLL ）に適用することも可能である。
【００８０】即ち、例えば第１の実施形態に示したよう
な電圧可変遅延セル10の複数個をカスケード接続し、各
段の電圧可変遅延セル10のVCR11 にバイアス回路20から
バイアス電圧VCP 、VCN を供給することによって電圧制
御型遅延回路を実現することが可能である。
な電圧可変遅延セル10の複数個をカスケード接続し、各
段の電圧可変遅延セル10のVCR11 にバイアス回路20から
バイアス電圧VCP 、VCN を供給することによって電圧制
御型遅延回路を実現することが可能である。
【００８１】このような電圧制御型遅延回路によれば、
本発明に係るノイズ耐性に優れた電圧可変遅延セルを用
いているので、ノイズ耐性に優れた電圧制御型遅延回路
を実現することができる。
本発明に係るノイズ耐性に優れた電圧可変遅延セルを用
いているので、ノイズ耐性に優れた電圧制御型遅延回路
を実現することができる。
【００８２】
【発明の効果】上述したように本発明の半導体集積回路
によれば、差動型の電圧可変遅延セルにバイアス電圧を
供給するバイアス回路に対する制御電圧入力の変化量に
対する電圧可変遅延セルの遅延量の変化量を抑制するこ
とができる。
によれば、差動型の電圧可変遅延セルにバイアス電圧を
供給するバイアス回路に対する制御電圧入力の変化量に
対する電圧可変遅延セルの遅延量の変化量を抑制するこ
とができる。
【００８３】これにより、電圧制御型発振器に適用した
場合に高周波領域でノイズ耐性を損なわずにクロック信
号を生成することができ、電圧制御型遅延回路に適用し
た場合にノイズ耐性を損なわずに良好な遅延制御特性を
得ることができる。
場合に高周波領域でノイズ耐性を損なわずにクロック信
号を生成することができ、電圧制御型遅延回路に適用し
た場合にノイズ耐性を損なわずに良好な遅延制御特性を
得ることができる。
【図１】本発明の半導体集積回路に内蔵された第１の実
施形態に係るVCO の一例および電圧可変遅延セル中の電
圧可変抵抗素子の具体例を示す回路図。
施形態に係るVCO の一例および電圧可変遅延セル中の電
圧可変抵抗素子の具体例を示す回路図。
【図２】図１のVCO の発振周波数の特性（実線）および
対比のために従来例のVCO の発振周波数の特性（点線）
を示す特性図。
対比のために従来例のVCO の発振周波数の特性（点線）
を示す特性図。
【図３】第１の実施形態の変形例１（オフセットの有無
の切換機能を付加した例）に係るVCO を示す回路図。
の切換機能を付加した例）に係るVCO を示す回路図。
【図４】第１の実施形態の変形例２に係るVCO の一部を
示す回路図。
示す回路図。
【図５】第１の実施形態の変形例３に係る拡張型VCO
（オフセットの有無の切換機能と分周の有無の選択機能
を組み合わせた例）の一部を示すブロック図。
（オフセットの有無の切換機能と分周の有無の選択機能
を組み合わせた例）の一部を示すブロック図。
【図６】図５の拡張型VCO の周波数特性の数例を示す特
性図。
性図。
【図７】本発明の第２の実施形態に係るVCO の一例およ
び電圧可変抵抗素子VCR に定抵抗素子R が並列接続され
た回路例を示す図。
び電圧可変抵抗素子VCR に定抵抗素子R が並列接続され
た回路例を示す図。
【図８】第３の実施形態に係るPLL の一例を示すブロッ
ク図。
ク図。
【図９】従来の半導体集積回路に内蔵されたVCO の一例
および電圧可変遅延セル中の電圧可変抵抗素子の具体例
を示す回路図。
および電圧可変遅延セル中の電圧可変抵抗素子の具体例
を示す回路図。
【図１０】図９のVCO における制御電圧Vcont と発振周
波数f との関係を示す特性図。
波数f との関係を示す特性図。
10…電圧可変遅延セル、
11…VCR 、
12…電流源用のＮＭＯＳトランジスタ、
20…バイアス回路、
21…第１のレプリカ回路、
211 、213 …ＮＭＯＳトランジスタ、
212 …VCR 、
22…第２のレプリカ回路、
221 、223 …ＮＭＯＳトランジスタ、
222 …定抵抗素子、
23…バッファ回路、
231 、233 …ＮＭＯＳトランジスタ、
232 …VCR 、
24…オペアンプ（Op-Amp）、
25…自己バイアス回路(Self Bias Circuitry )。
Claims (12)
- 【請求項１】 ＭＯＳ型差動増幅回路の負荷抵抗として
電圧可変抵抗素子が接続されてなり、前記電圧可変抵抗
素子の抵抗値が第１のバイアス電圧に応じて制御される
とともに前記ＭＯＳ型差動増幅回路の電流源トランジス
タの電流が第２のバイアス電圧に応じて制御される差動
型の電圧可変遅延セルと、 前記電圧可変遅延セルと等価な構成を有する第１のレプ
リカ回路および前記電圧可変遅延セルの電圧可変抵抗素
子を定抵抗素子に置換したものと等価な構成を有する第
２のレプリカ回路を用いて前記第１のバイアス電圧およ
び第２のバイアス電圧を生成し、電圧可変遅延セルに供
給するバイアス回路とを具備することを特徴とする半導
体集積回路。 - 【請求項２】 前記バイアス回路は、 前記電圧可変遅延セルの電圧可変抵抗素子と等価な構成
を有する電圧可変抵抗素子が第１のＭＯＳトランジスタ
の負荷抵抗として接続され、前記負荷抵抗が制御電圧入
力に応じて抵抗値が制御される第１のレプリカ回路と、 定抵抗素子が第２のＭＯＳトランジスタの負荷抵抗とし
て接続され、前記定抵抗素子の第２のＭＯＳトランジス
タ側の一端が前記第１のレプリカ回路の電圧可変抵抗素
子の第１のＭＯＳトランジスタ側の一端に接続された第
２のレプリカ回路と、 前記電圧可変遅延セルの電圧可変抵抗素子と等価な構成
を有する電圧可変抵抗素子が第３のＭＯＳトランジスタ
の負荷抵抗として接続され、前記第１のバイアス電圧を
生成して前記電圧可変遅延セルの電圧可変抵抗素子に供
給するバッファ回路と、 前記第１のレプリカ回路の電圧可変抵抗素子および第２
のレプリカ回路の定抵抗素子の共通接続ノードの電圧と
制御電圧入力とを比較して第２のバイアス電圧を生成
し、前記第１のＭＯＳトランジスタ、第２のＭＯＳトラ
ンジスタ、第３のＭＯＳトランジスタおよびＭＯＳ型差
動増幅回路の電流源トランジスタの電流を制御し、前記
共通接続ノードの電圧と制御電圧入力とが等しい電圧値
になるようにフィードバック制御するＭＯＳ型演算増幅
回路とを具備し、 前記バッファ回路で生成される第１のバイアス電圧と前
記制御電圧入力とは電圧値が異なり、前記電圧可変遅延
セルの電圧可変抵抗素子の電流は前記第１のレプリカ回
路の電圧可変抵抗素子の電流と第２のレプリカ回路の定
抵抗素子の電流を平均した電流に等しくなることを特徴
とする請求項１記載の半導体集積回路。 - 【請求項３】 前記第２のレプリカ回路は、前記定抵抗
素子の電流パスを遮断制御するスイッチ素子が付加さ
れ、前記スイッチ素子が制御入力により選択的に駆動さ
れることを特徴とする請求項１または２記載の半導体集
積回路。 - 【請求項４】 前記第２のレプリカ回路は、第２のＭＯ
Ｓトランジスタの負荷抵抗として定抵抗素子が接続され
るとともに前記定抵抗素子の電流パスを遮断制御するス
イッチ素子が付加された回路を複数組有し、各組の回路
におけるスイッチ素子が制御入力により選択的に駆動さ
れることを特徴とする請求項１または２記載の半導体集
積回路。 - 【請求項５】 ＭＯＳ型差動増幅回路の負荷抵抗として
電圧可変抵抗素子および定抵抗素子が並列に接続されて
なり、前記電圧可変抵抗素子の抵抗値が第１のバイアス
電圧に応じて制御されるとともに前記ＭＯＳ型差動増幅
回路の電流源トランジスタの電流が第２のバイアス電圧
に応じて制御される差動型の電圧可変遅延セルと、 前記電圧可変遅延セルと等価な構成を有するレプリカ回
路を用いて前記第１のバイアス電圧および第２のバイア
ス電圧を生成し、電圧可変遅延セルに供給するバイアス
回路とを具備することを特徴とする半導体集積回路。 - 【請求項６】 前記バイアス回路は、 前記電圧可変遅延セルの電圧可変抵抗素子と等価な構成
を有する電圧可変抵抗素子が第１のＭＯＳトランジスタ
の負荷抵抗として接続され、前記負荷抵抗が制御電圧入
力に応じて抵抗値が制御される第１のレプリカ回路と、 前記電圧可変遅延セルの電圧可変抵抗素子と等価な構成
を有する電圧可変抵抗素子が第２のＭＯＳトランジスタ
の負荷抵抗として接続され、前記制御電圧入力と等しい
第１のバイアス電圧を生成して前記電圧可変遅延セルの
電圧可変抵抗素子に供給するバッファ回路と、 前記第１のレプリカ回路における電圧可変抵抗素子の第
１のＭＯＳトランジスタ側の一端の電圧と制御電圧入力
とを比較し、第２のバイアス電圧を生成して前記第１の
ＭＯＳトランジスタ、第２のＭＯＳトランジスタおよび
ＭＯＳ型差動増幅回路の電流源トランジスタの電流を制
御し、前記第１のＭＯＳトランジスタ側の一端の電圧と
制御電圧入力が同じ電圧値になるようにフィードバック
制御するＭＯＳ型演算増幅回路とを具備することを特徴
とする請求項５記載の半導体集積回路。 - 【請求項７】 前記定抵抗素子は受動素子で構成される
ことを特徴とする請求項１乃至６のいずれか１つに記載
の半導体集積回路。 - 【請求項８】 前記電圧可変遅延セルは複数設けられ、
この複数の電圧可変遅延セルがリング状に接続されて電
圧制御型発振器を構成することを特徴とする請求項１乃
至７のいずれか１つに記載の半導体集積回路。 - 【請求項９】 前記電圧制御型発振器の出力を1 ／N に
分周する分周器と、前記電圧制御型発振器の出力および
前記分周器の出力のいずれかを選択可能なマルチプレク
サをさらに具備することを特徴とする請求項８記載の半
導体集積回路。 - 【請求項１０】 前記電圧制御型発振器を用いて構成さ
れたフェーズ・ロックド・ループを内蔵することを特徴
とする請求項８または９記載の半導体集積回路。 - 【請求項１１】 前記電圧可変遅延セルは複数設けら
れ、この複数の電圧可変遅延セルがカスケード状に接続
されて電圧制御型遅延回路を構成することを特徴とする
請求項１乃至７のいずれか１つに記載の半導体集積回
路。 - 【請求項１２】 前記電圧制御型遅延回路はディレイ・
ロックド・ループに用いられていることを特徴とする請
求項１１記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001293620A JP4025043B2 (ja) | 2001-09-26 | 2001-09-26 | 半導体集積回路 |
| US10/253,935 US6724230B2 (en) | 2001-09-26 | 2002-09-25 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001293620A JP4025043B2 (ja) | 2001-09-26 | 2001-09-26 | 半導体集積回路 |
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|---|---|
| JP2003100882A true JP2003100882A (ja) | 2003-04-04 |
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Family
ID=19115371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001293620A Expired - Fee Related JP4025043B2 (ja) | 2001-09-26 | 2001-09-26 | 半導体集積回路 |
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2001
- 2001-09-26 JP JP2001293620A patent/JP4025043B2/ja not_active Expired - Fee Related
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2002
- 2002-09-25 US US10/253,935 patent/US6724230B2/en not_active Expired - Fee Related
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| US6724230B2 (en) | 2004-04-20 |
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