KR100719987B1 - 발진기 - Google Patents

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KR100719987B1
KR100719987B1 KR1020060011563A KR20060011563A KR100719987B1 KR 100719987 B1 KR100719987 B1 KR 100719987B1 KR 1020060011563 A KR1020060011563 A KR 1020060011563A KR 20060011563 A KR20060011563 A KR 20060011563A KR 100719987 B1 KR100719987 B1 KR 100719987B1
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후또시 와까이
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산요덴키가부시키가이샤
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Abstract

차동 증폭 회로를 이용한 발진 주파수 제어를 행하는 전류 제어형 발진기에 있어서, 차동 증폭 회로의 출력 특성의 직선 영역의 기울기나 폭에 기인하여, 위상 잡음 특성의 열화나 발진 주파수 제어의 데드로크가 생길 수 있다. 본 발명은, 발진 주파수 제어 회로를 구성하는 차동 증폭 회로의 차동쌍의 각 전류 경로에 저항을 삽입하고, 차동쌍의 출력 전류 Ia, Ib의 직선 영역에서의 기울기를 완만하게 한다. 또한 그 차동쌍의 한쪽의 트랜지스터의 베이스에 인가하는 기준 전압을 낮게 설정함으로써, 직선 영역을 저전압측으로 시프트시켜서, 저전압측의 포화 영역이 발생하지 않도록 한다. 또한, 전류 제어형 발진 회로의 출력 신호와 기준 신호와의 위상의 비교 결과를 발진 주파수 제어 전압 Vtune으로 변환할 때에, 회로 공통의 정전압 전원 Vcc 대신에 레귤레이터의 출력에 의해 Vtune의 상한 전압을 제한함으로써, 직선 영역보다 상측의 포화 영역으로 Vtune이 이동하지 않도록 한다.
전류 제어형 발진 회로, LPF, PLL, 크로스 커플 차동쌍, 레귤레이터

Description

발진기{OSCILLATOR}
도 1은 실시예에 따른 발진기의 개략의 구성을 도시하는 블록도.
도 2는 보간형 지연 회로의 개략의 회로도.
도 3은 실시예에 따른 PLL의 구성을 도시하는 모식적인 회로도.
도 4는 실시예에 따른 발진 주파수 제어 회로의 개략의 구성을 도시하는 회로도.
도 5는 실시예에 따른 발진 주파수 제어 회로에서의 전류 Ia 및 Ib의 Vtune에 대한 변화를 나타내는 그래프.
도 6은 종래의 발진기의 블록도.
도 7은 종래의 PLL의 구성을 도시하는 모식적인 회로도.
도 8은 종래의 발진 주파수 제어 회로의 회로도.
도 9는 종래의 발진 주파수 제어 회로에서의 전류 Ia 및 Ib의 Vtune에 대한 변화를 나타내는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
2 : 전류 제어형 발진 회로
6 : 기준 신호원
8 : LPF
20 : PLL
22 : 발진 주파수 제어 회로
24 : 보간형 지연 회로
26, 28, 30 : 차동 증폭 회로
32 : 크로스 커플 차동쌍
40 : 레귤레이터
본 발명은, 전기적인 발진 신호를 생성하는 발진기에 관한 것으로, 특히 그 동작의 안정화에 관한 것이다.
도 6은 종래의 발진기의 블록도이다. 이 발진기는 전류 제어형 발진 회로(2), 페이즈 로크 회로(PLL: Phase Locked Loop)(4), 기준 신호원(6), 저역 통과 필터(LPF: Low Pass Filter)(8), 발진 주파수 제어 회로(10)를 포함하여 구성된다.
전류 제어형 발진 회로(2)는, 입력단으로부터 출력단으로의 신호의 전달 시간이 발진 주파수 제어 회로(10)가 출력하는 전류에 따라서 가변 제어되는 보간형 지연 회로를 복수단 접속한 차동형 링오실레이터이다.
PLL(4)은, 전류 제어형 발진 회로(2)가 출력하는 출력 발진 신호 Vout과 기준 신호원(6)이 출력하는 기준 신호와의 위상차에 따른 발진 주파수 제어 전압 Vtune을 생성하여 출력한다. 도 7은 종래의 PLL(4)의 구성을 도시하는 모식적인 회로도이다. PLL(4)은 위상 비교 회로(12), 스위치 제어 회로(14), 전계 효과 트랜지스터(FET: Field Effect Transistor)(16, 18)를 포함하여 구성된다. 위상 비교 회로(12)는 출력 발진 신호 Vout과 기준 신호 S를 입력받아, 이들 신호간의 위상차를 검출한다. 스위치 제어 회로(14)는, 위상 비교 회로(12)에서의 비교 결과 신호를 받아, FET(16, 18)를 선택적으로 온 상태로 하는 스위치 제어 신호를 생성한다. FET(16)는 정전압의 전원 Vcc와 Vtune의 출력 단자와의 사이에 접속된 P 채널의 FET로, 그 게이트에는 스위치 제어 회로(14)로부터 스위치 제어 신호 CP가 인가된다. 한편, FET(18)는 접지 전위 GND와 Vtune의 출력 단자와의 사이에 접속된 N 채널의 FET로, 그 게이트에는 스위치 제어 회로(14)로부터 스위치 제어 신호 CN이 인가된다. 예를 들면, Vout이 기준 신호 S보다 위상이 선행되고 있는 기간에서, CP는 L(Low) 레벨로 되어, FET(16)가 온 상태로 된다. 이에 의해, Vtune이 상승한다. 한편, Vout이 기준 신호 S보다 위상이 지연된 기간에서, CN은 H(High) 레벨로 되어, FET(18)가 온 상태로 된다. 이에 의해, Vtune이 하강한다.
도 8은 종래의 발진 주파수 제어 회로(10)의 회로도이다. 발진 주파수 제어 회로(10)는 차동 증폭 회로로, 트랜지스터 Q1, Q2의 채널이 직렬로 접속된 전류 경로와, 트랜지스터 Q3, Q4의 채널이 직렬로 접속된 전류 경로가 공통의 정전류원 Io에 접속된다. Q1의 베이스는 기준 전압 Vc에 접속되어, Q3의 베이스에는 Vtune이 인가된다. 정전류원 Io가 공급하는 전류 중 Q2에 흐르는 전류 Ib와 Q4에 흐르는 전류 Ia와의 비율은, 차동 입력으로 되는 Vtune과 Vc와의 차에 따라서 변동한다. Vc는 Vcc와 GND와의 중간 전압인 Vcc/2에 따른 전압으로 설정된다.
트랜지스터 Q2에 흐르는 전류 Ib와 트랜지스터 Q4에 흐르는 전류 Ia는 각각 커런트 미러 회로를 이용하여, 전류 제어형 발진 회로(2)를 구성하는 보간형 지연 회로에 공급된다. 예를 들면, 전류 Ib는 보간형 지연 회로의 저속 패스의 차동 증폭 회로의 전류원으로 되고, 한편 전류 Ia는 보간형 지연 회로의 고속 패스의 차동 증폭 회로의 전류원으로 된다. Vtune이 하강하여 Ia가 증가함에 따라, 보간형 지연 회로에서 병렬 접속된 고속 패스 및 저속 패스 중 고속 패스에서의 신호 전달이 우세해져서, 신호 전달 시간이 감소하여, Vout의 위상 지연을 해소할 수 있다. 한편, Vtune이 상승하여 Ib가 증가함에 따라, 저속 패스에서의 신호 전달이 우세해져서, 신호 전달 시간이 증가하여, Vout의 위상 선행을 해소할 수 있다.
도 9는 종래의 발진 주파수 제어 회로(10)의 Ia 및 Ib의 Vtune에 대한 변화를 나타내는 그래프이다. Vtune의 변화에 대하여 Ia, Ib가 변화하지 않은 영역을 포화 영역, 한편, 변화하는 영역을 직선 영역이라고 칭한다. 종래의 회로에서는 직선 영역은 Vc를 중심으로 하여 비교적 좁은 범위, 예를 들면 ±약 0.1V 이내이며, 이 직선 영역에서 전류 제어형 발진 회로(2)의 발진 주파수는 변화한다. 그러나, 그 좁은 직선 영역을 벗어난 포화 영역에서는 발진 주파수는 변화하지 않는다. 이러한 특성 때문에, 하나는, 직선 영역에서의 Vtune의 변동에 대한 발진 주파수의 변화가 급준해져서, 노이즈에 의해 Vtune이 조금 변화한 것만으로도, 발진 주파수가 크게 변동한다. 즉, PLL의 위상 잡음 특성이 열화한다는 문제가 있었다. 또한 다른 하나는, Vtune이 포화 영역 내까지 변화하면, Ia, Ib가 일정해져서, 발진 주 파수가 변화하지 않게 된다. 즉, PLL이 주파수 제어 불능(데드로크 상태)으로 된다는 문제가 있었다.
본 발명은, 전술한 문제점을 해결하기 위해 이루어진 것으로, 전류 제어형 발진 회로를 이용한 발진기에 있어서, 위상 잡음 특성의 열화나 데드로크 상태로 되는 것을 회피하여, 안정된 발진 동작을 실현하는 것을 목적으로 한다.
본 발명에 따른 발진기는, 공통의 전류원에 접속된 2개의 전류 경로에 대응하여 설치된 한쌍의 입력 단자에 발진 주파수 제어 전압 및 기준 전압을 입력받아, 상기 각 전류 경로에 흐르는 한쌍의 전류를 차동 출력 전류로서 추출하는 차동 증폭 회로를 갖고, 상기 차동 출력 전류에 기초하여 출력 발진 신호의 발진 주파수를 제어하는 것에 있어서, 상기 차동 증폭 회로가, 상기 각 전류 경로에 직렬로 접속된 저항 소자를 갖는 것이다.
다른 본 발명에 따른 발진기에 있어서는, 상기 발진 주파수 제어 전압의 변화에 대한 상기 차동 출력 전류의 직선 영역이 상기 발진 주파수 제어 전압의 목표 제어 범위를 포함하도록, 상기 저항 소자의 저항값이 설정된다.
또 다른 본 발명에 따른 발진기에 있어서는, 상기 저항 소자의 저항값이, 상기 발진 주파수 제어 전압에 포함되는 노이즈 전압에 대한 상기 발진 주파수의 허용 변동폭에 따라서 설정된다.
별도의 본 발명에 따른 발진기는, 출력 발진 신호와 기준 신호와의 위상차에 기초하여 발진 주파수 제어 전압을 생성하는 페이즈 로크 회로와, 공통의 전류원에 접속된 2개의 전류 경로에 대응하여 설치된 한쌍의 입력 단자에 상기 발진 주파수 제어 전압 및 기준 전압을 입력받아, 상기 각 전류 경로에 흐르는 한쌍의 전류를 차동 출력 전류로서 추출하는 차동 증폭 회로를 갖고, 상기 차동 출력 전류에 기초하여 상기 출력 발진 신호의 발진 주파수를 제어하는 것에 있어서, 상기 페이즈 로크 회로가, 상기 위상차를 검출하는 위상 비교 회로와, 상기 발진 주파수 제어 전압의 출력 단자 및 제1 공용 전원 사이에 접속된 제1 스위치 소자와, 상기 출력 단자 및 제2 공용 전원 사이에 접속된 제2 스위치 소자와, 상기 제1 공용 전원 및 상기 제1 스위치 소자 사이에 설치되고 상기 제1 공용 전원에 기초하여 소정의 제한 전압을 생성하는 레귤레이터와, 상기 위상차에 따라서 상기 제1 스위치 소자 및 상기 제2 스위치 소자를 선택적으로 온 상태로 하는 스위치 제어 회로를 갖고, 상기 제한 전압이, 상기 발진 주파수 제어 전압의 변화에 대한 상기 차동 출력 전류의 직선 영역의 상한 전압 및 하한 전압 중 상기 제1 공용 전원 근처의 전압에 따라서 설정된다.
또한 다른 본 발명에 따른 발진기에 있어서는, 상기 차동 증폭 회로가, 상기 각 전류 경로에 직렬로 접속된 저항 소자를 갖고, 상기 차동 출력 전류의 직선 영역이 상기 발진 주파수 제어 전압의 목표 제어 범위를 포함하도록, 상기 저항 소자의 저항값이 설정된다.
또 다른 본 발명에 따른 발진기에 있어서는, 상기 기준 전압이, 상기 직선 영역의 상한 전압 및 하한 전압 중 상기 제2 공용 전원 근처의 전압이 해당 제2 공용 전원에 따른 전압으로 되도록 설정된다.
본 발명의 바람직한 양태는, 상기 제2 공용 전원이, 어스인 발진기이다.
또한 본 발명의 다른 바람직한 양태는, 입력단으로부터 출력단으로의 신호의 전달 시간이 상기 차동 출력 전류에 따라서 가변 제어되는 보간형 지연 회로를 복수단 접속한 링오실레이터를 갖고, 상기 링오실레이터가 상기 출력 발진 신호를 생성하는 발진기이다.
<실시예>
이하, 본 발명의 실시예에 대하여, 도면에 기초하여 설명한다. 이하, 전술한 종래의 구성과 동일한 구성 요소에는 동일한 부호를 붙여서 이해를 용이하게 한다.
도 1은 본 실시예에 따른 발진기의 개략의 구성을 도시하는 블록도이다. 이 발진기는 전류 제어형 발진 회로(2), PLL(20), 기준 신호원(6), LPF(8), 발진 주파수 제어 회로(22)를 포함하여 구성된다.
전류 제어형 발진 회로(2)는, 보간형 지연 회로(24)를 예를 들면 4단 접속한 차동형 링오실레이터이다. 보간형 지연 회로(24)는 차동형으로, 본 실시예와 같이 짝수단으로 링오실레이터를 구성하는 경우에는, 보간형 지연 회로(24) 상호간의 접속 중 1 개소에서 전단의 차동 출력과 다음단의 차동 입력을 위상을 반전시키지 않도록 접속하고, 남은 개소에서 반전하도록 접속한다.
도 2는 보간형 지연 회로(24)의 개략의 회로도이다. 보간형 지연 회로(24)는 회로 공통의 소정의 정전압원 Vcc와 접지 GND와의 사이에 구성된다. 보간형 지연 회로(24)는 차동 입력 단자 Nin과 차동 출력 단자 Nout과의 사이에 상호 병렬로 구성된 고속 패스 및 저속 패스를 갖는다. 고속 패스에는 트랜지스터 Q5 및 Q6을 차동쌍으로 하여 갖는 차동 증폭 회로(26)가 설치된다. 또한 저속 패스에는 트랜지스터 Q7 및 Q8을 차동쌍으로 하여 갖는 차동 증폭 회로(28)와, 트랜지스터 Q9 및 Q10을 차동쌍으로 하여 갖는 차동 증폭 회로(30)가 설치된다. 고속 패스의 이득 및 저속 패스의 이득은 각각 차동 증폭 회로(26) 및 차동 증폭 회로(30)의 전류원의 전류에 의해서 변화된다. 차동 증폭 회로(26)의 전류원은 트랜지스터 Q13으로 구성되어, 이것이 전류 Ia를 공급하고, 한편, 차동 증폭 회로(30)의 전류원은 트랜지스터 Q14로 구성되어, 이것이 전류 Ib를 공급한다.
이들 전류 Ia, Ib를 변화시켜서, 각 패스의 이득을 변화시킴으로써, 보간형 지연 회로(24)의 지연 시간을 고속 패스의 지연 시간으로부터 저속 패스의 지연 시간까지의 사이로 가변 설정할 수 있다.
또한, 저속 패스에는 트랜지스터 Q11 및 Q12로 이루어지는 크로스 커플 차동쌍(32)이 부가되어, 이것이 발진기의 보다 넓은 동조 범위를 실현한다. 크로스 커플 차동쌍(32)의 전류원은 트랜지스터 Q15로 구성되어, 이것이 전류 Ib를 공급한다.
고속 패스의 차동쌍 Q5 및 Q6에 의한 출력 전류와, 저속 패스의 차동쌍 Q9 및 Q10과 크로스 커플 차동쌍 Q11 및 Q12에 의한 출력 전류는 가산 합성된다. 가산 합성된 전류는, 저항 R1 및 R2에 의해서 전압으로 변환되고, 그 전압이 출력 발진 신호 Vout으로서 보간형 지연 회로(24)의 출력 단자 Nout으로부터 출력된다.
보간형 지연 회로(24)에 공급되는 전술한 전류 Ia, Ib는 PLL(20) 및 발진 주 파수 제어 회로(22)에 의해 제어된다.
PLL(20)은, 전류 제어형 발진 회로(2)가 출력하는 출력 발진 신호 Vout과 기준 신호원(6)이 출력하는 기준 신호와의 위상차에 따른 발진 주파수 제어 전압 Vtune을 생성하여 출력한다. 도 3은 PLL(20)의 구성을 도시하는 모식적인 회로도이다. PLL(20)은 위상 비교 회로(12), 스위치 제어 회로(14), FET(16, 18), 및 레귤레이터(40)를 포함하여 구성된다.
위상 비교 회로(12)는 출력 발진 신호 Vout과 기준 신호 S를 입력받아, 이들 신호간의 위상차를 검출한다. 스위치 제어 회로(14)는, 위상 비교 회로(12)에서의 비교 결과 신호를 받아, FET(16, 18)를 선택적으로 온 상태로 하는 스위치 제어 신호를 생성한다.
레귤레이터(40)는 회로 공통의 정전압 전원 Vcc에 접속되고, Vcc에 기초하여 그것보다도 낮은 소정의 전압 Vr을 생성하여 출력한다. FET(16)는 이 레귤레이터(40)의 출력 단자와 Vtune의 출력 단자와의 사이에 접속된다. FET(16)는 P 채널의 FET로, 그 게이트에는 스위치 제어 회로(14)로부터 스위치 제어 신호 CP가 인가된다. 한편, FET(18)는 접지 전위 GND와 Vtune의 출력 단자와의 사이에 접속된 N 채널의 FET로, 그 게이트에는 스위치 제어 회로(14)로부터 스위치 제어 신호 CN이 인가된다. 예를 들면, Vout이 기준 신호 S보다 위상이 선행되고 있는 기간에서, CP는 L 레벨로 되어, FET(16)가 온 상태로 된다. 이에 의해, Vtune이 상승한다. 한편, Vout이 기준 신호 S보다 위상이 지연된 기간에서, CN은 H 레벨로 되어, FET(18)가 온 상태로 된다. 이에 의해, Vtune이 하강한다. 여기서, FET(16)는 소 스가 레귤레이터(40)에 접속되므로, Vtune은 기본적으로 어스 전위로부터 Vr까지의 범위 내에서 변동할 수 있다. 구체적으로는, Vtune의 상한 전압 Vu는, FET(16)의 온 저항에 의한 단자간 전압만큼, Vr로부터 낮아지고, 하한 전압 Vd는, FET(18)의 온 저항에 의한 단자간 전압만큼, 접지 전위보다 높아진다. 예를 들면, 그 단자간 전압은, 채널 전류가 수 ㎃이면, 0.2V 정도이다.
FET(16)가 온 상태로 되면, 레귤레이터(40)로부터의 전류에 의해 LPF(8)의 컨덴서가 충전되어, Vout이 상승하고, 한편, FET(18)가 온 상태로 되면, LPF(8)의 컨덴서가 FET(18)를 통하여 방전되어, Vout이 하강한다.
도 4는 발진 주파수 제어 회로(22)의 개략의 구성을 도시하는 회로도이다. 발진 주파수 제어 회로(22)는 차동 증폭 회로로, 트랜지스터 Q1, Q2의 채널이 직렬로 접속된 전류 경로와, 트랜지스터 Q3, Q4의 채널이 직렬로 접속된 전류 경로가 공통의 정전류원 Io에 접속된다.
이 발진 주파수 제어 회로(22)는 종래의 발진 주파수 제어 회로(10)와 상위하여, 그 동작의 직선 영역의 전압 범위를 넓힐 목적으로, 각 전류 경로 각각에 저항 R3, R4가 직렬로 접속되어 있다. 여기서는, 저항 R3은 Q1의 에미터와 Vcc와의 사이에 접속되고, 저항 R4는 Q2의 에미터와 Vcc와의 사이에 접속된다.
또한, Q1의 베이스는 기준 전압 Vc-x에 접속되고, Q3의 베이스에는 Vtune이 인가된다. 여기서, Vc-x는 발진 주파수 제어 회로(10)에서의 Vc와 상위하여, Vcc와 GND와의 중간 전압인 Vcc/2보다도 소정 전압만큼, 시프트된 전압으로 설정된다. 여기서는, 레귤레이터(40)에 의해 Vtune의 상한 전압 Vu를 낮게 억제하는 구성으로 한 것에 대응하여, Vc-x는 GND측으로 시프트된다.
도 5는 발진 주파수 제어 회로(22)의 트랜지스터 Q4에 흐르는 전류 Ia 및 트랜지스터 Q2에 흐르는 전류 Ib의 Vtune에 대한 변화를 나타내는 그래프이다. 전술된 바와 같이 발진 주파수 제어 회로(22)에서의 전류 Ia, Ib의 전류 경로 각각에 삽입한 저항 R4, R3에 의해서, 직선 영역의 폭이 확대되고 있다. 이 Vtune폭은, 데드로크를 발생하지 않고서 발진 주파수 제어 회로(22)가 발진 주파수의 제어를 할 수 있는 범위, 즉 발진 주파수 제어 회로(22)의 입력 다이내믹 레인지이다. 예를 들면, 종래는 이 입력 다이내믹 레인지는 Vc±0.1V 정도이지만, 본 발진기에서는, 예를 들면 Vc-x±1.0V로 확대된다.
또한, 이 입력 다이내믹 레인지의 설정에 대응하여, Vc-x는, 예를 들면, 1.2V로 설정되고, 이에 따라 직선 영역의 하한 전압이 Vtune의 하한 전압 Vd(예를 들면 0.2V 정도)에 맞추어진다.
또한, 전술한 바와 같이 PLL(20)에서 레귤레이터(40)에 의해 Vtune의 상한 전압 Vu를 제한하고 있는데, 예를 들면, 레귤레이터(40)의 출력 전압 Vr을 2.6V 정도로 설정함으로써, Vu(예를 들면 Vr-0.2V 정도)를 직선 영역의 상한 전압에 맞출 수 있다.
이와 같이 입력 다이내믹 레인지를 확대하여, Vtune에 대한 발진 주파수의 게인(Ia, Ib 특성의 기울기)을 내림으로써, PLL(20)의 위상 잡음 특성의 개선이 도모된다. 또한, 기준 전압 Vc-x의 시프트 및 레귤레이터(40)에 의한 Vtune의 변동폭의 제한에 의해, 발진 주파수 제어 회로(22)의 포화 영역의 사용을 회피하는 구 성으로 할 수 있어, 발진 주파수 제어의 데드로크의 방지가 도모된다.
이와 같이 발진 주파수 제어 회로(22)는, Ia, Ib 특성의 직선 영역에서 동작하여, PLL(20)에 의해 생성되는 Vtune에 따라서 Q2에 전류 Ib, Q4에 전류 Ia를 발생한다. Q2의 베이스는 각 보간형 지연 회로(24)의 Q14 및 Q15의 베이스에 접속되고, Q2와 Q14 및 Q15는 커런트 미러 회로를 구성한다. 이에 의해, Q14 및 Q15에 흐르는 전류는, Q2에 흐르는 전류 Ib와 동등하게 되어, 발진 주파수 제어 회로(22)에 의해 Vtune에 따라서 가변 제어된다. 마찬가지로, Q4의 베이스는 각 보간형 지연 회로(24)의 Q13의 베이스에 접속되고, Q4와 Q13은 커런트 미러 회로를 구성한다. 이에 의해, Q13에 흐르는 전류는, Q4에 흐르는 전류 Ia와 동등하게 되어, 발진 주파수 제어 회로(22)에 의해 Vtune에 따라서 가변 제어된다.
여기서, 발진 주파수 제어 회로(22)는 이미 설명한 바와 같이 차동 증폭 회로로, Ia와 Ib와의 합은 일정값 Io로 유지된다. 따라서, Vtune에 따른 Ia 및 Ib의 증감은 상보적으로, 전술한 구성에서는 Vtune이 감소하면 Ia가 증가하고, 또한 Ib가 감소하여, 보간형 지연 회로(24)에서의 지연 시간이 감소하고, 한편, Vtune이 증가하면 Ia가 감소하고, 또한 Ib가 증가하여, 지연 시간이 증가한다. 이에 따라 전류 제어형 발진 회로(2)의 출력 발진 신호 Vout의 주파수가 가변 제어된다. 덧붙여서 말하면, Ia와 Ib와의 합이 일정값 Io로 유지됨으로써, 보간형 지연 회로(24)의 출력 진폭을 일정하게 유지할 수 있다.
또한, 전술한 구성에서는, 레귤레이터(40)에 의해 Vtune의 상한 전압 Vu를 제한했지만, GND와 FET(18)와의 사이에 레귤레이터를 설치하여, Vtune의 하한 전압 Vd를 높여도 된다. 그 경우에는, Vc-x는 Vcc/2보다 위로 시프트한 값으로 설정한다. 예를 들면, 직선 영역의 상한 전압이 Vu에 따른 값으로 되도록 설정하는 것이 데드로크 억제의 관점에서 바람직하다. 또한, Vd가 직선 영역의 하한 전압에 따른 값으로 되도록 레귤레이터의 출력 전압을 설정하는 것이 마찬가지로 데드로크 억제의 관점에서 바람직하다.
본 발명에 따르면, 차동 증폭 회로의 각 전류 경로에 직렬로 접속된 저항 소자에 의해서, 차동 출력 전류의 직선 영역의 전압 범위가 확대된다. 이에 의해, 직선 영역에서의 발진 주파수 제어 전압의 변동에 대한 발진 주파수의 변화가 완만해져서, 위상 잡음 특성이 개선된다. 또한, 직선 영역의 폭의 확대, 레귤레이터나 기준 전압의 시프트에 의한 발진 주파수 제어 전압의 변동 범위의 제한에 의해서, 발진 주파수 제어 전압이 포화 영역에 들어가기 어려워져서 데드로크 상태로 되는 것을 회피할 수 있다.

Claims (8)

  1. 공통의 전류원에 접속된 2개의 전류 경로에 대응하여 설치된 한 쌍의 입력 단자에 발진 주파수 제어 전압 및 기준 전압을 입력받아, 상기 각 전류 경로에 흐르는 한쌍의 전류를 차동 출력 전류로서 추출하는 차동 증폭 회로를 갖고, 상기 차동 출력 전류에 기초하여 출력 발진 신호의 발진 주파수를 제어하는 발진기로서,
    상기 차동 증폭 회로는 상기 각 전류 경로에 직렬로 접속된 저항 소자를 갖고,
    상기 차동 증폭 회로에 인가되는 기준 전압을 정전압 전원과 접지 전위와의 중간 전압보다도 소정 전압만큼 시프트된 전압으로 설정하는 것을 특징으로 하는 발진기.
  2. 제1항에 있어서,
    상기 저항 소자의 저항값은, 상기 발진 주파수 제어 전압의 변화에 대한 상기 차동 출력 전류의 직선 영역이, 상기 발진 주파수 제어 전압의 목표 제어 범위를 포함하도록 설정되는 것을 특징으로 하는 발진기.
  3. 제1항에 있어서,
    상기 저항 소자의 저항값은, 상기 발진 주파수 제어 전압에 포함되는 노이즈 전압에 대한 상기 발진 주파수의 허용 변동폭에 따라서 설정되는 것을 특징으로 하는 발진기.
  4. 출력 발진 신호와 기준 신호와의 위상차에 기초하여 발진 주파수 제어 전압 을 생성하는 페이즈 로크 회로와, 공통의 전류원에 접속된 2개의 전류 경로에 대응하여 설치된 한쌍의 입력 단자에 상기 발진 주파수 제어 전압 및 기준 전압을 입력받아, 상기 각 전류 경로에 흐르는 한쌍의 전류를 차동 출력 전류로서 추출하는 차동 증폭 회로를 갖고, 상기 차동 출력 전류에 기초하여 상기 출력 발진 신호의 발진 주파수를 제어하는 발진기로서,
    상기 페이즈 로크 회로는,
    상기 위상차를 검출하는 위상 비교 회로와,
    상기 발진 주파수 제어 전압의 출력 단자 및 제1 공용 전원 사이에 접속된 제1 스위치 소자와,
    상기 출력 단자 및 제2 공용 전원 사이에 접속된 제2 스위치 소자와,
    상기 제1 공용 전원 및 상기 제1 스위치 소자 사이에 설치되고 상기 제1 공용 전원에 기초하여 소정의 제한 전압을 생성하는 레귤레이터와,
    상기 위상차에 따라서 상기 제1 스위치 소자 및 상기 제2 스위치 소자를 선택적으로 온 상태로 하는 스위치 제어 회로
    를 갖고,
    상기 제한 전압은, 상기 발진 주파수 제어 전압의 변화에 대한 상기 차동 출력 전류의 직선 영역의 상한 전압 및 하한 전압 중 상기 제1 공용 전원 근처의 전압에 따라서 설정되는
    것을 특징으로 하는 발진기.
  5. 제4항에 있어서,
    상기 차동 증폭 회로는, 상기 각 전류 경로에 직렬로 접속된 저항 소자를 갖고,
    상기 저항 소자의 저항값은, 상기 차동 출력 전류의 직선 영역이, 상기 발진 주파수 제어 전압의 목표 제어 범위를 포함하도록 설정되는 것을 특징으로 하는 발진기.
  6. 제4항 또는 제5항에 있어서,
    상기 기준 전압은, 상기 직선 영역의 상한 전압 및 하한 전압 중 상기 제2 공용 전원 근처의 전압이 상기 제2 공용 전원에 따른 전압으로 되도록 설정되는 것을 특징으로 하는 발진기.
  7. 제4항에 있어서,
    상기 제2 공용 전원은, 어스인 것을 특징으로 하는 발진기.
  8. 제1항에 있어서,
    입력단으로부터 출력단으로의 신호의 전달 시간이 상기 차동 출력 전류에 따라서 가변 제어되는 보간형 지연 회로를 복수단 접속한 링오실레이터를 갖고,
    상기 링오실레이터가 상기 출력 발진 신호를 생성하는 것을 특징으로 하는 발진기.
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