KR20040039473A - 듀얼 스티어링된 주파수 합성 장치 - Google Patents

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Abstract

의사 3차 듀얼 스티어링된 주파수 합성기(100)는 차지 펌프(102), 루프 필터(104), 루프 디바이더(106) 및 듀얼 포트 VCO(110)를 포함한다. 적분기(108)는 저 주파수 경로를 제공하는 스티어링 전압 및 고 주파수 경로를 제공하는 스티어링 전압을 저역 통과 필터링한다. 2개의 스티어링 경로는 모두 VCO(110)에 접속된다. VCO(110)는 2개의 제어 신호에 의해 제어되는 단일의 주파수 발생기이다. VCO(110)는 저 주파수 경로(114) 및 고 주파수 잡음 보상 경로(112)를 제공하며, 2개의 경로는 중첩에 의해 효과적으로 병합(merge : 116)된다. 합성기(100)는 2개의 스티어링 전압 경로로부터의 추가의 폴 및 제로를 포함한다. 고 주파수 경로는 의도하지 않게 VCO(110)로 도입된 고 주파수 측대역 잡음을 보상한다. 루프 에러 전압을 적분함으로써 고 주파수 경로의 DC 값이 고정되고 고정 루프 주파수를 세팅하기 위한 저 주파수 주 경로가 제공된다.

Description

듀얼 스티어링된 주파수 합성 장치{A DUAL STEERED FREQUENCY SYNTHESIZER}
주파수 합성기, 특히 위상 고정 루프(PLL) 합성기는 넓은 주파수 범위에 걸쳐 동작하도록 요구될 수 있다. 통상적인 PLL 주파수 합성기는 차지 펌프(charge pump)에 의해 발생되는 필터링된 스티어링 라인 전압을 수신하고, 주파수 위상차에 응답하여, 즉 기준 주파수와 VCO 출력 또는 이 출력으로부터 유도된 임의의 신호 간에 전하를 제공하는 전압 제어 발진기(VCO)를 포함하는 폐쇄형 루프 합성기이다. 차지 펌프는 부하 캐패시터(C) 사이에서 펌핑 전하(q)를 통과시켜 C 사이에서 원하는 대기(quiescent) 전압으로 표시된 바와 같은 선택된 전하를 유지시킴으로써 용량성 부하를 충전/방전시킨다. q = CV이기 때문에, 부하 캐패시터(C) 사이의 전압은 C상의 전하에 정비례한다. 따라서, 액티브 차지 펌프는 3가지 상태, 즉 전하를 부하로 펌핑 온(pumping on)하는 상태, 전하를 부하에서 펌핑 오프(pumping off)하는 상태 및 두 가지 모두에 해당되지 않는 상태, 즉, 오프(off) 상태를 갖는다. 오프 상태에서, 차지 펌프의 출력은 잘 알려진 임의의 3가지 상태의 드라이버와 유사한 고 임피던스(HiZ)로서 동작하여야 한다.
멀티-밴드 VCO는 차지 펌프에 대해 요구되는 스티어링 라인 전압 범위를 감소시키기 위해 주파수 합성기에서 사용될 수 있지만, 상기 문제점을 완전히 제거하지는 못한다. 정상적으로, 스티어링 라인 전압은 차지 펌프에 의해 다시 제공되고 VCO의 주파수를 제어하도록 필터링된다. 차지 펌프의 단순한 일례는 독립적으로 제어되는 스위치 쌍에 의해 부하 캐패시턴스에 선택적으로 접속된 전류 소스이다. 이 스위치는 스위치들 중 하나 또는 둘다를 스위칭 온 또는 오프시킴으로써 용량성 부하에 전하를 공급하거나 용량성 부하로부터 전하를 제거한다. 통상적으로, 스위치는 즉시 스위치 온 또는 오프되지 않는 트랜지스터이지만, 트랜지스터가 모두 온되는 경우, 각각의 기준 사이클 동안의 임의의 스위칭 주기를 포함한다. 2개의 스위치로부터, 특히 스위칭 동안, 임의의 전하 주입 부정합(mismatch)으로 인해, 부하 사이에서 전하하 누설된다. 이 누설로 인해 기준 주파수와 루프 주파수 간에 의도되지 않은 위상 편이가 유발된다. 이 위상 편이를 보상하기 위하여, 차지 펌프는 각 사이클 동안의 한정된 시간 동안 턴온되어, 기준 주파수에서 전압 스퍼(spur)가 유발되고 합성기 인밴드(inband) 잡음이 증가되는데, 이는 보다 많은 차지 펌프 잡음이 존재하기 때문이다.
종래의 차지 펌프의 통상적 상태는 주파수 합성기로 상당한 스위칭 잡음 및 스위칭 스퍼 콘텐츠를 도입시킬 수 있다. 합성기 오프레이팅 범위를 감소시키는 것뿐만 아니라 스티어링 라인 전압의 동작 범위를 감소시킴으로써 잡음을 상당히 감소시키는 한편, 차지 펌프의 설계를 제약시킨다.
따라서, 차지 펌프 관련 스퍼 콘텐츠 및 스위칭 잡음 효과를 감소시키거나제거하는 메카니즘이 요구된다.
전술한 및 다른 목적, 양상 및 이점은 도면을 참고로 한 발명의 상세한 설명에서의 바람직한 실시예로부터 보다 잘 이해될 것이다.
본 발명은 주파수 합성기에 관한 것으로서, 보다 구체적으로는 넓은 동작 주파수 범위를 갖는 폐쇄형 루프 주파수 합성기에 관한 것이다.
도 1은 합성기의 바람직한 일례의 블럭도.
도 2는 루프 필터에 의해 로딩된 단순한 3 상태 전계 효과 트랜지스터(FET) 차지 펌프의 일례를 도시한 도면.
도 3a 및 3b는 적분기의 일례.
도 4는 N 레지스터 루프 디바이더에 의한 프로그램 가능 분할의 일례를 도시한 도면.
도 5는 듀얼 포트 직교 VCO의 일례.
도 6a 및 6b는 도 5에서와 같은 듀얼 포트 VCO를 형성하도록 한쌍이 될 수 있는 제어 가능한 트랜스컨덕턴스 반전 증폭기의 일례를 도시한 도면.
도 7은 도 3a의 적분기에 의해 합성기에 도입된 위상 잡음의 보데 선도(Bode Plot).
본 발명은 의사-3차 듀얼 스티어링 전압 합성기(pseudo-third order, dual steering voltage synthesizer)이다. 3차 루프의 통상적 상태와는 달리, 본 발명의 의사-3차 듀얼 스티어링된 주파수 합성기는 추가의 폴(pole) 및 제로를 포함하는데, 상기 합성기는 2개의 스트어링 전압 경로, 즉 고 주파수 경로 및 저 주파수경로의 이용 가능성으로부터 유발된다. 고 주파수 경로는 VCO 및 다른 기능 블럭, 예를 들어, 위상 검출기, 디바이더 및 특히, 위상 에러를 수정하는 동안 잡음을 부가시키는 차지 펌프에 의해 합성기로 도입된 고 주파수 측대역(side-band) 잡음을 보상한다. 저 주파수 경로는 대기(quiescent) 루프 주파수를 세팅하고 발진기의 정상 주파수를 선택하기 위한 주(primary) 경로이다. 루프 에러 전압을 적분함으로써 합성기에서의 저 주파수 잡음, 또는 기본적으로, 대기 주파수가 보상된다. 따라서, 바람직한 실시예에 대하여, 차지 펌프 출력에서의 루프 에러 전압은 VCO 및 다른 기능 블럭의 보다 높은 주파수 잡음이 보상되는 것만을 필요로 함으로써, 임의의 원하는 대기 전압으로 세팅될 수 있다. 이것은 종래의 합성기에 대해 이점을 제공하기 때문에, 스퓨리어스(spurious) 및 인밴드(inband) 잡음을 상당히 감소시켜 성능을 향상시키고 루프 필터에 대해 고정된 스티어링 전압을 제공한다.
도 1은 차지 펌프(102), 루프 필터(104), 루프 디바이더(106), 적분기(108) 및 듀얼 포트 VCO(110)를 포함하는 본 발명에 따른 합성기(100)의 바람직한 일례를 나타내는 블럭도 모델이다. 3차 루프에서 일반적으로 발견되는 잡음 이외에, 바람직한 실시예에서는 입력 잡음 소스 M(s)라는 적분기 잡음이 도입된다. 이 도입된 잡음은 합성기의 잡음 레벨 미만으로 제어되도록 설계될 수 있다. 따라서, 중첩을 이용하여, 듀얼 포트 VCO(110) 모델은 블럭(114)을 지나는 저 주파수 경로 및 블럭(112)을 지나는 고 주파수 잡음 보상 경로를 포함한다. 블럭(112 및 114)은 대표적일 뿐이어서 블럭(116)에서 합성되는 각각의 개별 주파수를 발생시키지 않지만, 그 결과는 저 주파수 및 고 주파수 보상 경로 모두의 합성 성분을 포함하는 합성 주파수와 동일하다.
도 2는 일반적으로 CMOS라고 하는 상보 절연 게이트 FET 기술로 제조될 수 있는 루프 필터(104)에 의해 로딩된 단순한 3 상태 전계 효과 트랜지스터(FET) 차지 펌프(102)이다. 이 차지 펌프(102)는 p형 FET(PFET)(122)와 마찬가지로 n형 FET(NFET)(120)를 포함한다. 정합된 전류 소스(121, 123)는 전하를 부하에 공급하기 위해 포함된다. 전류 소스(121)는 NFET(120)의 소스와 네가티브 공급 전압(Vss), 일반적으로 접지 사이에 접속된다. 전류 소스(123)는 PFET(122)의 소스와 포지티브 공급 전압(VDD) 사이에 접속된다. NFET(120)는 차지 펌프(102)의 출력(124)과 전류 소스(121) 간의 드레인-소스 사이에 접속된다. PFET(122)는 드레인-소스 사이에, 즉 출력(124)과 전류 소스(123) 간에 접속된다. NFET(120) 및 PFET(122) 모두의 게이트는 부하에 전하가 제공되고 있는 지, 부하로부터 전하가 유인(draw)되는 지 또는 어떠한 전하도 펌핑되지 않는 지에 따라 개별적으로 구동된다. 차지 펌프(102)는 루프 필터(104), 즉 도 2의 직렬 레지스터(R)(126) 및 캐패시터(C1)(128) 및 병렬 부하 캐패시터(C2)(130)에 의해 로딩된다. 따라서, 본 실시예에서는 다음과 같다.
따라서, FET(120, 122)는 스위치로서 동작하여, 루프 필터 레지스터(126) 및 캐패시터(128, 130)를 포함하는 부하에 전류 소스(121, 123)로부터의 전류를 각각 선택적으로 스위칭시킨다. 이상적으로는, 위상 에러가 존재하지 않는 경우, 2개의 스위치가 동시에 턴온 및 턴오프되고 부하로의 네트(net) 전하는 제로이다. 그러나, 위상의 부정합이 존재하는 경우, 전류는 전류 소스(121, 123) 사이를 통과하며, 전류가 통과하는 동안의 사이클의 일부는 부정합, 즉 위상 에러에 의존한다. 특정의 전류 소스(121, 123)가 스위칭 인(switch in), 즉 부하(126, 128, 130)에 접속되는 동안의 위상 에러 주기는 부하(126, 128, 130) 사이에서 펌핑되는 전하량을 결정한다.
출력 전하가 출력 전류에 상기 주기의 위상 에러 부분을 승산한 값이기 때문에, 위상 에러가 작은 경우, 트랜지스터(120 및 122)의 스위칭 시간은 정확한 전하 출력을 허용하지 않으며, 따라서, 2개의 스위치 모두 매 사이클마다 턴온되고 각 스위치의 턴온 시간의 차는 작은 위상 에러를 갖는 매우 작은 전하 출력을 허용한다. 또한 이상적으로는, 부하 전압이 포지티브 공급 전압의 1/2인 경우, 스위치에 의해 전달된 전하가 동일하고 반대이고, 이에 의해 부하에서의 네트 전하를 제거, 즉 네트 전하가 제로가 되도록 스위치는 기생 캐패시턴스와 정합되었다. 불행히도, 종래의 주파수 합성기에 대하여, 스위치의 기생 캐패시턴스 및 그 제어 전압으로 인해, 2개의 스위치 모두가 동시에 동작되는 경우, 부하로의 전하의 전달이 존재한다. 부하 전압이 포지티브 공급 전압의 1/2이 아닌 경우, 비대칭 전하가 스위치에 의해 전달되고 합성 네트 전하가 부하로 전달된다. 이 네트 전하는 루프 주파수 X(s)와 기준 주파수 R(s) 간의 위상을 의도되지 않게 편이시키며, 이 위상 편이는 각각의 루프 사이클이 보상되어야 하는 위상 에러이다. 이 에러 보상은 기준 스퍼를 발생시키며 발진기 잡음을 부가시킨다.
전술된 바와 같이, NFET(120) 및 PFET(122)는 전류 소스(121, 123)와 루프 필터(104) 간의 전류를 트리스테이팅(tristating), 소싱(sourcing) 또는 싱킹(sinking)하기 위한 스위치로서 동작한다. NFET(120) 및 PFET(122) 각각의 게이트에 제공되는 디지털 스위칭 신호는 둘 중 하나가 개방 또는 폐쇄되는 지를 결정한다. 루프가 고정(lock)되고 동 위상(in phase)인 경우, FET의 게이트 전압은 NFET(120) 및 PFET(122)가 동시에 턴온 및 턴오프되도록 전이(transition)를 동기하여 스위칭하고, 루프 필터 출력(104)은 안정 상태의 대기 전압에서 남겨진다. 종래의 주파수 합성기에서, 루프 필터 전압이 합성기 대기 출력 주파수를 결정하였고, 따라서, 루프 필터 전압은 실제로는 네가티브 공급 전압 및 포지티브 공급 전압 사이의 어디에서나 세팅될 수 있었다. 이 넓은 전압 범위로, 스위치(120 및 122)로부터 스위칭된 전하는 종래의 주파수 합성기에서 정합될 수 없었으며, 따라서, 전술한 바와 같이, 스위칭 잡음은 각각의 게이트 전압 전이에서 주입되었으며 스퍼 콘텐츠는 각각의 전이 동안 의도하지 않게 부가되었다. 이와 반대로, 본 발명은 듀얼 포트 VCO를 통해 고 주파수 및 저 주파수 보상 경로를 제공함으로써 스퍼 콘텐츠를 방지한다. 고 주파수 보상 경로(루프 필터 전압임)는 포지티브 공급 전압의 1/2에서 고정될 수 있는데, 이 전압은 VCO 및 합성기의 다른 기능 블럭로부터의 잡음을 보상하는 매우 작은 고 주파수 전압일 뿐이다. 적분기 (Integrator : 108)를 통과하는 저 주파수 보상 경로는 종래의 루프 필터 전압을 가변시키는 방법 대신에, 합성기의 대기 주파수를 세팅하는 기능을 수행한다. 따라서, 스위치(120 및 122)로부터의 전하는 정합되고 의도되지 않은 스퍼 및 잡음 성분은 제거되는 것이 바람직하다.
전류 소스(121, 123)는 적절한 전류를 제공하는 임의의 적합한 전류 소스일 수 있다. 따라서, 예를 들어, 전류 소스(121)는 정상 차지 펌프 동작 동안 포화 상태로 남도록, 즉 NFET(120)가 턴온되는 경우, VDS∃ VGS- VT가 되도록 그 임계 전압(VT)을 약간 초과하는 소스 전압(VGS)으로 그 게이트가 바이어스된 NFET(미도시)일 수 있다. 마찬가지로, 전류 소스(123)는 PFET(122)가 턴온되는 경우에 VSD# VSD+ VT가 되도록 바이어스된 PFET(미도시)일 수 있다. 예를 들어, FET 전류 미러 구성을 이용하는 이러한 바이어스 조건을 제공하는 방법이 잘 알려져 있다.
전류 소스 디바이스의 크기는 차지 펌프의 선형 동작 범위를 결정한다. 차지 펌프의 출력 전압 범위가 넓은 경우, 전류 소스 디바이스가 포화 상태로 남아야 한다면, 상기 디바이스의 포화 전압은 작아야 한다.
포화 전압은 디바이스 길이 대 폭 비율의 제곱근에 비례한다. 따라서, 전류 소스 디바이스의 열적 잡음 및 차지 펌프 잡음은 디바이스 폭 대 길이 비율의 제곱근에 비례한다.
따라서, 설계 트레이드-오프(trade-off)는 동작 범위와 수용 가능한 잡음 레벨 사이에서 이루어진다. 동작 범위가 최소화되고 의사 3차 루프의 차지 펌프 출력이 VDD/2로 세팅되면, 잡음 성능도 개선될 수 있다.
따라서, 전술한 바와 같이, 많은 애플리케이션에 대하여, 합성기(100)는 넓은 범위의 주파수를 발생시켜야 하며, VCO 주파수가 루프 필터 전압에 의해 제어되기 때문에, 루프 필터 전압은 포지티브 공급 전압의 1/2이 아닐 것이다. 듀얼 스티어링 합성기는 듀얼 밴드 VCO(110)에 직접 제공되는 대기 스티어링 전압을 발생시키고, DC 값이 공급 전압의 1/2로 고정되는 고 주파수 보상 스티어링 전압을 추출함으로써 스위칭 잡음 및 스퍼 콘텐츠를 제거한다.
도 3a는 적분기(108)를 위해 사용될 수 있는 단순한 적분기(130)의 일례이다. 단순한 적분기(130)는 차분 증폭기(132), 증폭기(132)의 네가티브 입력에서의레지스터(134) 및 네가티브 입력과 증폭기 출력(138) 사이의 캐패시터(136)를 포함한다. 차지 펌프(102)의 필터링된 출력(124)은 듀얼 포트 VCO(110)뿐만 아니라 레지스터(134)에 제공된다. 바이어스 전압은 DC 루프 필터 전압을 결정하는 증폭기(132)의 포지티브 입력에 제공된다. 증폭기 출력(138)은 듀얼 포트 VCO(110)에 대한 다른 입력이다. 차분 증폭기(132)에서 M(s)로 표시되고, 모델링 편의를 위해 도시된 고유 잡음은 증폭기(132)의 입력에 제공된다.
도 3b는 대안적 디지털 적분기(140)이다. 디지털 적분기(140)는 비교기(142), 업/다운 카운터(144) 및 디지털-아날로그 변환기(DAC)(146)를 포함한다. 비교기(142)는 임계 전압에 대해 비교되는 루프 필터 출력(124)을 수신한다. 비교기(142)의 출력은 업/다운 카운터(144)의 업/다운 입력에 제공되며, 이 카운터는 독립 블럭 신호에 의해 클러킹(clock)된다. 업/다운 카운터(144)의 출력은 DAC(146) 입력에 제공된다. DAC(146) 출력은 듀얼 포트 VCO(110)에 제공되는 적분기(108)의 출력이다.
비교기(142)는 루프 필터 출력(124)에서의 동적 스트어링 라인 전압이 원하는 차지 펌프 대기 출력을 초과하는 지 또는 미만인 지를 결정한다. 비교기 출력에 따라, 적분기는 클럭 레이트로 인티그레이트 업 또는 다운된다. 디지털 카운트 값은 대기 주파수를 조절하도록 DAC(146)에 의해 임의의 전압으로 변환된다. 클럭 레이트 및 DAC 스텝 크기는 적분기 상수를 결정한다.
이 대안적 적분기(140)는 고 주파수 보상 경로에서 제거되는 적분기 갱신 레이트로 대기 주파수 경로에서 저 레벨 톤(tone)을 생성한다. 또한, 적분기의 클럭레이트는 상기 톤에서 파워를 분산시키도록 디더링(dither)될 수 있으며, 또는 원하는 경우에 상기 클럭이 중지될 수 있다. 디지털 적분기의 이점은 스티어링 라인 잡음 전압이, 레지스터 네트워크로서 수행될 수 있는 DAC(146)의 함수라는 것이다. 적분기의 시상수와 양립 가능한 적합한 바이패스 캐패시터(미도시)는 레지스터 네트워크 잡음을 감소시키고 갱신 전이를 평활화하기 위해 포함될 수 있다.
도 4는 본 실시예에서 N 레지스터(150)에 의한 프로그램 가능 분할인 루프 디바이더(106)의 일례를 도시하고 있다. N 레지스터(150)에 의한 분할은 N이 필요에 따라 선택적으로 제공되는 제네릭(generic), 프로그램 가능 레지스터일 수 있다. 대안적으로, N은 레지스터로 연결(hard wired)될 수 있거나, 레지스터는 선택된 값으로 분할되도록 설계될 수 있다.
도 5는 듀얼 포트 직교 VCO(110)의 일례이며, 이는 본 발명의 양수인에게 양도된 "다상 전압 제어형 발진기(Multiphase Voltage Controlled Oscillator)"라는 제목으로 Bushman 등에 의해 출원된 미국 특허 출원 제 09/968,171호에 보다 상세히 기술되어 있으며, 참고를 위해 본 명세서에 포함되었다. Bushman 등은 두쌍의 상보 직교 위상을 제공하는 VCO를 설명하고 있다. 각각은 제어 가능 트랜스컨덕턴스 반전 증폭기(152, 154, 156, 158) 쌍이다. 따라서, 각 쌍(152, 154, 156, 158)은 Bushman 등에 의해 상세히 기술된 바와 같이 각각의 개별 출력(160, 162, 164, 166)에서 합산되는 각각의 전류 증폭 및 위상을 제공한다.
도 6a 및 6b는 도 5에서와 같이 듀얼 포트 VCO(110)를 형성하기 위하여 쌍(152, 154, 156, 158)으로서 합성될 수 있는 제어 가능 컨덕턴스 반전 증폭기의예들을 도시한다. 도 6a는 NFET(172) 및 PFET(174)를 포함하는 단순한 인버터(170)를 도시한다. NFET(172)의 소스는 저 공급 전압 또는 네가티브 공급 전압, 예를 들어, 접지 Vlow또는 Vss에 접속된다. PFET(174)의 소스는 고 공급 전압 또는 포지티브 공급 전압, 즉 접지 Vhi또는 Vdd에 접속된다. NFET(172)의 드레인은 인버터 출력(176)에서 PFET(174)의 드레인에 접속된다. 인버터의 입력은 NFET(172)의 게이트 및 PFET(174)의 게이트의 공통 접속부에 접속된다. 이 인버터(170)의 트랜스컨덕턴스는 공급 전압, 특히 Vdd를 변화시킴으로써 변화될 수 있다.
도 6b는 제2의 제어 가능 트랜스컨덕턴스 반전 증폭기(180)를 도시한다. NFET(182)는 NFET(172)에 대응한다. 그러나, 이 제어 가능 트랜스컨덕턴스 반전 증폭기(180)는 Vdd와 출력 사이에 병렬로 연결된 2개의 PFET (184, 186) 및 (188, 190)의 직렬 쌍을 포함한다. 출력 트랜스컨덕턴스는 각각의 PFET(186, 190)의 게이트에 접속된 2개의 개별 트랜스컨덕턴스 제어 바이어스 전압 VCON1및 VCON2에 의해 제어된다. 선택적으로, PFET(184, 186) 간의 접속점은 PFET(188, 190) 간의 접속점(192)에 접속될 수 있다. 선택적 접속에 있어서, PFET(184, 188)는 단일 PFET(미도시)로 대체될 수 있다.
따라서, 듀얼 포트 VCO(110)는 제어 가능 gm1증폭기(1501, 1521,1541및 1561)를 위해 단순한 인버터(170) 및 제어 가능 gm2증폭기(1502, 1522,1542및1562)를 위해 제2의 제어 가능 트랜스컨덕턴스 반전 증폭기(180)을 이용하여 구성될 수 있다. 이 예에서, 차지 펌프 출력(124)은 VCON1으로서 제공되며 적분기(108)의 출력은 VCON2로서 제공된다. 하나의 출력 위상(160, 162, 164 또는 166)은 디바이더(106)를 통해 피드백되며 그 결과는 입력 기준 X(s)에 대해 비교된다.
합성기 블럭에 대한 루프 방정식은 다음과 같이 주어진다.
여기서, Gi(s)는 액티브 적분기(108)의 잡음에 대한 내부 전달 함수이다. 루프 필터는 3차이며 폴 및 제로는
와 같이 대칭 분할(symmetrical split)로 선택될 것이며 적분기(108)에 대한 전달 함수는
이다. 입력 X(s)에 대한 루프 함수 응답 R(s)의 해를 구하면
가 얻어진다. M(s)로 인한 출력에서의 잡음을 무시하면, 여기(excitation) X(s)로부터 응답 R(s)로의 루프 전달이 고려될 수 있다. 3차 루프에 대한 단위(unity) 이득 주파수가
에서 사용되는 경우, 폐쇄형 루프 전달 함수는
이 된다. 통상의 3차 루프에 대한 전달 함수는
이다. 그러나, 바람직한 실시예는 4차 루프이며
에서 추가의 제로를 갖는다. 따라서, K2내지 K1의 비율보다 훨씬 커지도록 적분기(108)(상수 a)의 이득을 제한함으로써, 4차 전달 함수 극한(limit)은
로서 근사치가 구해질 수 있다.
추가의 폴 및 제로가 제거되기 위해서는, 그것들은 3차 루프에 대한 개방형 루프 제로보다 주파수가 충분히 낮아야 하며, 이렇게 되면
가 얻어진다.
VCO의 포트 감도의 비율에 대하여 적분기 G(s)의 이득을 제한함으로써 상기 루프에 대한 3차 근사가 가능해진다.
적분기에 대한 회로가 도 3a에 도시되어 있다. 비반전 입력에서의 기준 전압은 합성기에 대한 대기 루프 필터 전압을 세팅할 것이다. 액티브 회로의 잡음은 전체 합성기 잡음에 대한 기여(conribution)의 분석을 위해 이 입력에서 럼핑(lump)될 것이다.
적분기(108)의 루프 입력 L(s)에 대한 전달 함수는
이다. 내부 잡음 소스 M(s)에 대하여, 전달 함수는
이다. 오지지널 루프 응답 방정식으로부터, 잡음의 전달 함수 M(s)는 이때
이다.
3차 루프의 근사치를 구하는 G(s)에 대한 이득 제한하에서, M(s)와 관련된 잡음에 대한 전달 함수는
이다.
도 7은 4개의 폴과 3개의 제로를 갖는 이 함수의 보데 선도(Bode plot)이다. 적분기와 관련된 합성기 위상 잡음은 루프 필터에 대한 코너(corner) 주파수에서 피크이다. 피크에서 위상 잡음의 진폭은
이다. K2포트가 VCO를 그 대기 주파수로 이동시킬 필요가 있기 때문에 K2>K1으로 가정하는 것은 적절하지만, K1포트만이 VCO 잡음을 제거하기에 충분한 감도를 필요로 한다. 폴-제로 분할 계수 x는로서 루프 댐핑(damping) 상수와 관련된다. 최적의 고정(lock) 시간을 위한 댐핑 상수는 0.875이며 코너 주파수에서의 잡음의 피크 값은 M(s)가 K2VCO 입력에 대해 직접 적용되는 경우와 같고 그 이외의 경우에는 그보다 낮다. 잡음은 x의 적절한 값에 대한 커플(couple) dB만을 변화시킨다.
따라서, 새로운 합성기 토폴로지는 대기 스티어링 전압을 생성하기 위해 액티브 적분기에 의해 제공된 추가의 폴 및 제로를 이용하여 정상 주파수를 세팅한다. 이것은 루프 필터가 보다 높은 주파수를 보상하는 것만을 요구하고 루프 필터 전압이 임의의 원하는 정상 전압에서 고정되는 것을 가능하게 한다.
본 발명은 바람직한 실시예의 관점에서 기술되었지만, 당업자는 본 발명이 첨부된 특허청구범위의 기술적 사상 및 권리 범위 내에서 수정되어 실시될 수 있다는 것을 인식할 것이다.

Claims (18)

  1. 주파수 합성기에 있어서,
    차분 신호를 수신하고 상기 차분 신호에 응답하여 에러 보상 전하 샘플을 제공하는 차지 펌프(charge pump);
    제어 전압을 제공하기 위하여 상기 에러 보상 전하 샘플을 필터링하는 루프 필터;
    상기 루프 필터로부터 상기 제어 전압을 수신하는 듀얼 포트 전압 제어 발진기(VCO);
    상기 제어 전압을 기준 전압과 비교하고 상기 비교에 응답하여 상기 듀얼 포트 VCO - 상기 듀얼 포트 VCO는 상기 제어 전압과 상기 적분된 에러 보상 전압에 의해 결정된 출력 주파수를 제공함 - 에 적분된 에러 보상 전압을 제공하는 적분기; 및
    상기 주파수 출력을 적어도 1(unity)로 나누는 주파수 디바이더 - 상기 차분 신호는 상기 나누어진 주파수와 합성되는 입력 기준 신호로부터 유발됨 -
    를 포함하는 주파수 합성기.
  2. 제1항에 있어서, 상기 듀얼 포트 VCO는
    제1의 상보 출력 쌍을 교차 결합(cross-couple)하여 제공하는 제1의 전압 제어 가능 트랜스컨덕턴스 반전 증폭기 쌍;
    제2의 상보 출력 쌍 - 상기 제2의 상보 출력 쌍은 상기 제1의 상보 출력 쌍과 위상이 90도 차이가 있음 - 을 교차 결합하여 제공하는 제2의 전압 제어 가능 트랜스컨덕턴스 반전 증폭기;
    상기 제1의 쌍의 출력들 사이에 직렬로 접속된 제3의 전압 제어 가능 트랜스컨덕턴스 반전 증폭기 - 상기 제2의 쌍의 출력은 상기 제3의 쌍 사이에 접속됨 - ; 및
    상기 제2의 쌍의 출력들 사이에 직렬로 접속된 제4의 전압 제어 가능 트랜스컨덕턴스 반전 증폭기 - 상기 제1 쌍의 출력은 상기 제4 쌍 사이에 접속되며, 상기 제1 및 제2의 쌍에서의 증폭기의 트랜스컨덕턴스는 제1 제어 전압에 의해 제어되며, 상기 제3 및 제4 쌍에서의 증폭기의 트랜스컨덕턴스는 제2 제어 전압에 의해 제어됨 -
    를 포함하는 주파수 합성기.
  3. 제2항에 있어서, 상기 듀얼 포트 VCO에서의 두쌍의 제어 가능 트랜스컨덕턴스 반전 증폭기는 인버터 쌍이며, 상기 인버터 쌍의 트랜스컨덕턴스는 인버터 공급 전압을 조절함으로써 제어되는 주파수 합성기.
  4. 제3항에 있어서, 상기 듀얼 포트 VCO에서의 각각의 상기 제어 가능 반전 증폭기는
    고 공급 전압 Vhi및 반전 출력 사이에 접속된 p형 FET(PFET)인 제1 전계 효과 트랜지스터(FET); 및
    저 공급 전압 및 상기 반전 출력 사이에 접속된 n형 FET(NFET)
    를 포함하는 주파수 합성기.
  5. 제4항에 있어서, 상기 다른 두쌍의 제어 가능 트랜스컨덕턴스 반전 증폭기는
    Vhi와 상기 제1 PFET 사이에 접속된 제2 PFET - 상기 필터링된 제어 전압은 상기 제2 PFET의 제어 게이트에 제공됨 - ;
    Vhi와 상기 출력 사이에 직렬로 접속된 제3 및 제4 PFET - 상기 잡음 차분 전압은 상기 제4 PFET의 제어 게이트에 제공됨 - ; 및
    상기 NFET, 상기 제1 PFET 및 상기 제3 PFET의 제어 게이트에 접속된 VCO 위상
    을 더 포함하는 주파수 합성기.
  6. 제5항에 있어서, 상기 적분기는
    차분 증폭기;
    상기 차분 증폭기 출력과 상기 차분 증폭기에 대한 네가티브 입력 사이에 접속된 캐패시터; 및
    상기 적분기에 대한 입력과 상기 차분 증폭기의 상기 네가티브 입력 사이에접속된 레지스터 - 상기 차분 증폭기의 출력은 상기 적분기의 출력임 -
    를 포함하는 주파수 합성기.
  7. 제5항에 있어서, 상기 적분기는
    상기 필터링된 제어 전압을 임계 전압에 대해 비교하는 비교기;
    상기 비교기의 출력을 수신하고, 상기 비교기의 출력에 응답하여 증가 또는 감소되는 업/다운 카운터; 및
    상기 업/다운 카운터의 카운트 출력을 적분기 출력 전압으로 변환시키는 디지털-아날로그 변환기
    를 포함하는 주파수 합성기.
  8. 제5항에 있어서, 상기 루프 필터는
    상기 차지 펌프의 출력과 기준 전압 사이에 접속된 직렬의 레지스터와 캐패시터(RC); 및
    상기 직렬 RC와 병렬인 캐패시터
    를 포함하는 주파수 합성기.
  9. 제8항에 있어서, 상기 차지 펌프는
    전하를 펌핑하기 위한 제1 전류를 상기 루프 필터에 제공하는 제1 전류 소스;
    상기 제1 전류 소스를 상기 루프 필터에 선택적으로 접속시키는 PFET;
    상기 루프 필터로부터 전하를 펌핑하기 위한 제2 전류를 제공하는 제2 전류 소스; 및
    상기 제2 전류 소스를 상기 루프 필터에 선택적으로 접속시키는 NFET - 상기 차지 펌프는 상기 루프 필터에서 상기 필터링된 제어 전압을 유지함 -
    를 포함하는 주파수 합성기.
  10. 폐쇄형 루프 주파수 합성기에 있어서,
    차분 신호를 수신하고 상기 차분 신호에 응답하여 에러 보상 전하 샘플을 제공하는 차지 펌프;
    제어 전압을 제공하기 위하여 상기 에러 보상 전하 샘플을 필터링하는 루프 필터;
    제1의 상보 출력 쌍을 교차 결합하여 제공하는 제1의 전압 제어 가능 트랜스컨덕턴스 반전 증폭기 쌍;
    제2의 상보 출력 쌍 - 상기 제2의 상보 출력 쌍은 상기 제1의 상보 출력 쌍과 위상이 90도 차이가 있음 - 을 교차 결합하여 제공하는 제2의 전압 제어 가능 트랜스컨덕턴스 반전 증폭기;
    상기 제1의 쌍의 출력들 사이에 직렬로 접속된 제3의 전압 제어 가능 트랜스컨덕턴스 반전 증폭기 - 상기 제2의 쌍의 출력은 상기 제3의 쌍 사이에 접속됨 - ; 및
    상기 제2의 쌍의 출력들 사이에 직렬로 접속된 제4의 전압 제어 가능 트랜스컨덕턴스 반전 증폭기 - 상기 제1 쌍의 출력은 상기 제4 쌍 사이에 접속되며, 상기 제1 및 제2의 쌍에서의 증폭기의 트랜스컨덕턴스는 제1 제어 전압에 의해 제어되며, 상기 제3 및 제4 쌍에서의 증폭기의 트랜스컨덕턴스는 제2 제어 전압에 의해 제어됨 -
    을 포함하는, 상기 루프 필터로부터 상기 제어 전압을 수신하는 듀얼 포트 전압 제어 발진기(VCO);
    상기 제어 전압을 기준 전압과 비교하고 상기 비교에 응답하여 상기 듀얼 포트 VCO - 상기 제어 전압과 상기 적분된 에러 보상 전압은 상기 두쌍의 전압 제어 가능 트랜스컨덕턴스 증폭기에서 트랜스컨덕턴스를 제어하며, 상기 듀얼 포트 VCO는 상기 제어 전압과 상기 적분된 에러 보상 전압에 의해 결정된 출력 주파수를 제공함 - 에 적분된 에러 보상 전압을 제공하는 적분기; 및
    상기 주파수 출력을 적어도 1(unity)로 나누는 주파수 디바이더 - 상기 차분 신호는 상기 나누어진 주파수와 합성되는 입력 기준 신호로부터 유발됨 -
    를 포함하는 폐쇄형 루프 주파수 합성기.
  11. 제10항에 있어서, 상기 듀얼 포트 VCO에서의 각각의 상기 제어 가능 트랜스컨덕턴스 반전 증폭기는
    고 공급 전압 Vhi및 반전 증폭기 출력 사이에 접속된 제1의 P형 전계 효과트랜지스터(PFET); 및
    저 공급 전압 및 상기 반전 증폭기 출력 사이에 접속된 n형 FET(NFET)
    를 포함하는 폐쇄형 루프 주파수 합성기.
  12. 제11항에 있어서, 상기 다른 두쌍의 제어 가능 트랜스컨덕턴스 반전 증폭기는
    Vhi와 상기 제1 PFET 사이에 접속된 제2 PFET - 상기 필터링된 제어 전압은 상기 제2 PFET의 제어 게이트에 제공됨 - ;
    Vhi와 상기 출력 사이에 직렬로 접속된 제3 및 제4 PFET - 상기 잡음 차분 전압은 상기 제4 PFET의 제어 게이트에 제공됨 - ; 및
    상기 NFET, 상기 제1 PFET 및 상기 제3 PFET의 제어 게이트에 접속된 VCO 위상
    을 더 포함하는 폐쇄형 루프 주파수 합성기.
  13. 제12항에 있어서, 상기 두쌍은 상기 제1 쌍과 상기 제2 쌍인 폐쇄형 루프 주파수 합성기.
  14. 제12항에 있어서, 상기 두쌍은 상기 제3 쌍과 상기 제4 쌍인 폐쇄형 루프 주파수 합성기.
  15. 제12항에 있어서, 상기 적분기는
    차분 증폭기;
    상기 차분 증폭기 출력과 상기 차분 증폭기에 대한 네가티브 입력 사이에 접속된 캐패시터; 및
    상기 적분기에 대한 입력과 상기 차분 증폭기의 상기 네가티브 입력 사이에 접속된 레지스터 - 상기 차분 증폭기의 출력은 상기 적분기의 출력임 -
    를 포함하는 폐쇄형 루프 주파수 합성기.
  16. 제12항에 있어서, 상기 적분기는
    상기 필터링된 제어 전압을 임계 전압에 대해 비교하는 비교기;
    상기 비교기의 출력을 수신하고, 상기 비교기의 출력에 응답하여 증가 또는 감소되는 업/다운 카운터; 및
    상기 업/다운 카운터의 카운트 출력을 적분기 출력 전압으로 변환시키는 디지털-아날로그 변환기
    를 포함하는 폐쇄형 루프 주파수 합성기.
  17. 제12항에 있어서, 상기 루프 필터는
    상기 차지 펌프의 출력과 기준 전압 사이에 접속된 직렬의 레지스터와 캐패시터(RC); 및
    상기 직렬 RC와 병렬인 캐패시터
    를 포함하는 폐쇄형 루프 주파수 합성기.
  18. 제17항에 있어서, 상기 차지 펌프는
    전하를 펌핑하기 위한 제1 전류를 상기 루프 필터에 제공하는 제1 전류 소스;
    상기 제1 전류 소스를 상기 루프 필터에 선택적으로 접속시키는 PFET;
    상기 루프 필터로부터 전하를 펌핑하기 위한 제2 전류를 제공하는 제2 전류 소스; 및
    상기 제2 전류 소스를 상기 루프 필터에 선택적으로 접속시키는 NFET - 상기 차지 펌프는 상기 루프 필터에서 상기 필터링된 제어 전압을 유지함 -
    를 포함하는 폐쇄형 루프 주파수 합성기.
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