JP2001119297A - チャージポンプ回路及びそれを用いたｐｌｌ周波数シンセサイザ回路 - Google Patents

Abstract

(57)【要約】 【課題】 比較周波数毎にチャージポンプ回路の終端電
圧が所望の電位から大きくずれることを防止し、その結
果、スプリアス成分が抑えられ、かつ、制御電圧のダイ
ナミックレンジの範囲において、ほぼ同等のスプリアス
特性を得ることが可能なコンパクトなチャージポンプ回
路及びこれを用いたコンパクトなＰＬＬ周波数シンセサ
イザ回路を提供すること 【解決手段】 チャージポンプ回路１の各定電流源回路
３、７に並列に可変抵抗器２、６を設け、可変抵抗器
２、６の電気抵抗を電圧制御発振器２７に入力する制御
電圧に基づいて変更する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、携帯電話、コード
レス電話等の通信機器で利用されるＰＬＬ周波数シンセ
サイザ回路に関し、特に、チャージポンプ回路に関す
る。

【０００２】

【従来の技術】近年、携帯電話、コードレス電話等の普
及に伴い、上記通信機器で利用されるＰＬＬ（Phase lo
cked loop）周波数シンセサイザ回路に対し、リファレ
ンスリーク等のスプリアス成分を抑えると同時に電圧制
御発振器における制御電圧のダイナミックレンジの範囲
において同等のスプリアス特性を得ることが求められて
いる。ＰＬＬ周波数シンセサイザ回路とは、ある基準周
波数から複数の所望する出力周波数を作り出すシステム
であるが、そのスプリアス特性には、チャージポンプ回
路の構成が大きく関係しており、種々の工夫がなされて
いる。以下に従来技術について具体的に説明する。

【０００３】図５に位相比較器１５とチャージポンプ回
路１６の一般的な構成を示し、図６は上記位相比較器１
５の回路図、図７は上記位相比較器１５の動作を示す波
形図である。図５において、位相比較器１５は図６に示
す一般的な回路構成をとり、チャージポンプ回路１６は
定電流源回路１７、２０と、ＰＭＯＳトランジスタ１８
と、ＮＭＯＳトランジスタ１９とで構成されている。

【０００４】上記チャージポンプ回路１６は、図８のブ
ロック図に示すような全体構成を有するＰＬＬ回路のチ
ャージポンプ回路１６である。ＰＬＬ回路は、基準信号
が基準分周器２５で分周されたリファレンス信号ｆｒ
と、電圧制御発振器２７の出力信号ｆｏが比較分周器２
８で分周された信号ｆｐとを、位相比較器１５において
位相を比較して、比較結果（位相の進み、遅れ）に基づ
いてＰＤＵ(Phase Ditector Up)信号，又はＰＤＤ(Phas
e Ditector Down)信号をチャージポンプ回路１６に出力
する。チャージポンプ回路１６ではその位相差に比例し
た電流量をソースまたはシンク（ポンプ動作）し、それ
をローパスフィルタ２６からなる積分手段によって積分
して、直流電圧Ｖｔに変換し、その制御電圧Ｖｔにより
電圧制御発振器２７にフィードバックをかける。

【０００５】図６は、位相比較器１５の一般的な構成を
示している。Ｄフリップフロップ２１は電源ＶｄｄをＤ
入力端子、分周されたリファレンス信号ｆｒをクロック
入力端子にそれぞれ入力し、Ｄフリップフロップ２２も
電源ＶｄｄをＤ入力端子、分周された信号ｆｐをクロッ
ク入力端子に入力する。そして、Ｄフリップフロップ２
１のＱ出力とＤフリップフロップ２２のＱ出力がＡＮＤ
回路２３に入力され、該ＡＮＤ回路２３の出力が前記し
た２つのＤフリップフロップ２１、２２のリセット入力
端子に入力される。

【０００６】上記のような、図６の構成をとる位相比較
器１５では、ＡＮＤ回路２３の遅延とＤフリップフロッ
プ夫々のリセットがかかる時間があるため、図７に示す
通り、比較毎に時間ｔの幅だけ信号ＰＤＵと信号ＰＤＤ
が同時にアクティブ状態となる。ここでアクティブ状態
とは、信号ＰＤＵであれば、チャージポンプ回路１６に
おけるＰＭＯＳトランジスタ１８がオンする「Ｌｏｗ」
の状態であり、信号ＰＤＤであれば、チャージポンプ回
路１６におけるＮＭＯＳトランジスタ１９がオンする
「Ｈｉｇｈ」の状態である。そのため、信号ＰＤＵと信
号ＰＤＤが同時にオンすることは、チャージポンプ回路
１６におけるＰＭＯＳトランジスタ１８とＮＭＯＳトラ
ンジスタ１９が時間ｔの期間同時にオンすることを意味
する。

【０００７】上記図７に示す時間ｔの期間、ＰＭＯＳト
ランジスタ１８とＮＭＯＳトランジスタ１９が同時にオ
ンすることを防止するため、図示はしないが種々の工夫
がなされている。しかしながら、上記防止手段によれ
ば、信号ｆｒと信号ｆｐの位相が非常に近くなった場合
に信号ＰＤＵと信号ＰＤＤが出力されなくなる、いわゆ
る不感帯が存在することになりＰＬＬ周波数シンセサイ
ザとしての特性が非常に悪くなってしまう。以下、図６
に示す一般的な位相比較器１５を使用した際のチャージ
ポンプ回路１６を例に説明する。

【０００８】図５に示すＰＭＯＳトランジスタ１８のオ
ン抵抗値をＲｐ、ＮＭＯＳトランジスタ１９のオン抵抗
値をＲｎとし、定電流源回路１７、２０の抵抗値をＲｔ
とすると、これら２つのトランジスタ１８、１９が同時
にオンした場合の出力電圧Ｖｔ’ＯＮは、Ｖｔ’ＯＮ＝
（Ｒｎ＋Ｒｔ）×Ｖｄｄ／（Ｒｎ＋Ｒｐ＋２Ｒｔ）とな
る。

【０００９】ＰＬＬは、ロックする周波数によって電圧
制御発振器２７の制御電圧Ｖｔは変わるのだが、ＰＬＬ
がロックしている状態では、制御電圧Ｖｔはほとんど変
化しないはずである。ところが、比較毎にチャージポン
プ回路１６の出力電圧Ｖｔ’が、（Ｒｎ＋Ｒｔ）×Ｖｄ
ｄ／（Ｒｎ＋Ｒｐ＋２Ｒｔ）に変化するため、Ｖｔ−
｛（Ｒｎ＋Ｒｔ）×Ｖｄｄ／（Ｒｎ＋Ｒｐ＋２Ｒｔ）｝
の補正を比較周波数毎に行うことになる。この現象がス
プリアス周波数成分となり、Ｖｔ−｛（Ｒｎ＋Ｒｔ）×
Ｖｄｄ／（Ｒｎ＋Ｒｐ＋２Ｒｔ）｝の絶対値が大きいと
スプリアス特性も悪くなる。

【００１０】また、ロックする周波数により、電圧制御
発振器２７の制御電圧Ｖｔが変化するため、Ｖｔ−
｛（Ｒｎ＋Ｒｔ）×Ｖｄｄ／（Ｒｎ＋Ｒｐ＋２Ｒｔ）｝
の値が変わり、その結果、スプリアス特性も異なるとい
う問題も生じる。

【００１１】次に、上記問題点についての対策を行った
従来技術を具体的に説明する。例えば、特開平１１−８
８１６１号公報に示されているＰＬＬ周波数シンセサイ
ザ回路が該等し、図９〜図１１に従って説明する。図９
に一般的な位相比較器１５と上記従来技術に基づき構成
されたチャージポンプ回路３１を示す。Ｔ１はインバー
タ、ＴＮＡ１〜ＴＮＡｋは２入力ＮＡＮＤ回路、ＴＡ１
〜ＴＡｋは２入力ＡＮＤ回路、Ｔｐ１〜ＴｐｋはＰＭＯ
Ｓトランジスタ、及びＴｎ１〜ＴｎｋはＮＭＯＳトラン
ジスタである。

【００１２】ＰＭＯＳトランジスタＴｐ１〜Ｔｐｋのソ
ースは、電源Ｖｄｄに接続され、ドレインは、共通に接
続される。さらに該トランジスタＴｐ１〜Ｔｐｋのそれ
ぞれのゲートは、夫々、２入力ＮＡＮＤ回路ＴＮＡ１〜
ＴＮＡｋの出力端子に接続され、ＯＮ／ＯＦＦ制御が行
われる。

【００１３】２入力ＮＡＮＤ回路ＴＮＡ１〜ＴＮＡｋの
一方の入力端子は、位相比較器１５の出力ＰＤＵを反転
させた出力（Ｔ１出力）と接続され、もう一方の入力端
子には、夫々コンパレータ３２（図１０）の反転出力Ｓ
１Ｂ〜ＳｋＢに接続される。

【００１４】ＮＭＯＳトランジスタＴｎ１〜Ｔｎｋのソ
ースは接地ＧＮＤに接続され、ドレインは共通に接続さ
れる。さらに該トランジスタＴｎ１〜Ｔｎｋのゲート
は、夫々、２入力ＡＮＤ回路ＴＡ１〜ＴＡｋの出力端子
に接続され、ＯＮ／ＯＦＦ制御が行われる。２入力ＡＮ
Ｄ回路ＴＡ１〜ＴＡｋの一方の入力端子は、位相比較器
１５の出力ＰＤＤと接続され、もう一方の入力端子は、
夫々コンパレータ３２の出力Ｓ１〜Ｓｋに接続される。

【００１５】前記コンパレータの出力Ｓ１〜Ｓｋは、図
１０に示すようなコンパレータ３２の出力であり、ロー
パスフィルタ２６後の電圧制御発振器２７の制御電圧Ｖ
ｔ信号と接続され、その制御電圧Ｖｔによってコンパレ
ータ３２の出力Ｓ１〜Ｓｋの状態を設定する。また、反
転出力Ｓ１Ｂ〜ＳｋＢは、上記コンパレータ３２の出力
Ｓ１〜Ｓｋを反転させたものである。

【００１６】ここで例えば、ｋ＝４の場合を例に挙げて
説明する。ＰＭＯＳトランジスタＴｐ１〜Ｔｐｋのオン
抵抗値ｒｐを夫々、１Ｒ，２Ｒ，３Ｒ，４Ｒとし、ＮＭ
ＯＳトランジスタＴｎ１〜Ｔｎｋのオン抵抗値ｒｎを夫
々、１Ｒ，２Ｒ，３Ｒ，４Ｒとする。電圧制御発振器２
７の特性として、図１１のように使用制御電圧Ｖｔダイ
ナミックレンジが４Ｖｄｄ／２０〜１６Ｖｄｄ／２０の
範囲でリニアに周波数が増加するものとする。また、上
記従来技術におけるコンパレータ３２の特性を表１に示
す。ここで、Ｒｎは、ＮＭＯＳトランジスタＴｎ１〜Ｔ
ｎｋのオン抵抗値ｒｎを全て加算したソース側全オン抵
抗値であり、Ｒｐは、ＰＭＯＳトランジスタＴｐ１〜Ｔ
ｐｋのオン抵抗値ｒｐを全て加算したシンク側全オン抵
抗値である。

【００１７】

【表１】

【００１８】制御電圧Ｖｔに対してＶｄｄ／１０単位で
出力電圧Ｖｔ’ＯＮが得られるように、コンパレータ３
２の出力Ｓ１〜Ｓ４の状態を設定している。それによっ
て、制御電圧Ｖｔと出力電圧Ｖｔ’ＯＮの差は最大でも
Ｖｄｄ／２０に抑えることができ、使用制御電圧ダイミ
ナックレンジ内ではいずれの電圧においても同等のスプ
リアス成分を持つこととなる。

【００１９】

【発明が解決しようとする課題】しかしながら、従来技
術のチャージポンプ回路３１は、電圧制御発振器２７の
制御電圧Ｖｔに応じてチャージポンプ回路内の複数のト
ランジスタを切替えることでオン抵抗を切り替えること
によりスプリアス成分を抑え、かつ、制御電圧のダイナ
ミックレンジの範囲において同等のスプリアス特性を得
ようとするものだが、制御電圧値チャージポンプ回路内
のトランジスタのオン抵抗を切り替える作用を持つコン
パレータ回路３２の回路規模は非常に大きな面積を必要
とするという問題がある。なぜなら、該コンパレータ回
路３２は、アナログ−デジタル変換器等で実現可能であ
ると思われるが、アナログ−デジタル変換器の回路構成
は単純とは言えず、当然、回路規模も大きいからであ
る。

【００２０】本発明は、前記の問題点を解消するためな
されたものであって、比較周波数毎にチャージポンプ回
路の終端電圧が所望の電位から大きくずれることを防止
し、その結果、スプリアス成分が抑えられ、かつ、制御
電圧のダイナミックレンジの範囲において、ほぼ同等の
スプリアス特性を得ることが可能なコンパクトなチャー
ジポンプ回路及びこれを用いたコンパクトなＰＬＬ周波
数シンセサイザ回路を提供することを目的とする。

【００２１】

【課題を解決するための手段】本発明は、上記の目的を
達成するため、次の構成を有する。本発明の第１の要旨
は、一端側が第１の電源電位に接続される第１の電流源
回路と、その第１の電源電位と所定電位差の第２の電源
電位に一端側が接続される第２の電流源回路と、出力端
子と第１の電流源回路の他端側との導通と出力端子と第
２の電流源回路の他端側との導通とを入力信号に基づい
て切り換え制御するスイッチング回路を備えたＰＬＬ周
波数シンセサイザ回路に用いるチャージポンプ回路にお
いて、第１の電流源回路に並列に第１の可変電気抵抗回
路と、第２の電流源回路に並列に第２の可変電気抵抗回
路とを設け、制御信号に応じて第１、第２の可変電気抵
抗回路の電気抵抗値を変化させることを特徴とするチャ
ージポンプ回路である。

【００２２】本発明の第２の要旨は、第１の可変電気抵
抗回路と第２の可変電気抵抗回路は、各々極性の異なる
トランジスタにより構成し、かつ制御信号は出力端子か
ら出力した電流を積分した制御電圧とし、その制御電圧
の値に応じてトランジスタのオン抵抗を可変とすること
を特徴とする要旨１に記載のチャージポンプ回路であ
る。

【００２３】本発明の第３の要旨は、要旨１に記載のチ
ャージポンプ回路の出力側にローパスフィルタを介して
電圧制御発振器を備えたＰＬＬ周波数シンセサイザ回路
において、第１、第２の可変電気抵抗回路に入力される
制御信号は、電圧制御発振器に入力される制御電圧であ
ることを特徴とするＰＬＬ周波数シンセサイザ回路であ
る。

【００２４】本発明によれば、第１の電流源回路に並列
に第１の可変電気抵抗回路と、第２の電流源回路に並列
に第２の可変電気抵抗回路とを設け、第１、第２の可変
電気抵抗回路は制御信号に応じて電気抵抗値が変化する
チャージポンプ回路とすることで、第１の電流源回路か
らスイッチング回路までの合成抵抗と第２の電流源回路
からスイッチング回路までの合成抵抗を可変、調整する
ことができる。そして、かかる合成抵抗を可変、調節す
ることでチャージポンプ回路の終端電圧が所望の電位か
ら大きくずれることを防止し、スプリアス成分を抑える
ことができる。また、第１の可変電気抵抗回路と第２の
可変電気抵抗回路を各々極性の異なるトランジスタによ
り構成し、かつ制御信号は出力端子から出力した電流を
積分した制御電圧とし、その制御電圧の値に応じてトラ
ンジスタのオン抵抗を可変とすることにより、簡単かつ
小スペースに可変抵抗器を構成、フィードバック制御で
き、チャージポンプ回路のコンパクト化、可変電気抵抗
値の調整に寄与する。また、第１、第２の可変電気抵抗
回路に入力される制御信号を電圧制御発振器に入力され
る制御電圧とすることで、電圧制御発振器の制御電圧に
応じて可変抵抗器の抵抗値が変化し、比較周波数毎にチ
ャージポンプ回路の終端電圧が所望の電位から大きくず
れることを防止し、スプリアス成分が抑えられる。ま
た、電圧制御発振器の制御電圧のダイナミックレンジの
範囲において、ほぼ同等のスプリアス特性を得ることが
可能となる。

【００２５】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。図１は本発明の実施形態に係
るチャージポンプ回路１の等価回路であり、図２はチャ
ージポンプ回路１の回路図であり、図３はＮＭＯＳトラ
ンジスタの可変抵抗としての特性の一例を示す図であ
り、図４はＰＭＯＳトランジスタ１１の可変抵抗として
の特性の一例を示す図である。尚、本実施形態では前記
従来技術と相違する部分を中心に説明し、同一構成には
同一符号を付すとともに説明を省略する。

【００２６】図１において、位相比較器１５から出力さ
れた信号ＰＤＵ又は信号ＰＤＤを入力とするチャージポ
ンプ回路１は、ローパスフィルタ２６から出力され、電
圧制御発振器２７の制御電圧である信号Ｖｔを入力とす
る可変電気抵抗２、６と、ソース及びシンク時の電流量
を一定に保持する定電流源回路３、７と、スイッチング
部材（素子）４、５とで構成され、該スイッチング素子
４、５の一方の端子同士が接続され、外部のローパスフ
ィルタ２６へと繋がれている。ここで、上記チャージポ
ンプ回路１は前述したように、図８のような全体構成を
有するＰＬＬ回路のチャージポンプ１６として用いられ
るものである。

【００２７】次に、図１のチャージポンプ回路１を具体
的にトランジスタで表した等価回路を図２に示す。図２
においてチャージポンプ回路１ａは、信号ＰＤＵ、信号
ＰＤＤ、及び制御信号Ｖｔを入力として、可変電気抵抗
として機能するＮＭＯＳトランジスタ２ａ、ＰＭＯＳト
ランジスタ６ａと、定電流源回路３、７と、スイッチン
グ素子として機能するＰＭＯＳトランジスタ４ａ及びＮ
ＭＯＳトランジスタ５ａとで概略構成されている。

【００２８】可変電気抵抗として機能するＮＭＯＳトラ
ンジスタ２ａは、ソース端子が電源Ｖｄｄに接続され、
ドレイン端子が定電流源回路３及びＰＭＯＳトランジス
タ４ａのソース端子に接続されている。前記定電流源回
路３の他端子は、電源Ｖｄｄに接続されている。また、
可変電気抵抗として機能するＰＭＯＳトランジスタ６ａ
は、ソース端子が接地ＧＮＤに接続され、ドレイン端子
が定電流源回路７及びＮＭＯＳトランジスタ５ａのソー
ス端子に接続されている。前記定電流源回路７の他端子
は、接地ＧＮＤに接続されている。

【００２９】スイッチング素子として機能するＰＭＯＳ
トランジスタ４ａとＮＭＯＳトランジスタ５ａは、両ド
レイン端子同士が接続されており、該ドレイン端子は出
力信号Ｖｔ’として外部のローパスフィルタ２６（図８
参照）に繋がり、電荷を供給／充電（ソース電流を流
す）または、流入／放電（シンク電流を流す）するため
のスイッチング動作を行う。

【００３０】図３、４にゲート電圧により電気抵抗値が
変わる可変抵抗としてのＮＭＯＳトランジスタ２ａ及び
ＰＭＯＳトランジスタ６ａの特性を示し、以下に該可変
電気抵抗器２ａ、６ａを使った場合の動作を説明する。
図３に示すように、ＮＭＯＳトランジスタ２ａは、その
ゲート電圧が４Ｖｄｄ／２０のときのオン抵抗が２０Ｒ
で、８Ｖｄｄ／２０のときのオン抵抗が１４Ｒで、１６
Ｖｄｄ／２０のときのオン抵抗が２Ｒとする。また、図
４に示すようにＰＭＯＳトランジスタ６ａは、そのゲー
ト電圧が４Ｖｄｄ／２０のときにはオン抵抗が２Ｒで、
８Ｖｄｄ／２０のときにはオン抵抗が８Ｒで、１６Ｖｄ
ｄ／２０のときにはオン抵抗が２０Ｒとする。

【００３１】また、定電流源回路３、７のオン抵抗をｍ
Ｒ（ｍは定数）、ＰＭＯＳトランジスタ４ａとＮＭＯＳ
トランジスタ５ａの各オン抵抗をＲとする。

【００３２】以上の条件において、Ｖｔ＝４Ｖｄｄ／２
０の時には、ソース側ＡＲ１の全オン抵抗Ｒｓｏは（２
１ｍ＋２０）Ｒ／（２０＋ｍ）となり、シンク側ＡＲ２
の全オン抵抗Ｒｓｉは（３ｍ＋２）・Ｒ／（２＋ｍ）と
なる。ここで、ｍ＝１０とすると、Ｒｓｏ＝２３０Ｒ／
３０，Ｒｓｉ＝３２Ｒ／１２となる。従って、ＰＭＯＳ
トランジスタ４ａとＮＭＯＳトランジスタ５ａが同時に
オンした場合の出力電圧Ｖｔ’ＯＮは、Ｖｔ’ＯＮ＝Ｒ
ｓｉ・Ｖｄｄ／（Ｒｓｏ＋Ｒｓｉ）＝８Ｖｄｄ／３１と
なる。

【００３３】また、Ｖｔ＝８Ｖｄｄ／２０の時には、ソ
ース側ＡＲ１の全オン抵抗Ｒｓｏは（１５ｍ＋１４）・
Ｒ／（１４＋ｍ）となり、シンク側ＡＲ２の全オン抵抗
Ｒｓｉは、（９ｍ＋８）・Ｒ／（８＋ｍ）となる。従っ
て、ｍ＝１０であれば、Ｒｓｏ＝１６４Ｒ／２４，Ｒｓ
ｉ＝９８Ｒ／１８であるから、出力電圧Ｖｔ’ＯＮは、
Ｖｔ’ＯＮ＝Ｒｓｉ・Ｖｄｄ／（Ｒｓｏ＋Ｒｓｉ）＝９
８Ｖｄｄ／２２１となる。同様に計算すると、Ｖｔ＝４
Ｖｄｄ／２０〜１６Ｖｄｄ／２０の範囲で、出力電圧Ｖ
ｔ’ＯＮは表２のようになる。

【００３４】

【表２】

【００３５】上記のように、信号ＶｔがＶｄｄ／２０単
位で変化した場合、ＶｔとＶｔ’ＯＮとの差は、最大で
も０．１Ｖｄｄ以下に抑えることができる。この値は、
従来技術の場合のＶｄｄ／２０＝０．０５Ｖｄｄと比べ
ると大きな値であるが、│Ｖｔ−Ｖｔ’ＯＮ│は０．１
Ｖｄｄ以下であれば、その差によって出現するスプリア
ス成分を十分に抑えることが可能であり、また、電圧制
御発振器２７の制御電圧のダイナミックレンジにおいて
ほぼ同等のスプリアス特性を得ることができると考えら
れる。

【００３６】なお、上述した実施の形態においては、定
電流源回路３、７のオン抵抗値を１０Ｒとしたが、この
値を大きくすることにより│Ｖｔ−Ｖｔ’ＯＮ│をさら
に小さくできる。また、可変電気抵抗器としてＭＯＳト
ランジスタを利用したが、同等の可変電気抵抗特性を持
つものであれば、これに限定するものではない。

【００３７】

【発明の効果】以上説明したように、本発明によれば、
定電流源回路と並列に可変抵抗器を付加するコンパクト
な構成により、例えば電圧制御発振器の制御電圧に応じ
て可変抵抗器の抵抗値を調整し、結果としてスプリアス
成分が抑えられ、また、電圧制御発振器の制御電圧のダ
イナミックレンジの範囲においてほぼ同等のスプリアス
特性を得ることが可能となった。

【図面の簡単な説明】

【図１】本発明の実施形態に係るチャージポンプ回路の
説明図である。

【図２】図１に示すチャージポンプ回路の等価回路図で
ある。

【図３】ＮＭＯＳトランジスタのゲート電圧に対するＯ
Ｎ抵抗の可変電気抵抗特性の説明図である。

【図４】ＰＭＯＳトランジスタのゲート電圧に対するＯ
Ｎ抵抗の可変電気抵抗特性の説明図である。

【図５】従来のチャージポンプ回路の説明図である。

【図６】従来の位相比較器の回路説明図である。

【図７】位相比較器の入出力信号のタイムチャートであ
る。

【図８】従来のＰＬＬ回路の概略ブロック図である。

【図９】従来のチャージポンプ回路の説明図である。

【図１０】従来のチャージポンプ回路に用いるコンパレ
ータ回路の説明図である。

【図１１】電圧制御発振器による入力電圧Ｖｔと出力周
波数ｆｏとの特性の説明図である。

【符号の説明】

１、１ａ チャージポンプ回路 ２、６ 可変抵抗 ３、７ 定電流源回路 ４、５ スイッチング素子 ２ａ ＮＭＯＳトランジスタ ４ａ ＰＭＯＳトランジスタ ５ａ ＮＭＯＳトランジスタ ６ａ ＰＭＯＳトランジスタ ＡＲ１ ソース側 ＡＲ２ シンク側 Ｖｄｄ 電源 Ｖｔ 制御電圧 ２５ 位相比較器 ２６ ローパスフィルタ ２７ 電圧制御発振器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 一端側が第１の電源電位に接続される第
   １の電流源回路と、前記第１の電源電位と所定電位差の
   第２の電源電位に一端側が接続される第２の電流源回路
   と、出力端子と前記第１の電流源回路の他端側との導通
   と前記出力端子と前記第２の電流源回路の他端側との導
   通とを入力信号に基づいて切り換え制御するスイッチン
   グ回路を備えたＰＬＬ周波数シンセサイザ回路に用いる
   チャージポンプ回路において、 前記第１の電流源回路に並列に第１の可変電気抵抗回路
   と、 前記第２の電流源回路に並列に第２の可変電気抵抗回路
   とを設け、 制御信号に応じて前記第１、第２の可変電気抵抗回路の
   電気抵抗値を変化させることを特徴とするチャージポン
   プ回路。
2. 【請求項２】 前記第１の可変電気抵抗回路と第２の可
   変電気抵抗回路は、各々極性の異なるトランジスタによ
   り構成し、かつ前記制御信号は前記出力端子から出力し
   た電流を積分した制御電圧とし、 該制御電圧の値に応じてトランジスタのオン抵抗を可変
   とすることを特徴とする請求項１に記載のチャージポン
   プ回路。
3. 【請求項３】 請求項１に記載のチャージポンプ回路の
   出力側にローパスフィルタを介して電圧制御発振器を備
   えたＰＬＬ周波数シンセサイザ回路において、 前記第１、第２の可変電気抵抗回路に入力される制御信
   号は、電圧制御発振器に入力される制御電圧であること
   を特徴とするＰＬＬ周波数シンセサイザ回路。