JP2553692B2 - クロック発生装置及び周波数ー電流変換回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はクロック発生回路に係り、特にクロックに基
づいて論理動作が行なわれる情報処置装置を内蔵する半
導体集積回路装置のクロック発生回路に関する。

〔従来の技術〕

クロックに基づいて論理動作が行なわれる情報処理装
置では、内部論理の誤差動作防止や高速化のためにクロ
ックのタイミングの管理が重要である。特に、複数の情
報処理装置がある場合、情報処理装置間でのデータの転
送を確実にかつ高速に行なうため、各情報処理装置のク
ロックどうしが同期しているのが望ましい。従来、この
ような要求を満たすクロック発生回路として、特開昭55
−80137号公報に提案されたものによれば、外部信号と
同期したクロックを発生させる回路を用いることが示さ
れている。また、外部信号と同期したクロックを発生さ
せる回路として、アイ イー イー イー ジャーナル
オブ ソリッド ステート サーキッツ、エス シー
22、ナンバー２（1987年）第255頁から第261頁（IEE Jo
urnal of Solid−State Circaits,Vol.SC−22,No.2（19
87）p.p.255−261）と，特開昭58−184626号公報に，位
相ロックロープ（以下PLLと略す:Phase Locked Loop）
を用いることが示されている。

このPLLを用いた従来のクロック発生回路のブロック
構成を第２図に示す。クロック発生回路10は、位相比較
器11、ローパスフィルタ（LPF）12、電圧制御発振器（V
CO）13、分周器14から構成され、位相比較器11は外部信
号に係るタイミング信号と同期クロック信号との位相差
を常に比較し、この位相差によって生じる出力をLPF12
で平滑化し、VCO13の制御信号として与える。VCO13はLP
F12の出力に応じて発振周波数を増大し、その発振出力
を分周器14で分周し、同期クロック信号として出力する
帰還系となっている。タイミング信号の位相が同期クロ
ック信号の位相よりも進んでいるときは、位相比較器11
はその位相差を検知し、LPF12を介してVCO13の発生周波
数を上げるように動作する。VCO13の発振周波数が上が
れば同期クロック信号の周波数が上がるため、同期クロ
ック信号の位相は進み、タイミング信号との位相差を小
さくするように動作する。逆にタイミング信号の位相が
同期クロック信号の位相よりも遅れているときは、同期
クロック信号の位相を遅らせるように動作するため、タ
イミング信号を同期クロック信号との位相差は同様に小
さくなる。すなわち、PLL10はタイミング信号と同期ク
ロック信号との位相を同期させ、かつ周波数が一致する
ように動作し、自動周波数制御の役目を果している。

ところでPLL10の構成する各部11〜14は、いろいろな
回路構成のものが提案されており、全体の性能に応じて
使い分けがなされている。VCO13については、内部に静
電容量（寄生容量の場合もある）を有し、その容量の充
放電電流を入力電圧に応じて制御し、これにより時定数
を変化させて発振周波数を決定する回路構成としている
のが一般である。しかし、容量の充放電電流はある一定
範囲内でしか変化させることができないという制約があ
り、そのため発振周波数の可変範囲も一定範囲内に制限
される。

この制限を受ける理由を、次にさらに詳しく説明す
る。

PLL10はタイミング信号の位相と同期クロック信号の
位相が一致するように動作するため、同期クロック信号
の周波数がタイミング信号の周波数の整数倍又はその逆
数倍のときにも、タイミング信号と同期クロック信号の
位相が一致することがある。この場合、両者の位相差が
ないためPLL10は平衡状態となり、擬似的な引き込みが
生じる。これを防止するため、PLL10内のVCO13の発振周
波数を擬似引き込みが生じない一定の範囲に制限する必
要がある。また、VCO13の発振周波数範囲が広いと、入
力である電圧変化に対する発振周波数の変化も大きくな
るため、PLL10のループゲインが大きくなる。PLL10のル
ープゲインが大きいと、PLL10の雑音帯域も高くなるた
め、PLL10の動作が不安定となる。そこで、VCO13の発振
周波数の可変範囲をある一定範囲内に設定するのが一般
である。

〔発明が解決しようとする課題〕

ここで、上記従来技術の問題点について説明する。第
２図のPLL10では、各部11〜14からなる帰還系により、
タイミング信号と同期クロック信号との同期及び周波数
の一致を実現している。しかし、前述したように前記ク
ロック信号の周波数はVCO13の発振周波数に依存してお
り、VCO13の発振する周波数範囲に対応した範囲内でし
か変化させることができない。したがって、タイミング
信号の周波数が、VCO13の発振する周波数範囲に対応す
る同期クロック信号の周波数範囲を越えた場合は、PLL1
0は動作できず、情報処理装置間のクロックの同期がく
ずれるという問題があった。

本発明の目的は、広い範囲で周波数変化する外部入力
のタイミング信号に追従させて同期クロック信号を発生
できる広い周波数範囲を持つクロック発生装置を提供す
ることにある。

〔課題を解決するための手段〕

上記目的は、位相比較手段と該位相比較手段の出力レ
ベルに応じた周波数信号を発生する電圧制御発振手段を
有し、該発振周波数信号の位相と外部から入力されるタ
イミング信号とを前記位相比較手段に入力し、該タイミ
ング信号に同期した同期クロック信号を出力する構成の
クロック発生装置において、タイミング信号を入力とし
その周波数に応じて前記電圧制御発振手段の発振周波数
の範囲を変化させる補償手段を設け、この補償手段は、
タイミング信号によりセット・リセットされる積分回路
と、この積分回路に流れる積分電流に比例した電流信号
を出力する周波数・電流変換手段とを有して構成し、こ
の周波数・電流変換手段と電圧制御発振手段を次のよう
に構成することにより達成される。

そして、この周波数・電流変換手段は、積分回路の出
力電圧と所定の基準電圧を比較するコンパレータと、こ
のコンパレータの出力信号により駆動されるチャージポ
ンプ回路と、このチャージポンプ回路により充放電され
る静電容量と、この静電容量の端子電圧を平滑して出力
するローパスフィルタと、該ローパスフィルタの出力電
圧を電流信号に変換する電圧・電流変換回路と、この変
換された電流信号のレベルに応じて積分回路の積分電流
を制御する積分電流制御回路と、その変換された電流信
号のレベルに応じた電流信号を出力する出力回路とを有
して構成する。

また、電圧制御発振手段は、位相比較手段の出力信号
を入力とし、この信号に応じて変化する電流信号を出力
する手段と、この手段から出力される電流信号の変化幅
の中心レベルを補償手段の出力回路から出力される電流
信号に応じて変化させる手段とを有してなる電圧・電流
変換手段と、この電圧・電流変換手段から出力される電
流信号に応じた周波数の信号を発振出力する電流制御発
振手段とを有して構成する。

〔作用〕

補償手段は、タイミング信号の周波数が高いときは電
圧制御発振手段の発振する周波数範囲を周波数の高い方
に変化させる。それによって、クロック発生回路の同期
クロック信号の周波数範囲も周波数の高い方に変化する
ため、タイミング信号の周波数が同期クロック信号の周
波数範囲外となることを防止できる。逆にタイミング信
号の周波数が低くなると、補償手段が動作して同期クロ
ック信号の周波数範囲を周波数の低い方に変化させる。
つまりタイミング信号の周波数に応じて同期クロック信
号の周波数範囲が変化されるため、クロック発生回路が
動作できなくなることが防止される。

〔実施例〕

以下、本発明の一実施例を図面を用いて説明する。

第１図は本発明の第１の実施例のブロック構成を示
す。図示のように本実施例は、PLLを用いたクロック発
生回路20であり、第２図の従来例と同一符号のものは同
一の機能・構成を有する部品である。図において第２図
従来例と異なるところは、タイミング信号S_Tを入力と
し、そのタイミング周波数f_Tに応じてVCO13の発振する
周波数範囲を変化させる補償回路15が設けられているこ
とにある。補償回路15は、タイミング信号S_Tの周波数f_T
が高くなると、それに応じてVCO13に発振周波数範囲を
周波数の高い方に変化させる信号S_Cを出力する。逆にタ
イミング信号S_Tの周波数f_Tが低くなると、それに応じて
VCO13に発振周波数範囲を周波数の低い方に変化させる
信号S_Cを出力する。同期クロック信号C_PはVCO13の発振
出力信号C_POを分周器14で分周した信号である。したが
って、同期クロック信号C_Pの周波数範囲はVCO13の発振
周波数範囲と比例関係がある。このように、本実施例に
よればタイミング信号S_Tの周波数f_Tに応じて、同期クロ
ック信号の周波数f_Cの範囲が変化するため、同期クロッ
ク信号C_Pの周波数範囲内にタイミング信号S_Tの周波数f_T
が収まり、この結果タイミング信号S_Tと同期し、かつ周
波数の一致した同期クロック信号C_Pを得ることができ
る。したがって、本実施例によればタイミング信号S_Tの
周波数変化に対応可能な周波数範囲の広いクロック発生
回路を実現できる。なお、VCO13と補償回路15の具体的
な実施例については後述する（第10図、第11図、第12
図、第13図、第15図）。

第３図は、第１図のクロック発生回路20を内蔵させた
情報処理用LSIのチップ構成の一実施例である。LSIチッ
プ310は、クロック発生回路（CPG）20とクロック分配回
路21から成るクロック回路22と、クロック回路22の出力
であるクロック信号C_Pにより制御される論理回路ブロッ
ク311〜315とから構成される。CPG20はチップ外から入
力されるタイミング信号S_Tを受けて、その信号と同期し
た同期クロック信号C_Pを出力し、分配回路21で各ブロッ
ク311〜315を制御するためのクロック信号を生成する。
ここで、クロック信号C_Pはタイミング信号S_Tから分配回
路21における遅延分だけ遅れた信号となる。しかし、LS
Iチップ310はタイミング信号S_Tほぼ同期して動作する。
これにより、LSIチップ310がローカルバス101やシステ
ムバス102を介してデータを送受信するにあたり、他の
システムと共通のタイミング信号に基づいて同期動作で
きる効果がある。

第４図は、本発明の第２の実施例の構成図を示す。図
示のようにPLLを用いたクロック発生回路を内蔵したク
ロック回路25のブロック構成で、第１図、第２図と同一
符号のものは同一機能・構想のものである。同図におい
て、第１図実施例と異なるところは、分周器14の出力を
分配するクロック分配回路21を介して、その出力のクロ
ック信号C_Pの１つを位相比較器11に帰還した構成として
いることにある。しかして、本実施例によれば、クロッ
ク分配回路21による遅れをも補償することができる。第
３図で説明した論理ブロック311〜315のクロック信号を
外部のタイミング信号S_Tに同期させることができる。な
お、分配回路21による遅れの原因は、分配するにあた
り、多数のバッファを用いるからである。この遅れは例
えば、２〜3nsecである。

第５図は第４図のクロック回路25を内蔵した情報処理
用LSIのチップ構成の一実施例である。第３図と同一符
号のものは同一部分を示す。本実施例ではタイミング信
号S_Tとクロック信号C_Pはクロック回路CLK25により同期
しているため、LSIチップ310はタイミング信号と同期し
て動作し、ローカルバス101やシステムバス102を介して
他のLSIチップとデータを送受信するにあたり、完全に
同期した動作となる。

第６図は、第３図又は第５図の情報処理用LSIを用い
てなる情報処理システムの一実施例である。情報処理用
LSI310,320,330はクロック回路22又は25を内蔵してい
る。各クロック回路22又は25はタイミング信号発生回路
40から出力される共通のタイミング信号で制御されてい
る。したがって、各LSI310,320,330内の論理回路ブロッ
クを制御するクロック信号C_Pはすべて同期し、LSI間で
ローカルバス101やシステムバス102を介するデータ転送
の同期がとられ、データ転送を確実にできる。また、デ
ータ転送が確実にできることにより、高速化が可能とな
り、高速な情報処理システムを実現できる。

ここで、第１図と第４図実施例を構成する各ブロック
部の具体的な実施例を、第７図〜第16図によって説明す
る。

第７図に位相比較器11の一実施例を示す。図示のよう
に、インバータ701と702,712〜715,2入力NAND703〜708,
3入力NAND710と711,4入力NAND709のゲート回路から構成
されている。これらによりタイミング信号S_Tと同期クロ
ック信号C_Pとの立ち上がりの位相差を、第８図に示した
タイミングチャートの波形を有する出力信号PP,NP,PD,N
Dのパルス幅に変換して出力する周波数・位相比較器の
位相比較器である。本実施例ではインバータ714と715に
より差動のパルスを出力するようになっている。タイミ
ング信号S_Tの位相が同期クロック信号C_Pの位相より進ん
でいるときは、図中（Ａ）で示すように信号PPとNPに位
相差に相当するパルス幅のパルス信号を出力する。逆に
遅れているときは、図中（Ｃ）で示すように信号PDとND
に出力する。タイミング信号S_Tと同期クロック信号C_Pの
立ち上がりが一致したときが同期状態で、図中（Ｂ）に
示すように出力は変化がない。すなわち、本実施例で
は、タイミング信号S_Tと同期クロック信号C_Pとの位相差
を差動出力のパルス幅に変換して出力する。

第９図にローパスフィルタ（LPF）12の一実施例を示
す。図示のようにLPFにはチャージポンプ回路901とルー
プフィルタ917を有して構成される。

チャージポンプ回路901において、符号904〜907はPMO
S,符号908〜916はNMOS,符号902は抵抗，符号903はNPNト
ランジスタをそれぞれ示す。PMOS906と907,およびNMOS9
09と910の各電流は等しく設定される。つまり、PMOS904
と906および907,PMOS904と905,NMOS908と909および910
のカレントミラーで、トランジスタ903のバイアスV_Aに
より抵抗902に流れる電流で制御されるからである。NMO
S912と911,NMOS914と913は位相比較器11の差動出力信号
PPとNP,PDとNDにより制御される。これらのNMOS912と91
1,NMOS914と913は、PMOS907とNMOS910の電流を、出力V_B
と内部とに切り替えるスイッチである。しかして、NMOS
912がオン、すなわち信号PPが「Ｈ」で信号NPが「Ｌ」
のとき、V_BにPMOS907の電流を流し込む。一方NMOS914が
オン、すなわち信号PDが「Ｈ」で信号NDが「Ｌ」のと
き、V_BからNMOS910の電流を引き抜く。これにより、位
相比較器11の出力パルスを、V_Bに流れるパルス電流に変
換する。他方、HMOS916は信号NPで制御され、NMOS912が
オフ、すなわち信号PPが「Ｌ」で信号NPが「Ｈ」のと
き、PMOS907の電流をNMOS911を介してNMOS909へ導く。
一方、HMOS915は、信号NDで制御され、NMOS914がオフ、
すなわち信号PDが「Ｌ」で信号NDが「Ｈ」のとき、PMOS
906の電流をNMOS913を介してNMOS910に導く。したがっ
てPMOS907とNMOS910の電流は、V_Bへ電流を出力しないと
きでも常に流れるため、それらのドレインの電位を一定
にすることができる。この結果、NMOS912と914のスイッ
チングの際のチャージシェアで生じるノイズ電流を無く
すことができる。このように、チャージポンプ回路901
は位相比較器11の出力パルス幅に等しいパルス電流を出
力できるので、パルス幅に比例した電荷の注入又は引き
抜きを実現できる。

ループフィルタ917は抵抗918と容量919の直列回路で
構成され、チャージポンプ回路901のパルス電流を積分
することにより電圧に変換する。

このようにして、ローパスフィルタ12は、信号PPとNP
のパルス出力があるとき、チャージポンプ回路901がル
ープフィルタ917へ電荷を注入するため、V_B電位が上昇
し、信号PDとNDのパルス出力があるとき、チャージポン
プ回路901がループフィルタ917から電荷を引き抜くた
め、V_Bの電位は下降することになる。この結果位相差に
応じたパルス信号は電圧に変換される。

第10図に、電圧制御発振器（VCO）13の一実施例を示
す。図示のように、電圧・電流変換回路1001、電流制御
発振器1002、レベル変換回路1003を有して構成される。
電圧・電流変換回路1001は補償回路15の電流制御信号I_C
を受けて、ローパスフィルタ12の出力電圧V_Bを電流制御
信号I_Dに変換し、電流制御発振器1002に出力する。これ
により、電流制御発振器1002はI_Dに応じた周波数で発振
し、低電圧振幅の信号V_Eを出力する。レベル変換回路10
03はV_Eを全振幅の信号V_Fまで増幅して出力する。

第11図に第10図の電圧・電流変換回路1001の一実施例
を示す。NMOS1101と1102,1103はカレントミラーとなっ
ており、NMOS1102と1103に流れる電流I₁とI₂は、I_Cと比
例関係になり、次式で表わせる。

I₁＝n₁・I_C …（１） I₂＝n₂・I_C …（２） 一方、NMOS1104と1105は差動対であり、基準電圧V_Rと
V_Bの電位の高低関係ではI₁を分流する。ここでNMOS1104
の電流はPMOS1106に流れる。このPMOS1106と1107はカレ
ントミラーとなっており、それらに流れる電流を等しく
設定すると、PMOS1107の電流はNMOS1104と等しくなる。
ところで、V_Bの電位がV_Rより高い場合を考えると、NMOS
1105の電流はNMOS1104より大きくなる。しかし、PMOS11
07はNMOS1104と等しい電流しか供給できないので、その
差の電流はPMOS1108とNMOS1103の回路から供給されるこ
とになる。したがって、PMOS1108に流れる電流I₃はI₂よ
りも大きくなる。逆に、V_Bの電位がV_Rより低い場合は、
NMOS1105の電流がNMOS1104より小さくなるが、PMOS1107
はNMOS1104と等しい電流を供給するので、NMOS1105に流
れ込む電流以外の余分な電流は、PMOS1108とNMOS1103の
回路へ流し込まれ、I₃はI₂より小さくなる。すなわち、
I₃はI₂を中心として、V_Bの大小に応じて増減変化する。
このときの増減幅は、NMOS1104と1105のバイアス電流I₁
で、次式が成り立つ。

I₂＋I₁≧I₃≧I₂−I₁ …（３） ところで、PMOS1108と1109はカレントミラーであるか
ら、電圧・電流変換回路1001の出力電流I_DとI₃は比例関
係があり、次式で表わせる。

I_D＝n₃・I₃ …（４） 上記（１），（２），（３），（４）式より、次式が
成り立つ。

n₃（n₂＋n₁）I_C≧I_D≧n₃（n₂−n₁）I_C …（５） したがって、電圧・電流変換回路1001は（５）式が成
り立つ範囲で、V_Bの電位が高くなるとI_Dが大きくなり、
V_Bの電位が低くなるとI_Dが小さくなるように動作する。
また、I_Dが変化する範囲はI_Cの電流に依存し、I_Cを大き
くするとI_Dの電流範囲の中心が大きい方に移動し、I_Cを
小さくするとI_Dの電流範囲の中心が小さい方に移動す
る。

第12図に電流制御発振器1002の一実施例を示す。図示
のように、NMOS1201〜1203,容量1204,NPNトランジスタ1
205,1206,1211,1212,PMOS1207,1208,ダイオード1209,12
10,電流源1213,1214を含んで成る。そして、この発振器
1002は、バイポーラトランジスタ1205,1206と負荷素子
としてのPMOS1207,1208から成るスイッチング回路の入
出力を、トランジスタ1211と電流源1213およびトランジ
スタ1212と電流源1214から成るレベルシフト回路を介し
て交差接続し、トランジスタ1205と1206に流れる電流を
それぞれNMOS1202と1203で制御する構成のエミッタ結合
型のマルチバイブレータである。ダイオード1209,1210
は振幅を制限するクランプ素子で、レベルシフト回路を
介して差動出力するV_E振幅がV_BEとなる。また、NMOS120
1,1202,1203はカレントミラーとなっている。したがっ
て、NMOS1202と1203に流れる電流を等しくI₄に設定する
と、I₄は電圧・電流変換回路1001の出力電流I_Dと比例関
係にあり、次式で表わせる。

I₄＝n₄・I_D …（６） このようなエミッタ結合型のマルチバイブレータの発
振周波数f_Oはタイミング容量1204の容量をC_Oとすると次
式で表わせる。

（６）と（７）式より次式の関係が得られる。

すなわち、電流制御発振器1002はI_Dと比例した発振周
波数を出力するようになっている。

ところで、I_Dは（５）式の電流範囲をもつため、上記
の発振周波数f_Oにも周波数範囲を持ち、（５），（８）
式より次式が成り立つ。

このように、発振周波数f_O周波数範囲の中心は、I_Cが
大きくなると周波数の高い方に、逆にI_Cが小さくなると
周波数の低い方に移動する。

また、第12図実施例では、NPNトランジスタ1205,1206
のスイッチング素子にPMOS1207,1208の負荷素子でスイ
ッチング回路を構成し、PMOS1207,1208のゲートをそれ
ぞれNPNトランジスタ1205,1206のベースに接続してい
る。これにより、NPNトランジスタ1205,1206がオンのと
きは、PMOS1207,1208のインピーダンスを高くして振幅
を充分確保し、逆にNPNトランジスタ1205,1206がオフの
ときはPMOS1207,1208のインピーダンスを低くして、立
ち上がり速度を速くするようにしている。したがって、
スイッチング回路の電流が小さいときでも振幅を充分確
保でき、逆に電流が大きくて周波数が高くなっても出力
の立ち上がりが速く充分動作できるため、発振周波数の
範囲を広くとれることになる。

第13図にレベル変換回路1003の一実施例を示す。図示
のように、PMOS1301,1302,1304,1306,1308,1309,1312,1
313,NMOS1303,1305,1307,1310,1311,1314,1315を含んで
構成されている。MOS1301〜1307から成る回路は、前段
の電流制御発振器1002の差動出力V_Eを入力とするMOS130
1〜1303の回路出力で、MOS1304と1305,MOS1306と1307か
らなるレシオ型インバータ回路のバイアス電流源である
MOS1305とMOS1307のゲートを制御しているため、レシオ
型インバータ回路の論理しきい値を差動のV_Eの中心にす
ることができ、これによりV_Eの振幅を確実に増幅する。
MOS1308〜1311とMOS1312〜1315からなる回路はCMOSのカ
レントミラーによるプッシュプル型のインバータ回路
で、差動の信号をシングルエンドの両振幅に増幅する。
また、MOS1308〜1311とMOS1312〜1315からなる回路は、
入力の接続を逆にすることにより、差動の全振幅出力V_F
（C_PO）を実現している。すなわち、レベル変換回路100
3は２段増幅により、電流制御発振器1002の低電圧差動
出力V_Eを論理ゲート回路が動作できる両振幅の差動出力
V_Fまでレベル変換するようになっている。

第14図に分周器14の一実施例を示す。クロックドイン
バータゲート回路1404,1406,1407,1409とインバータゲ
ート回路1405,1408による帰還型ラッチ回路1401,1402を
有してなる、これらをレベル変換回路の差動出力V_Fで逆
相に制御し、インバータゲート回路1403を介して負帰還
することにより、V_Fの周波数を1/2に分周し、同期クロ
ック信号C_Pとして出力するようになっている。

第15図に補償回路15の一実施例を示す。分周器1501は
タイミング信号S_Tの周波数f_Tを1/2に分周した出力信号a
₁を出力する。この信号a₁はPMOS1503とNMOS1504のゲー
トに入力され、これにより容量1505の充放電を制御する
ようになっており、これらによって積分回路が構成され
ている。この容量1505の電位a₂はコンパレータ1510の＋
入力端に入力されている。このコンパレータ1510の−入
力端には、電流源1506とダイオード1507〜1509の直列回
路からなるバイアス回路から、３×V_BEの電位a₃が入力
されている。そして、コンパレータ1501は入力される電
位a₂とa₃を比較し、両振幅の出力信号a₄を出力するよう
になっている。この信号a₄はPMOS1512とNMOS1513のゲー
トに入力されている。これらのスイッチ素子は電流源15
11と1514に直列接続され、これらによってチャージポン
プ回路が形成されている。このチャージポンプ回路の出
力信号a₅は容量1515に印加され、これによって容量1515
の充放電を制御するようになっている。また、a₅抵抗15
16と容量1517からなるローパスフィルタ回路に入力され
ており、これによって容量1515の電位が平滑される。ロ
ーパスフィルタ回路の出力電圧a₆はNMOS1518のゲートに
入力されている。このNMOS1518はPMOS1502と1519と1520
からなるカレントミラー回路のPMOS1519に接続されてい
る。このカレントミラー回路は、信号a₆に応じてNMOS15
18に流れる電流I₈と、PMOS1520に流れる補償回路15の出
力電流I_Cと、容量1505の充電電流I₅を比例させるような
っている。

第16図に、補償回路15の動作に係る各部電位のタイミ
ングチャートを示す。なお、同図において、タイミング
信号a₁とa₄は論理レベルを示す。ここで、PMOS1502に流
れる電流をI₅,電流源1511と1514が流す電流をそれぞれI
₆とI₇,PMOS1519と1518に流れる電流をI₈,容量1505と151
5の容量をそれぞれC₁とC₂,タイミング信号S_Tの周波数を
f_Tとすると、その周期t₀は次式で表わせる。

ここで、信号a₁はタイミング信号S_Tを分周器1501で1/
2に分周した出力だから、デューティ50％の信号であ
り、「Ｈ」と「Ｌ」の期間は共にt₀である。一方、信号
a₂の電位は、a₁が「Ｌ」のとき容量1505をPMOS1502がPM
OS1503を介して充電するため、I₅/C₁の傾きで上昇す
る。逆に、a₁が「Ｈ」のときはNMOS1504が容量1505を急
速に接地レベルまで放電する。信号a₄はa₂とa₃の電位を
コンパレータ1510が比較し、a₂がa₃より高いときは
「Ｌ」となり、a₂がa₃より低いときは「Ｈ」となる。こ
こでa₃の3V_BEのため、a₄が「Ｈ」となるのは、a₁が
「Ｌ」となってa₂がI₅/C₁の傾きで上昇して３・V_BEの電
位まで達成してから、a₁が「Ｈ」となって容量1505の放
電を開始するまでの時間である。そこで、a₁が「Ｌ」の
とき、a₂が上昇して３・V_BEの電位に達するまでの時間
をt₁とすれば、a₄が「Ｈ」となる時間は次式になる。

t₂＝t₀−t₁ …（11） 一方、a₂の電位はI₅/C₁の傾きで上昇するため、t₁は
次式で表わせる。

また、a₄が「Ｌ」となる時間をt₃とすると、次式が成
り立つ。

t₃＝t₀＋t₁ …（13） （10）〜（13）式より、t₂とt₃は次式により表わされ
る。

すなわち、I₅が大きくなるとt₂は大きくなるとともに
t₃は小さくなり、逆にI₅が小さくなるとt₂は小さく、t₃
は大きくなる。

また、a₅の電位はPMOS1512とNMOS1513を含んでなるチ
ャージポンプ回路を制御するa₄により定まる。すなわ
ち、a₄が「Ｌ」のときは、容量C₂1515を電流源1511がPM
OS1512を介して充電するため、I₆/C₂の傾きで上昇す
る。一方、a₄が「Ｈ」のときは、容量C₂1515を電流源15
14がNMOS1513を介して放電させるため、I₇/C₂の傾きで
下降する。

また、a₆はa₅の電位を抵抗1516と容量1517のローパス
フィルタ回路で平滑した電位である。したがって容量C₂
1515の充放電で、充電されると電荷が放電する電荷より
多ければ、a₆の電位は上昇し、逆に少なければa₆の電位
は下降するものとなる。ここで、C₂1515の充放電サイク
ルにおける充電電荷Q_Pと放電電荷Q_Dは次式で表わせる。

上記の（14）〜（16）式より、Q_PとQ_Dは次式で表わせ
る。

すなわち、I₅が大きくなると、Q_Pは小さく、Q_Dは大き
くなるため、a₆の電位を下降する方向に動作する。逆に
I₅が小さくなると、Q_Pは大きく、Q_Dは小さくなるため、
a₆の電位を上昇させる方向に動作する。

一方、a₆の電位は、NMOS1518のバイアス電圧であるか
ら、a₆の電位が上昇すればI₈が増加し、a₆の電位が下降
すればI₈が減少する。PMOS1519および1502はカレントミ
ラーとなっているので、I₈とI_C,I₅は比例関係にあり、
次式で表わせる。

I_C＝n₅・I₈ …（18） I_S＝n₆・I₈ …（19） したがって、a₆の電位が上昇すればI₅は増加し、a₆の
電位が下降すればI₅は減少する。すなわち、本実施例は
負帰還ループを構成しており、a₆の電位が高い場合、I₈
が大きく、I₅も大きい。I₅が大きいと、a₂の電位上昇も
早くなるため、t₂が大きくなる。t₂が大きいとa₅の放電
電荷が大きくなるため、a₆の電位を下げるように動作す
る。逆に、a₆の電位が低い場合は、a₆の電位を上げるよ
うに動作する。このようにして、この負帰還ループが平
衡となるのは、a₅への充放電のQ_P,Q_Dが等しくなったと
きである。そこで、（17）式でQ_P＝Q_Dとすると次式が成
り立つ。

（18）〜（20）式より、補償回路15の出力電流I_Cは次
式となる。

上述したように、補償回路15は、入力されたタイミン
グ信号S_Tの周波数f_Tに比例した積分電流を流す負帰還系
を設け、その積分電流と比例した出力電流を出力する手
段を設けた構成とされており、これにより、タイミング
信号S_Tの周波数f_Tと比例した出力電流I_Cを出力する周波
数・電流変換回路となっている。

ここで、第10図〜第13図に示した電圧制御発振器13と
第15図に示した補償回路15との組み合わせ動作について
説明する。補償回路15の出力電流I_Cと電圧制御発振器VC
O13の発振周波数f_Oの周波数範囲とには、前記（９）式
の関係がある。一方、タイミング信号S_Tの周波数f_Tと出
力電流I_Cとｎは、前述（21）式の関係があるため、f_Oと
f_Tには次式が成り立つ。

つまり、VCO13の発振周波数の範囲を、補償回路15を
介してタイミング信号S_Tの周波数f_Tで決めることができ
る。タイミング信号の周波数f_Tが高くなればVCO13の周
波数の範囲も合わせて高くなり、逆に低くなれば同様に
低くなる。ところで、第１図のクロック発生回路20で
は、タイミング信号の周波数f_Tと同期クロック信号の周
波数f_Cとが等しくなるように制御しており、同期クロッ
ク信号の周波数f_CはVCO13の発振周波数f_Oを分周器14で
分周した周波数となるため、VCO13の発振周波数の周波
数範囲はタイミング信号の周波数f_Tを分周する量の逆数
倍した周波数を含む必要がある。そこで、分周器14の分
周量を1/Nとすると、 となるように各回路定数を設定すれば、（22）式は次式
に変換される。

したがって、発振周波数f_Oの周波数範囲は、タイミン
グ信号の周波数f_Tの分周量1/Nの逆数倍した周波数Ｎ・f
_Tを必ず含むため、動作できなくなることはなく、広い
周波数範囲をもつクロック発生回路を実現できる。した
がって、タイミング信号の周波数f_Tの変動に対応させる
ことができる。

また、本実施例では、VCO13のタイミング容量C_Oと、
補償回路15の積分回路の容量C₁とを同じ構造とすれば、
半導体集積回路を製造するときの容量バラツキを同じに
することができる。この結果、C₀とC₁の比で決まる（2
3）式のＮの値を、容量のバラツキに拘らず一定とする
ことができ、Ｎを正確に設定することが可能である。

第17図に、第12図に示した電流制御発振器1002の発振
周波数f_Oの決定に係る容量1204の一実施例の構造を示
す。容量1701と1702は同一構造で同一容量値で、端子
b₀,b₁を逆にして並列接続されている。すなわち、LSIチ
ップ上で容量を実現する場合、容量の二端子間以外にも
寄生容量がある。この寄生容量は、b₀,b₁の端子に対し
て、異なる大きさであるため、容量を接続する場合、端
子依存性が生じる。電流制御発振器1002を考えた場合、
容量1204の二端子で寄生容量が異なると、NMOS1202と12
03で同じ電流を引き抜いても、寄生容量に流れる電流が
違うため、回路の動作電流が異なってしまう。その結果
トランジスタ1205,1206のスイッチング周期が変化し、
デューティ50％の発振出力が得られない。そこで、上述
のように、同一構造で同一容量値の二つの容量を並列接
続して用いているため、各容量の二端子間の寄生容量が
異なっていても、全体の寄生容量は等しくなり、端子依
存性がなくなるという効果がある。これをタイミング容
量として用いたエミッタ結合型マルチバイブレータで
は、デューティ50％の発振出力を得られるという効果が
ある。

第18図は、第17図に示した容量1701又は1702をLSIチ
ップ上に形成した具体的構造を示すものである。同図
（ａ）はチップ上の平面図、同図（ｂ）は（ａ）図の線
Ｂ−Ｂにおける断面図である。それらの図に示すよう
に、基板1801の上に絶縁膜1802を介して第１層ポリシリ
コン膜1803が配置され、その上に間隔をおいて第２層ポ
リシリコン膜1804が配置され、さらにその上に第１層ア
ルミ膜1805が層状に配置された構造となっている。そし
て、第１層ポリシリコン膜と第１層アルミ膜はコンタク
トホール1806で接続されている。そして、端子b₀,b₁間
の静電容量は、第19図の等価回路に示すように、第１層
ポリシリコン膜1803と第２層ポリシリコン膜1804間の容
量C₁₁と、第２層ポリシリコン膜1804と第１層アルミ膜1
805間の容量C₁₂との並列容量とされている。なお、端子
における寄生容量C₁₃は第１層ポリシリコン膜1804と基
板1801間にのみ形成される。

すなわち、第18図の実施例は、第１〜第３の導体膜を
層状に重ね合わせて静電容量を形成した構造としている
ことから、チップ面積を増大させることなく、かつ寄生
容量を大きくすることなく、静電容量を大きくすること
が可能であるという効果がある。

〔発明の効果〕

以上説明したように、本発明によれば、補償手段によ
り、PLLにおける電圧制御発振手段の発振周波数の範囲
を、外部から与えられるタイミング信号の周波数に応じ
て変化させるようにしていることから、タイミング信号
の周波数が大きく変化しても、電圧制御発振手段の出力
である同期クロック信号をタイミング信号に確実に同期
化させることができる。

これにより、複数の関連する情報処理装置間のデータ
転送を含むデータ処理に係る動作を、確実に同期させる
ことが可能になる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のクロック発生回路、第
２図は従来例のクロック発生回路、第３図は第１図実施
例を用いた半導体集積回路装置、第４図は本発明の第２
の実施例であるクロック発生回路、第５図は第２図実施
例を用いた半導体集積回路装置、第６図は本発明のクロ
ック発生回路を用いた情報処理装置、第７図は位相比較
器11の一実施例の構成図、第８図は第７図位相比較器の
動作説明用のタイムチャート、第９図はローパスフィル
タ回路12の一実施例図、第10図は電圧制御発振器13の一
実施例の全体構成図、第11図〜第13図は第10図の電圧制
御発振器の各部の詳細説明図、第14図は分周器14の一実
施例構成図、第15図は補償回路15の一実施例構成図、第
16図は第15図の補償回路の動作を説明するためのタイム
チャート、第17図は発振周波数決定に係る容量の一実施
例構成図、第18図（ａ），（ｂ）は第17図実施例容量の
半導体チップ上の構成を示す一実施例図、第19図は第18
図の容量の等価回路図である。 11……位相比較器、 12……ローパスフィルタ回路、 13……電圧制御発振器、14……分周器、 15……補償回路、21……クロック分配回路、 22,25……クロック回路、 40……タイミング信号発生器、 101……ローカルバス、102……システムバス、 310,320,330……LSIチップ、 311〜315,321,322,331……論理回路ブロック、 901……チャージポンプ回路、 917……ループフィルタ、 1001……電圧・電流変換回路、 1002……電流制御発振器、 1003……レベル変換回路、1801……基板、 1803……第１層ポリシリコン膜、 1804……第２層ポリシリコン膜、 1805……第１層アルミ膜、 1806……コンタクトホール。

フロントページの続き (56)参考文献 特開 昭63−293620（ＪＰ，Ａ) 特開 昭60−148203（ＪＰ，Ａ) 特開 昭60−85619（ＪＰ，Ａ) 特開 昭62−163412（ＪＰ，Ａ) 特開 昭58−1324（ＪＰ，Ａ) 特開 昭61−214615（ＪＰ，Ａ) 実開 昭58−3643（ＪＰ，Ｕ) 実開 昭62−162671（ＪＰ，Ｕ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】２つの入力信号の位相差に応じた信号を出
   力する位相比較手段と、該位相比較手段の出力信号に応
   じた周波数の信号を出力する電圧制御発振手段とを有
   し、該発振手段の出力信号に基づいたクロック信号を出
   力するとともに、該クロック信号と外部から与えられる
   タイミング信号とを前記位相比較手段に入力してなるク
   ロック発生装置において、 前記タイミング信号を入力とし、該タイミング信号の周
   波数の変化に応じて前記電圧制御発振手段の発振周波数
   の範囲を変化させる補償手段を設け、 該補償手段は、前記タイミング信号によりセット・リセ
   ットされる積分回路と、該積分回路に流れる積分電流に
   比例した電流信号を出力する周波数・電流変換手段とを
   有してなり、 該周波数・電流変換手段は、前記積分回路の出力電圧と
   所定の基準電圧を比較するコンパレータと、該コンパレ
   ータの出力信号により駆動されるチャージポンプ回路
   と、該チャージポンプ回路により充放電される静電容量
   と、該静電容量の端子電圧を平滑して出力するローパス
   フィルタと、該ローパスフィルタの出力電圧を電流信号
   に変換する電圧・電流変換回路と、該変換された電流信
   号のレベルに応じて前記積分回路の積分電流を制御する
   積分電流制御回路と、前記変換された電流信号のレベル
   に応じた電流信号を出力する出力回路とを有してなり、 前記電圧制御発振手段は、前記位相比較手段の出力信号
   を入力とし、該信号に応じて変化する電流信号を出力す
   る手段と、該手段から出力される電流信号の変化幅の中
   心レベルを前記補償手段の出力回路から出力される電流
   信号に応じて変化される手段とを有してなる電圧・電流
   変換手段と、該電圧・電流変換手段から出力される電流
   信号に応じた周波数の信号を発振出力する電流制御発振
   手段とを有してなることを特徴とするクロック発生装
   置。
2. 【請求項２】入力信号のレベルによりセット・リセット
   される積分回路と、基準電圧を出力するコンパレータ回
   路と、前記積分回路の出力電圧と前記バイアス電圧とを
   比較するコンパレータ回路と、該コンパレータ回路の出
   力信号により駆動されるチャージポンプ回路と、該チャ
   ージポンプ回路により充放電される静電容量と、該静電
   容量の端子電圧を平滑して出力するローパスフィルタ回
   路と、該ローパスフィルタ回路の出力電圧を電流に変換
   する電圧・電流変換手段と、該電圧・電流変換手段の出
   力電流で前記積分回路の積分電流を制御する積分電流制
   御回路とを有し、前記変換された電流信号のレベルに応
   じた電流信号を出力するようにしてなることを特徴とす
   る周波数−電流変換回路。