JPH11510664A - 高速及び高精度の位相ロックループ - Google Patents

Abstract

(57)【要約】 電荷ポンプ、電圧制御発振器(VCO)、及び位相周波数検出器を備えた位相ロックループ。位相周波数検出器は動的な論理構造を有する。位相周波数検出器がアップ信号及びダウン信号を生成し、これによりVCOに電圧信号を提供してVCOクロックの周波数を変更するよう電荷ポンプに指示する。アップ及びダウン信号の差は基準クロック信号とVCOクロックとの位相差を示す。位相周波数検出器はアップ信号及びダウン信号をそれぞれ生成するためのアップ信号及びダウン信号生成器を備える。アップ信号生成器は、セット信号を受信するためのゲートを有する第１のP型FETと第１のP型FETのドレーンに接続されたソースと基準クロック信号を受信するためのゲートとを有する第２のP型FETとを備える。第１のN型FETは、第２のP型FETのドレーンに接続されたソースとセット信号を受信するためのゲートとを有する。第３のP型FETは、第２のP型FETのドレーンに接続されたゲートを有する。第２のN型FETは、アップ信号を提供するために第３のP型FETのドレーンに接続されたソースと基準クロック信号信号を受信するためのゲートとを有する。第３のN型FETは、第２のN型FETのドレーンに接続されたソースと第３のP型FETのゲートに接続されたゲートとを有する。ダウン信号生成器は、セット信号を受信するためのゲートを有する第４のP型FETを備えている。第５のP型FETは、第４のP型FETのドレーンに接続されたソースとVCOクロック信号を受信するためのゲートとを有する。第４のN型FETは、第５のN型FETのドレーンに接続されたソースとセット信号を受信するためのゲートとを有する。第６のP型FETは、第５のP型FETのドレーンに接続されたゲートを有する。第５のN型FETは、第６のP型FETのドレーンに接続されたソースとVCOクロック信号を受信するためのゲートとを有する。第６のN型FETは、ダウン信号を提供するために第５のN型FETのドレーンに接続されたソースと第６のP型FETのゲートに接続されたゲートとを有する。NANDゲート等のリセット回路は、第３のP型FETのドレーンに接続された第１の入力と、第６のP型FETのドレーンに接続された第２の入力と、セット信号を生成するための出力とを備えている。

Description

【発明の詳細な説明】 高速及び高精度の位相ロックループ 発明者：Kyeongho Lee 及び Deog-Kyoon Jeong 発明の分野 本発明は、位相ロックループ回路に関し、特に、高速及び高精度の位相周波数 検出器に関する。 発明の背景 位相ロックループ（ＰＬＬ）は、典型的には位相周波数検出器（ＰＦＤ）を備 えており、該ＰＦＤは、基準クロックと発振信号または電圧制御発振器（ＶＣＯ ）のＶＣＯクロックとの間の位相差を示す制御信号を提供する。該制御信号に応 じて電荷ポンプがＶＣＯに電圧信号を提供する。該電圧信号に応じてＶＣＯが発 振信号を提供する。 基準クロックの周波数が高くなると、位相ロックループの性能要件が一層厳し いものとなる。高性能ＰＬＬは、その動作周波数におけるクロックジッタが低い ものである。このＰＬＬのジッタは、２つの大きな要因によって引き起こされる 。第１に、電源ノイズによってＶＣＯの周波数が突然に変更され、その結果とし てＰＬＬクロック出力のジッタが生じることになる。このタイプのジッタは、Ｖ ＣＯ回路の対ノイズ免疫性を高めることにより低減させることができる。第２の 主な要因は、位相周波数検出器の精度である。低精度の位相周波数検出器は典型 的には、最小の検出可能な位相差（または「デッドゾーン」）が大きなものであ り、これはジッタを増大させるものとなる。低精度の位相周波数検出器により引 き起こされるジッタは、位相周波数検出器の精度を高めることにより低減させる ことができる。従来の静的な論理ゲート構造を含む位相周波数検出器は、多数の 論理ゲートステージを介した伝搬遅延に起因する速度上の制限を有している。こ の速度上の制限は、位相周波数検出器の高周波数での動作時のデッドゾーンを増 大させ、このため、ジッタが増大することになる。 一層高い周波数において一層少ないジッタで動作するＰＬＬを実現すること が所望されている。 発明の要約 本発明は、位相周波数検出器を介した伝搬遅延を低減させるために、静的な論 理回路の代わりに動的な論理回路を備えた動的な位相周波数検出器を備えた、位 相ロックループ（ＰＬＬ）を提供するものである。 該動的な位相周波数検出器は、一層高い精度で及び該ＰＬＬの出力クロックに おけるジッタを一層低減させて該ＰＬＬの最大動作周波数を高めるものとなる。 該動的な位相周波数検出器は一層単純なものである。効果的な実施例の場合には 、トランジスタの数及びその配置のための領域が低減される。その結果、従来の 静的な位相周波数検出器は、ＰＬＬの高精度及び低ジッタでの動作のために、動 的な位相周波数検出器へと置換されることになる。 図面の簡単な説明 図１は、位相ロックループ回路を示すブロック図である。 図２は、従来の静的な位相周波数検出器を示すブロック図である。 図３ａ〜３ｅは、ＶＣＯクロック信号が基準クロック信号よりも低速である場 合における図２の従来の静的な位相周波数検出器の動作を示すタイミングチャー トである。 図４ａ〜４ｅは、ＶＣＯクロック信号が基準クロック信号よりも高速である場 合における図２の従来の静的な位相周波数検出器の動作を示すタイミングチャー トである。 図５は、従来の静的な位相周波数検出器のクリティカルタイミングパスを示す 概略的な回路図である。 図６は、本発明による動的な位相周波数検出器の概要を示す回路図である。 図７ａ〜７ｅは、ＶＣＯクロック信号が基準クロック信号よりも低速である場 合における図６の動的な位相周波数検出器の動作を示すタイミングチャートであ る。 図８ａ〜８ｅは、ＶＣＯクロック信号が基準クロック信号よりも高速である場 合における図６の動的な位相周波数検出器の動作を示すタイミングチャートであ る。 図９は、図６の動的な位相周波数検出器のクリティカルタイミングパスを示す 概略的な回路図である。 図１０ａは、理想的な位相周波数検出器の理想的な位相差特性を示すグラフで ある。 図１０ｂは、理想的な位相周波数検出器に関する基準クロック信号とＶＣＯク ロック信号との間のタイミング関係を示すタイミングチャートである。 図１１ａは、非理想的な位相周波数検出器の位相差特性を示すグラフである。 図１１ｂは、非理想的な位相周波数検出器に関する基準クロック信号とＶＣＯ クロック信号との間のタイミング関係を示すタイミングチャートである。 好適実施例の詳細な説明 図１を参照する。同図は、位相ロックループ（ＰＬＬ）100を示すブロック図 であり、該ＰＬＬ100は、位相周波数検出器102、電荷ポンプ104、ループフィル タ106、及び電圧制御発振器（ＶＣＯ）108を備えている。基準クロック信号及び ＶＣＯ108からのＶＣＯクロック信号が、位相周波数検出器102の入力端子にそれ ぞれ加えられる。該位相周波数検出器102は、基準クロック信号とＶＣＯクロッ ク信号との位相を比較し、アップ信号及びダウン信号を電荷ポンプ104の入力端 子にそれぞれ提供する。該アップ信号及びダウン信号は、ＶＣＯ108に制御信号 を与えて該ＶＣＯ108からの発振信号またはＶＣＯクロック信号の周波数を変化 させるための電荷ポンプ104に関する正又は負の電荷方向をそれぞれ示すもので ある。 位相周波数検出器102は、アップ信号とダウン信号との間の位相差を、基準ク ロック信号とＶＣＯクロック信号との間の位相差と実質的に等しくなるように、 生成する。詳細には、基準クロック信号とＶＣＯクロック信号との間の位相差が 複製され、アップ信号の期間とダウン信号の期間との差によって実現される。Ｖ ＣＯクロック信号が基準クロック信号よりも低速である場合には、アップ信号の 期間がダウン信号の期間よりも長くなり、これによりＶＣＯクロック信号の周波 数が高くなる。また、ＶＣＯクロック信号が基準クロック信号よりも高速である 場合には、ダウン信号の期間がアップ信号の期間よりも長くなり、これによりＶ ＣＯクロック信号の周波数が低くなる。 ここで図２を参照する。同図は、ＮＡＮＤゲート202,204,206,208,210,212,21 4,216,218及びインバータ220,222を備えた従来の静的な移相検出器200を示すブ ロック図である。同図には、かかるＮＡＮＤゲートの電解効果トランジスタ（Ｆ ＥＴ）による実施を例示するために、２入力、３入力、及び４入力のＮＡＮＤゲ ートの概要が示されている。かかる実施形態では、静的な移相検出器200は、44 個のトランジスタを備えるものとなる。 図３ａ〜３ｅを参照する。同図は、ＶＣＯクロック信号が基準クロック信号よ りも低速である場合における従来の静的な位相周波数検出器200の動作を示すタ イミングチャートである。図３ａ及び図３ｄには、基準クロック信号及びアップ 信号のタイミングチャートがそれぞれ示されている。時刻ｔ₀では、基準クロッ ク信号の立ち上がりエッジに応じて、ＮＡＮＤゲート202,216及びインバータ220 がアップ信号を生成する。図３ｂ及び図３ｅには、ＶＣＯクロック信号及びダウ ン信号のタイミングチャートがそれぞれ示されている。時刻ｔ₁では、ＶＣＯク ロック信号の立ち上がりエッジに応じて、ＮＡＮＤゲート212,218及びインバー タ222がダウン信号を生成する。時刻ｔ₀,ｔ₁間の差は、アップ信号とダウン信号 との間の位相差である。図３ｃには、セット信号のタイミングチャートが示され ている。基準クロック信号に応じて、ＮＡＮＤゲート202が、静的なＲＳフリッ プフロップとして構成されたＮＡＮＤゲート204,206をリセットする。ＶＣＯク ロック信号に応じて、ＮＡＮＤゲート218が、ＮＡＮＤゲート212の状態を変更し 、これにより、静的なＲＳフリップフロップとして構成されたＮＡＮＤゲート20 8,210がリセットされる。これにより、ＮＡＮＤゲート214がセットＢ信号をＮＡ ＮＤゲート216,218に提供してそれらＮＡＮＤゲートをリセットし、アップ及び ダウン信号をディセーブルにすることになる。このタイミングが、基準クロック 信号及びＶＣＯクロック信号の後続の各パルス毎に繰り返される。 図４ａ〜４ｅを参照する。同図は、ＶＣＯクロック信号が基準クロック信号よ りも高速である場合における基準クロック信号、ＶＣＯクロック信号、セット信 号、アップ信号、及びダウン信号をそれぞれ示すタイミングチャートである。図 ３ａ〜３ｅに示したタイミングチャートとは対照的に、ＶＣＯクロック 信号の立ち上がりエッジは、時刻ｔ₁で生じる基準クロック信号の立ち上がりエ ッジよりも前の時刻ｔ₀で生じる。このため、ダウン信号は、アップ信号の前に 活動状態になる。ここで、基準クロック信号の立ち上がりエッジが生じると、Ｎ ＡＮＤゲート214がＮＡＮＤゲート216,218にセットＢ信号を提供して、アップ信 号及びダウン信号をディセーブルにする。このタイミングが、基準クロック信号 及びＶＣＯクロック信号の後続の各パルス毎に繰り返される。 図３に示したように、ＶＣＯクロック信号が基準クロック信号よりも低速であ る場合には、アップ信号の期間がダウン信号の期間よりも長くなり、該期間の差 が位相差である。 図５を参照する。同図は、静的な位相周波数検出器200のクリティカルタイミ ングパスを概略的に示す回路図である。該静的な位相周波数検出器200は、状態 マシンである。現在の状態から別の状態へと移行する前に、該静的な位相周波数 検出器200の全ての内部ノードが高レベル状態又は低レベル状態にセットされな ければならない。従って、全ての内部ノードを何れかの状態にセットするための 遅延時間によって該検出器200の全体的な速度が決まることになる。静的な位相 周波数検出器202のクリティカルパスによって、全てのノードを高レベル状態又 は低レベル状態にセットするための最大遅延時間が決まる。 静的な位相周波数検出器200のクリティカルタイミングパスは、ＮＡＮＤゲー ト212,210,208,214,218からなるフィードバック経路である。ＮＡＮＤゲート208 ,210間の交差接続により、クリティカルパスは６つのゲート遅延となる。その結 果として、該６つのゲート遅延により、従来の静的な位相周波数検出器200の全 体的な速度が決まることになる。 図６を参照する。同図は、本発明による動的な位相周波数検出器602の概要を 示す回路図である。該動的な位相周波数検出器602は、アップ信号生成器604、ダ ウン信号生成器606、及びリセット回路607を備えている。該アップ信号生成器60 4は、基準クロック信号に応じて電荷ポンプ104にアップ信号を提供する。同様に 、前記ダウン信号生成器606は、電圧制御発振器108からのＶＣＯクロック信号に 応じて電荷ポンプ104にダウン信号を提供する。前記リセット回路607は、基準ク ロック信号及びＶＣＯクロック信号の両者の立ち上がりエッジの発 生から所定時間の経過後に、前記アップ信号生成器604及び前記ダウン信号生成 器606を両者ともリセットする。 アップ信号生成器604は、Ｐ型ＦＥＴ608,610、Ｎ型ＦＥＴ614,616,618、及び インバータ620を備えている。Ｐ型ＦＥＴ608のドレーン−ソース間接合部は、Ｐ 型ＦＥＴ610のソースを外部電源（図示せず）に接続する。Ｎ型ＦＥＴ614のドレ ーン−ソース間接合部は、Ｐ型ＦＥＴ610のドレーン及び信号ライン622の共通ノ ードを接地ラインに接続する。リセット回路607からのセット信号は、Ｐ型ＦＥ Ｔ608及びＮ型ＦＥＴ614の各ゲートに供給される。Ｐ型ＦＥＴ610のゲートには 基準クロック信号が供給される。Ｐ型ＦＥＴ612のドレーン−ソース間接合部は 、Ｎ型ＦＥＴ616のソース端子及び信号ライン624の共通ノードを外部電源に接続 する。Ｎ型ＦＥＴ618のドレーン−ソース間接合部は、Ｎ型ＦＥＴ616のドレーン 端子を接地ラインに接続する。Ｎ型ＦＥＴ616のゲートには基準クロック信号が 供給される。信号ライン622は、Ｐ型ＦＥＴ612及びＮ型ＦＥＴ618の各ゲートの 共通ノードに接続される。インバータ620は、信号ライン624上の信号に応じてア ップ信号を提供する。 ダウン信号生成器606は、Ｐ型ＦＥＴ626,628,630、Ｎ型ＦＥＴ632,634,636、 及びインバータ638を備えている。Ｐ型ＦＥＴ626のドレーン−ソース間接合部は 、Ｐ型ＦＥＴ628のソースを外部電源（図示せず）に接続する。Ｎ型ＦＥＴ632の ドレーン−ソース間接合部は、Ｐ型ＦＥＴ628のドレーン及び信号ライン638の共 通ノードを接地ラインに接続する。リセット回路607からのセット信号は、Ｐ型 ＦＥＴ626及びＮ型ＦＥＴ632の各ゲートの共通ノードに供給される。Ｐ型ＦＥＴ 628のゲートにはＶＣＯクロック信号が供給される。Ｐ型ＦＥＴ630のドレーン− ソース間接合部は、Ｎ型ＦＥＴ634のソース端子及び信号ライン640の共通ノード を外部電源に接続する。Ｎ型ＦＥＴ636のドレーン−ソース間接合部は、Ｎ型Ｆ ＥＴ634のドレーン端子を接地ラインに接続する。Ｎ型ＦＥＴ634のゲートには基 準クロック信号が供給される。信号ライン638は、Ｐ型ＦＥＴ630及びＮ型ＦＥＴ 636の各ゲートに接続される。インバータ642は、信号ライン640上の信号に応じ てダウン信号を提供する。 上記で実施したように、動的な位相周波数検出器602は、16個のトランジスタ を備えた動的な論理回路を用いたものである。これに対し、静的な位相周波数検 出器200の静的な論理回路は、44個のトランジスタを備えたものである。使用す るトランジスタの個数が削減されることにより、本発明による動的な位相周波数 検出器602は、静的な位相周波数検出器200よりも、必要とする実装面積が小さい ものとなる。 図７ａ〜７ｅを参照する。同図は、ＶＣＯクロック信号が基準クロック信号よ りも低速である場合における、動的な位相周波数検出器602の動作を示すタイミ ングチャートである。図７ａ及び図７ｄには、基準クロック信号及びアップ信号 のタイミングチャートがそれぞれ示されている。時刻ｔ₀では、基準クロック信 号の立ち上がりエッジに応じて、アップ信号生成器604がアップ信号を生成する 。図７ｂ及び図７ｅには、ＶＣＯクロック信号及びダウン信号のタイミングチャ ートがそれぞれ示されている。時刻ｔ₁では、ＶＣＯクロック信号の立ち上がり エッジに応じて、ダウン信号生成器606がダウン信号を生成する。図７ｃには、 セット信号のタイミングチャートが示されている。信号ライン624,640上の信号 は両方とも、アップ信号生成器602及びダウン信号生成器604の両者にセット信号 を提供するリセット回路607への低レベル信号を生成する。該セット信号は、該 セット信号がアップ信号生成器602及びダウン信号生成器604を介して伝搬するま で、高レベルに維持される。時刻ｔ₂において、信号ライン624,640上の信号が高 レベルになり、これによりアップ信号、ダウン信号、及びセット信号が低レベル へと駆動される。このタイミングが、基準クロック信号及びＶＣＯクロック信号 の後続の各パルス毎に繰り返される。 図８ａ〜８ｅを参照する。同図は、ＶＣＯクロック信号が基準クロック信号よ りも高速である場合における、基準クロック信号、ＶＣＯクロック信号、セット 信号、アップ信号、及びダウン信号をそれぞれ示すタイミングチャートである。 図７ａ〜７ｅに示したタイミングとは対照的に、ＶＣＯクロック信号の立ち上が りエッジは、基準クロック信号の立ち上がりエッジの前の時刻ｔ₀で生じる。こ のため、ダウン信号は、アップ信号の前に活動状態になる。ここで、基準クロッ ク信号の立ち上がりエッジが生じると、信号ライン624,640上の両方の信号がリ セット回路607に低レベル信号を提供し、これによりアップ信号生成 器602及びダウン信号生成器604にセット信号がそれぞれ提供される。該セット信 号が該アップ信号生成器602及びダウン信号生成器604を介して伝搬した後、該ア ップ信号生成器602及びダウン信号生成器604がアップ信号及びダウン信号をそれ ぞれターンオフする。このタイミングが、基準クロック信号及びＶＣＯクロック 信号の後続の各パルス毎に繰り返される。 図７及び図８に示すように、動的な位相周波数検出器602の機能は、従来の静 的な位相周波数検出器200の機能と実質的に同一である。 図９を参照する。同図は、動的な位相周波数検出器602のクリティカルタイミ ングパスを概略的に示す回路図である。該動的な位相周波数検出器602のクリテ ィカルタイミングパスは、リセット回路607、Ｐ型ＦＥＴ628、及びＮ型ＦＥＴ63 4からなるフィードバック経路である。 各々のゲート遅延が同一であると仮定すると、該動的な位相周波数検出器602 の動作周波数は、従来の静的な位相周波数検出器200の動作周波数の２倍になる ことができる。これは、既述のように従来の静的な位相周波数検出器200のクリ ティカルパスが６つのゲートによるフィードバック経路だからである。 図１０ａは、理想的な位相周波数検出器の位相差特性を示すグラフである。ま た、図１０ｂは、該理想的な位相周波数検出器の基準クロック信号とＶＣＯクロ ック信号との間のタイミング関係を示すタイミングチャートである。 図１０ａに示すように、理想的な位相周波数検出器は、基準クロック信号とＶ ＣＯクロック信号との間の位相差を、位相差の範囲全体にわたり該位相差に対し て厳密な線形関係で、アップ信号の期間とダウン信号の期間との差へと変換する 。この場合、位相ロックループのフィードバックループは、位相差の範囲全体に わたり線形に動作する。結果的に、図１０ｂに示すように、理想的な位相周波数 検出器及びフィードバックループ全体により、基準クロック信号とＶＣＯクロッ ク信号との位相誤差がゼロへと低減される。 しかし、非理想的な位相周波数検出器は、動作周波数の制限に起因する精度上 の制限を有している。動作周波数が、位相周波数検出器によって許容される動作 周波数よりも高い場合には、該位相周波数検出器の精度が予め決定できないもの となる。該精度上の制限により、位相周波数検出器に「デッドゾーン」 （即ち該位相周波数検出器により検出することが可能な最小位相差）が生じるこ とになる。したがって、精度が高いということはデッドゾーンが小さいことを意 味している。 図１１ａは、非理想的な位相周波数検出器の特性を示すグラフである。また、 図１１ｂは、該非理想的な位相周波数検出器に関する基準クロック信号とＶＣＯ クロック信号との間のタイミング関係を示すタイミングチャートである。 図１１ａに示すように、非理想的な位相周波数検出器は「デッドゾーン」を有 している。基準クロック信号とＶＣＯクロック信号との位相差が該「デッドゾー ン」よりも小さい場合には、該非理想的な位相周波数検出器は、該位相差を検出 することができない。したがって、該「デッドゾーン」よりも小さい位相差が存 在する場合であっても、アップ信号及びダウン信号の期間の差はゼロとなる。そ の結果、位相差が「デッドゾーン」よりも小さい場合には、ＰＬＬの正しいフィ ードバック動作が得られなくなる。この場合には、基準クロック信号とＶＣＯク ロック信号との間に回避不能な位相誤差（位相周波数検出器の低精度に起因する ジッタ）が存在することになる。図１１ｂに示すように、位相周波数検出器の「 デッドゾーン」は、基準クロック信号及びＶＣＯクロック信号の回避不能な位相 誤差へと複製される。「デッドゾーン」と最大位相誤差との関係は、次式で表さ れる。 最大位相誤差＝２π×（Ｔ_{テ゛ット゛ソ゛ーン}／Ｔ_周期） 位相周波数検出器のデッドゾーンを低減させることにより、ＰＬＬのジッタ（ 基準クロック信号とＶＣＯクロック信号との間に回避不能な位相誤差）が低減さ れる。低周波数の動作では、従来の位相周波数検出器は妥当なデッドゾーンで良 好に動作することができる。しかし、動作周波数が高くなると、位相周波数検出 器の「デッドゾーン」が一定であり基準クロック信号の周期が短くなるため、基 準クロック信号とＶＣＯクロック信号との間の位相誤差が増大する。従来の位相 周波数検出器は、その周波数上の制限により許容される周波数を越えた高い周波 数での動作では、高い精度も小さな「デッドゾーン」も保証することができない 。本発明の動的な位相周波数検出器は、従来の位相周波数検出器の動作周波数の 少なくとも２倍まで動作周波数を上げることが可能である。 該動的な位相周波数検出器は、その高い精度及び小さなデッドゾーンのため、一 層高い周波数の用途で使用することが可能である。 上記説明は、本発明の好適実施例の動作の例示であり、本発明の範囲の制限を 意味するものではない。本発明の範囲は、以下に示す請求の範囲によってのみ制 限されるべきである。上記説明より、当業者にはその多数の変形例が自明であり 、かかる変形例もまた本発明の思想及び範囲に含まれるものである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ， ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，Ｇ Ｂ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ， ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，Ｎ Ｏ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ， ＵＺ，ＶＮ，ＹＵ 【要約の続き】 ETは、第２のN型FETのドレーンに接続されたソースと第 ３のP型FETのゲートに接続されたゲートとを有する。ダ ウン信号生成器は、セット信号を受信するためのゲート を有する第４のP型FETを備えている。第５のP型FETは、 第４のP型FETのドレーンに接続されたソースとVCOクロ ック信号を受信するためのゲートとを有する。第４のN 型FETは、第５のN型FETのドレーンに接続されたソース とセット信号を受信するためのゲートとを有する。第６ のP型FETは、第５のP型FETのドレーンに接続されたゲー トを有する。第５のN型FETは、第６のP型FETのドレーン に接続されたソースとVCOクロック信号を受信するため のゲートとを有する。第６のN型FETは、ダウン信号を提 供するために第５のN型FETのドレーンに接続されたソー スと第６のP型FETのゲートに接続されたゲートとを有す る。NANDゲート等のリセット回路は、第３のP型FETのド レーンに接続された第１の入力と、第６のP型FETのドレ ーンに接続された第２の入力と、セット信号を生成する ための出力とを備えている。

Claims (1)

1. 【特許請求の範囲】 １．動的な論理回路構成を有し、基準クロック信号に応じてアップ信号を提供す る、アップ信号生成器と、 動的な論理回路構成を有し、発振信号に応じてダウン信号を提供する、ダウ ン信号生成器であって、前記アップ信号と前記ダウン信号との間の差が前記基準 クロック信号と前記発振信号との間の位相差を示すものである、ダウン信号生成 器と を備えていることを特徴とする、位相周波数検出器。 ２．ソースを有し、ドレーンを有し、及びセット信号を受信するためのゲートを 有する、第１のタイプの第１のトランジスタと、 前記第１のタイプの前記第１のトランジスタの前記ドレーンに接続されたソ ースを有し、ドレーンを有し、及び基準クロック信号を受信するためのゲートを 有する、第１のタイプの第２のトランジスタと、 前記第１のタイプの前記第２のトランジスタの前記ドレーンに接続されたソ ースを有し、ドレーンを有し、及び前記セット信号を受信するためのゲートを有 する、第２のタイプの第１のトランジスタと、 ソースを有し、ドレーンを有し、及び前記第１のタイプの前記第２のトラン ジスタの前記ドレーンに接続されたゲートを有する、第１のタイプの第３のトラ ンジスタと、 前記第１のタイプの前記第３のトランジスタの前記ドレーンに接続されたソ ースを有し、ドレーンを有し、及び前記基準クロック信号を受信するためのゲー トを有する、第２のタイプの第２のトランジスタと、 前記第２のタイプの前記第２のトランジスタの前記ドレーンに接続されたソ ースを有し、ドレーンを有し、及び前記第１のタイプの前記第３のトランジスタ の前記ゲートに接続されたゲートを有する、第２のタイプの第３のトランジスタ と、 ソースを有し、ドレーンを有し、及び前記セット信号を受信するためのゲー トを有する、第１のタイプの第４のトランジスタと、 前記第１のタイプの前記第４のトランジスタの前記ドレーンに接続されたソ ースを有し、ドレーンを有し、及びＶＣＯクロック信号を受信するためのゲート を有する、第１のタイプの第５のトランジスタと、 前記第１のタイプの前記第５のトランジスタの前記ドレーンに接続されたソ ースを有し、ドレーンを有し、及び前記セット信号を受信するためのゲートを有 する、第２のタイプの第４のトランジスタと、 ソースを有し、ドレーンを有し、及び前記第１のタイプの前記第５のトラン ジスタの前記ドレーンに接続されたゲートを有する、第１のタイプの第６のトラ ンジスタと、 前記第１のタイプの前記第６のトランジスタの前記ドレーンに接続されたソ ースを有し、ドレーンを有し、及びＶＣＯクロック信号を受信するためのゲート を有する、第２のタイプの第５のトランジスタと、 前記第２のタイプの前記第５のトランジスタの前記ドレーンに接続されたソ ースを有し、ドレーンを有し、及び前記第１のタイプの前記第６のトランジスタ の前記ゲートに接続されたゲートを有する、第２のタイプの第６のトランジスタ と、 前記第１のタイプの前記第３のトランジスタの前記ドレーンに接続された第 １の入力を有し、前記第１のタイプの前記第６のトランジスタの前記ドレーンに 接続された第２の入力を有し、及び前記セット信号を生成するための出力を有す る、リセット回路と を備えていることを特徴とする、位相周波数検出器。 ３．前記リセット回路がＮＡＮＤゲートである、請求項２に記載の位相周波数検 出器。 ４．前記第１のタイプの前記トランジスタがＰ型ＦＥＴであり、前記第２のタイ プの前記トランジスタがＮ型ＦＥＴである、請求項２に記載の位相周波数検出器 。 ５．アップ信号を受信するための第１の入力を有し、ダウン信号を受信するため の第２の入力を有し、及び前記アップ信号及び前記ダウン信号に応じて電圧信号 を提供するための出力を有する、電荷ポンプと、 前記電荷ポンプの前記出力に接続された入力を有し、該電荷ポンプの前記電 圧信号に応じた周波数を有する発振信号を提供する、電圧制御発振器と、 動的な論理回路構成を有する位相周波数検出器であって、基準クロック信号 を受信するための第１の入力を有し、前記電圧制御発振器の前記出力に接続され た第２の入力を有し、前記アップ信号を提供するための第１の出力を有し、前記 ダウン信号を提供するための第２の出力を有し、前記アップ信号と前記ダウン信 号との差が前記基準クロック信号と前記発振信号との位相差を示すものである、 位相周波数検出器と を備えていることを特徴とする、位相ロックループ。 ６．前記位相周波数検出器が、前記基準クロック信号に応じて前記アップ信号を 提供するアップ信号生成器と、前記発振信号に応じて前記ダウン信号を提供する ダウン信号生成器とを備えている、請求項５に記載の位相ロックループ。 ７．前記位相周波数検出器が、前記アップ信号生成器及び前記ダウン信号生成器 の両者に接続された出力を有するリセット回路を備えており、該リセット回路が 、前記基準クロック信号及び前記発振信号のうち時期的に遅い方に応じて前記ア ップ信号及び前記ダウン信号をディセーブルにするためのセット信号をそれぞれ に提供する、請求項６に記載の位相ロックループ。 ８．アップ信号を受信するための第１の入力を有し、ダウン信号を受信するため の第２の入力を有し、及び前記アップ信号及び前記ダウン信号に応じて電圧信号 を提供するための出力を有する、電荷ポンプと、 前記電荷ポンプの前記出力に接続された入力を有し、該電荷ポンプの前記電 圧信号に応じた周波数を有する発振信号を提供する、電圧制御発振器と、 基準クロック信号を受信するための第１の入力を有し、前記電圧制御発振器 の前記出力に接続された第２の入力を有し、前記アップ信号を提供するための第 １の出力を有し、前記ダウン信号を提供するための第２の出力を有し、前記アッ プ信号と前記ダウン信号との差が前記基準クロック信号 と前記発振信号との位相差を示すものである、位相周波数検出器と を備えており、該位相周波数検出器が、 ソースを有し、ドレーンを有し、及びセット信号を受信するためのゲートを 有する、第１のタイプの第１のトランジスタと、 前記第１のタイプの前記第１のトランジスタの前記ドレーンに接続されたソ ースを有し、ドレーンを有し、及び基準クロック信号を受信するためのゲートを 有する、第１のタイプの第２のトランジスタと、 前記第１のタイプの前記第２のトランジスタの前記ドレーンに接続されたソ ースを有し、ドレーンを有し、及び前記セット信号を受信するためのゲートを有 する、第２のタイプの第１のトランジスタと、 ソースを有し、前記アップ信号を提供するためのドレーンを有し、及び前記 第１のタイプの前記第２のトランジスタの前記ドレーンに接続されたゲートを有 する、第１のタイプの第３のトランジスタと、 前記第１のタイプの前記第３のトランジスタの前記ドレーンに接続されたソ ースを有し、ドレーンを有し、及び前記基準クロック信号を受信するためのゲー トを有する、第２のタイプの第２のトランジスタと、 前記第２のタイプの前記第２のトランジスタの前記ドレーンに接続されたソ ースを有し、ドレーンを有し、及び前記第１のタイプの前記第３のトランジスタ の前記ゲートに接続されたゲートを有する、第２のタイプの第３のトランジスタ と、 ソースを有し、ドレーンを有し、及び前記セット信号を受信するためのゲー トを有する、第１のタイプの第４のトランジスタと、 前記第１のタイプの前記第４のトランジスタの前記ドレーンに接続されたソ ースを有し、ドレーンを有し、及びＶＣＯクロック信号を受信するためのゲート を有する、第１のタイプの第５のトランジスタと、 前記第１のタイプの前記第５のトランジスタの前記ドレーンに接続されたソ ースを有し、ドレーンを有し、及び前記セット信号を受信するためのゲートを有 する、第２のタイプの第４のトランジスタと、 ソースを有し、前記ダウン信号を提供するためのドレーンを有し、及び 前記第１のタイプの前記第５のトランジスタの前記ドレーンに接続されたゲート を有する、第１のタイプの第６のトランジスタと、 前記第１のタイプの前記第６のトランジスタの前記ドレーンに接続されたソ ースを有し、ドレーンを有し、及び前記ＶＣＯクロック信号を受信するためのゲ ートを有する、第２のタイプの第５のトランジスタと、 前記第２のタイプの前記第５のトランジスタの前記ドレーンに接続されたソ ースを有し、ドレーンを有し、及び前記第１のタイプの前記第６のトランジスタ の前記ゲートに接続されたゲートを有する、第２のタイプの第６のトランジスタ と、 前記第１のタイプの前記第３のトランジスタの前記ドレーンに接続された第 １の入力を有し、前記第１のタイプの前記第６のトランジスタの前記ドレーンに 接続された第２の入力を有し、及び前記セット信号を生成するための出力を有す る、リセット回路と を備えていることを特徴とする、位相ロックループ。 ９．前記リセット回路がＮＡＮＤゲートである、請求項８に記載の位相ロックル ープ。 10．前記第１のタイプの前記トランジスタがＰ型ＦＥＴであり、前記第２のタイ プの前記トランジスタがＮ型ＦＥＴである、請求項８に記載の位相ロックループ 。