CN101917190B - 锁相环(pll)电路及其相位同步方法与动作分析方法 - Google Patents

Abstract

锁相环(PLL)电路中设有：相位比较器(2)，作了基准时钟信号和比较时钟信号的相位比较后的相位比较信号具有高电压(以下记为H)电平、低电压(以下记为L)电平及基准电平等(3)值输出，以对应于检测出的相位差的时间宽度输出H或L电平信号，无相位差时输出基准电平信号；电平移动器(3)，使来自相位比较器(2)的相位比较信号的波形保持为矩形；电压控制振荡器即VCO(4)，输入H电平信号来使相位提前，输入L电平信号来使相位推后；分频器(5)，将从VCO输出的振荡时钟脉冲分频并作为比较时钟信号。

Description

锁相环(PLL)电路及其相位同步方法与动作分析方法

技术领域

本发明涉及发生对应于基准时钟信号和比较时钟信号的相位差的PLL(Phase Locked Loop：锁相环)电路及其相位同步方法。

背景技术

例如，在专利文献(特开2004-40227中公报)中，公开了现有的PLL电路。

在现有的PLL电路中，装有具有以下特性的相位比较器，即：就执行相位比较后的输出信号而言，其高电压电平的矩形波信号的时间宽度与低电压电平的矩形波信号的时间宽度的时间差正比于相位差，在无相位差时，高电压电平与低电压电平的矩形波信号时间宽度相等，省略了被认为必需的环路滤波器，在PLL电路中，在搭载环路滤波器的部分设有工作波形整形电路，使从相位比较电路输出的信号波形保持矩形。

另外，电压控制振荡器(VCO：Voltage Controlled Oscillator)的设计，以该电压-频率变动特性在将频率变动作为电压的函数时成为奇函数作为前提条件。

专利文献1：特开2004-40227号公报

发明内容

发明要解决的课题

由于现有的PLL电路有如上述的结构，需要具有在将频率变动作为电压的函数时成为奇函数的电压-频率特性的VCO。在实际的VCO中，那样的特性只能在部分的范围内得到满足，只能在该范围内使用。

另外，上述特性范围宽的VCO是高价格的，存在着所谓电路成本增大的问题。

还有，由于上述专利文献1记载的相位比较器不是通用部件，必需另行设计，存在着所谓该部分设计成本增大的课题。

再有，在现有的PLL电路中，由于使用上述相位比较器，即使在相位同步结束后的稳定状态，从VCO的输出也存在频率变动。

本发明的目的在于，得到以低成本且输出的时钟信号的频率变动小的PLL电路。

用以解决课题的手段

本发明的锁相环(PLL)电路的特征在于设有：

相位比较器，输入基准时钟信号和比较时钟信号并比较基准时钟信号和比较时钟信号的相位差，根据相位差，生成并输出具有3个电压电平的矩形波信号；

电平移动器，输入从相位比较器输出的矩形波信号，移动矩形波信号的电压电平，并输出使该电压电平移动后的矩形波信号；

电压控制振荡器(VCO)，输入从电平移动器输出的矩形波信号，并输出其频率对应于该矩形波信号的电压电平的时钟信号；以及

分频器，将从VCO所输出的时钟信号N分频(N为自然数)后的信号作为比较时钟信号，反馈至上述相位比较器。

上述相位比较器的特征在于：在基准时钟信号的每一个周期执行基准时钟信号与比较时钟信号的相位比较，生成具有高电压电平、低电压电平及基准电平等3值的矩形波信号。

上述相位比较器的特征在于：在比较时钟信号中有相位滞后造成的相位差的情况下，使高电压电平的矩形波信号的时间宽度正比于相位差而生成高电压电平的矩形波信号，在比较时钟信号中有相位超前造成的相位差的情况下，使低电压电平的矩形波信号的时间宽度正比于相位差而生成低电压电平的矩形波信号，在无相位差的情况下，不输出高电压电平的矩形波信号和低电压电平的矩形波信号，输出基准电平的信号。

上述电平移动器的特征在于：将从相位比较器所输出的高电压电平的矩形波信号的电压值和低电压电平的矩形波信号的电压值及基准电平的电压值的3个电压值变换成控制VCO的电压值。

上述电平移动器的特征在于，设有：被串联连接的多个电阻器；以及根据上述3个电压值变更上述多个电阻的连接并生成控制VCO的电压值的开关。

上述相位比较器的特征在于：在基准时钟信号的每个周期执行基准时钟信号与比较时钟信号的相位比较，生成具有高电压电平、低电压电平及基准电平等3值的矩形波信号。

上述的VCO的特征在于：具有任意的电压-频率特性。

上述的PLL电路的特征在于：以用数列表现PLL电路的响应的数学模型作为工作原理。

本发明的锁相环(PLL)电路的相位同步方法的特征在于：

输入基准时钟信号和比较时钟信号，比较基准时钟信号与比较时钟信号的相位差，根据相位差生成并输出具有3个电压电平的矩形波信号；

输入上述矩形波信号，移动矩形波信号的电压电平，输出使该电压电平移动后的矩形波信号；

输入使上述电压电平移动后的矩形波信号，输出其频率对应于该矩形波信号的电压电平的时钟信号；

将上述时钟信号N分频(N为自然数)后的信号作为上述比较时钟信号反馈。

其特征还在于：在每一个基准时钟信号的周期，执行基准时钟信号与比较时钟信号的相位比较，生成具有高电压电平、低电压电平及基准电平等3值的矩形波信号。

本发明的锁相环(PLL)电路的动作分析方法，是设有下列部件的锁相环(PLL)电路的动作分析方法，这些部件是：

相位比较器，输入基准时钟信号和比较时钟信号，比较基准时钟信号的相位和比较时钟信号的相位，生成并输出具有对应于相位差的时间宽度的预定电压电平的矩形波信号；

电压控制振荡器(VCO)，输入从相位比较器输出的信号，并输出其频率对应于该信号的电压电平的时钟信号；

分频器，将从VCO输出的时钟信号被N分频(N为自然数)后的信号作为比较时钟信号反馈至上述相位比较器；其特征在于：

将上述基准时钟信号与比较时钟信号的相位差用下述数学模型进行动作分析。

θ_n＝(1-((G·T)/(2π·N)))ⁿ·θ

n：自然数

π：圆周率

G：对应于VCO的电压-频率特性的常数

T：基准时钟信号的振荡周期

N：分频器的分频数(自然数)

θ：时刻0的相位差

θ_n：时刻nT的相位差

附图说明

图1是说明本发明实施例1的PLL电路的方框图。

图2是表示本发明实施例1的电平移动器的实现例的方框图。

图3表示本发明实施例1的PLL电路的VCO的电压-频率特性。

图4是表示用于本发明实施例1的相位比较器与电平移动器的基本动作的概念图。

图5是说明本发明实施例1的PLL电路的数学模型的图。

图6表示本发明实施例1的PLL电路的相位控制方法。

具体实施方式

实施例1

以下，按图说明本发明的实施例1的PLL(Phase Locked Loop)电路100。所谓PLL电路也称为相位同步环路等，是生成与输入信号没有相位偏移的输出信号的电路。

在图1中，输入端子1是输入基准时钟信号FR的端子。

相位比较器2对输入的2个信号的相位进行比较，比较其相位差，输出相位差检测信号。相位比较器2输出高电压(以下记为H)电平矩形波信号和低电压(以下记为L)电平矩形波信号。相位比较器2按照相位差，将H电平矩形波信号的时间宽度或L电平矩形波信号的时间宽度正比于相位差的矩形波作为相位差检测信号PD输出。在无相位差时，相位比较器2输出基准电平电压。

电平移动器3是工作波形整形器，使来自相位比较器2的相位差检测信号PD的信号波形保持为矩形。

电压控制振荡器(VCO：Voltage Controlled Oscillator)4是具有控制端子，可以使振荡频率根据加在控制端子上的直流信号DC的直流电压变化的振荡器。这里，VCO4是使N倍(N为自然数)于基准时钟信号的频率的振荡时钟信号CL发生的振荡器。

分频器5是将振荡时钟信号CL分频成1/N，并向相位比较器2输出比较时钟信号FP的时钟分频器。

输出端子6是输出振荡时钟信号CL的端子。

图2是表示电平移动器3的实现例的图。

在图2中，SW1和SW2是根据来自相位比较器2的矩形波信号的输出电平开闭信号接点的模拟开关。SW1是相位检测信号PD仅在H电平矩形波信号时变成ON的开关。SW2是相位检测信号PD仅在L电平矩形波信号时变成ON的开关。除此以外的时间，SW1和SW2都是OFF。SW1和SW2两者不会同时变成ON。

R1、R2、R3、R4是设定输入至VCO4的直流信号DC的电压电平的电阻(或其电阻值)。R1、R2、R3、R4被串联连接，外加电压Vcc。

SW1和SW2根据来自相位比较器2的矩形波信号的输出电平形成以下的开闭状态。输入至此时的VCO4的直流信号DC的电压电平如下。

SW1在ON、SW2在OFF的情况下，由于R2被旁路，成为：

电压电平＝Vcc×((R3+R4)/(R1+R3+R4))

电压电平为高电压。下面，将该高电压信号(或其电压值)用VH表示。

SW1在OFF，SW2在ON的情况下，由于R3被旁路，成为：

电压电平＝Vcc×((R4)/(R1+R2+R4))

电压电平成为低电压。下面，将该低电压信号(或其电压值)用VL表示。

当SW1在OFF，SW2在OFF时，由于R1～R4全部被连接，成为：

电压电平＝Vcc×((R3+R4)/(R1+R2+R3+R4))，

电压电平成为V_H与V_L之间的基准电压。以下，将该基准电压信号(或其电压值)用V_n表示(V_H＞V_n＞V_L)。

图3是表示VCO4的电压-频率特性的图。

图3中，横轴是输往VCO4的直流信号DC的输入电压v。输入电压v取从0伏至Vcc伏的值。

纵轴是来自VCO4的振荡时钟信号CL的输出频率f。这里，将频率f₀设为基准时钟信号FR的频率fr的1/N的频率。输入电压v在0伏时，输出频率f为频率f₀-df。但是，输入电压v是Vcc伏时，输出频率f不构成为f₀+df。但是，如果适当选择上述的V_H、V_L，则成为如下。

V_n是输出频率f成为频率f₀的基准电压。

V_L是输出频率f成为频率f₀-Δf的低电压。

VH是输出频率f成为频率f₀+Δf的高电压。

这里，3个电压电平的关系是V_H＞V_n＞V_L。但是，不限于V_H-V_m＝V_n-V_L。

在图3中，如果输出频率f距频率f₀的频率变化量成为输入电压v的函数g(v)，则由图3的特性曲线可知，成为

g(V_H)＝-g(V_L)＝Δf、g(V_n)＝0

即是

Δf＝G(G为常数)

电平移动器3预先设定电平，使以上的V_H，V_n，V_L发生。亦即，电平移动器被设定电平，使对应于该H电平输出的VCO的输出频率与基准电压的时钟频率的差(Δf)跟对应于L电平输出的VCO的输出频率与基准电压的时钟频率的差(-Δf)绝对值相等，符号相反。

再者，如果将振荡时钟信号CL的频率设为f₀，将基准时钟信号FR的频率设为fr，将比较时钟信号FP的频率设为fp，则在稳定状态的振荡时钟信号CL的频率的关系是

f₀＝N×fr，fr＝fp

图4是表示相位比较器2及电平移动器3的基本动作概念图。

横轴表示时间。纵轴表示：基准时钟信号FR的信号波形、比较时钟信号FP的信号波形、来自相位比较器2的相位差检测信号PD的输出波形、来自电平移动器3的直流信号DC的电压、即向VCO4的输入电压v。

图4表示比较时钟信号FP与基准时钟信号FR的相位偏移θ的情况。在相位比较器2中检测出该相位差θ。-θ表示比较时钟信号FP的相位滞后。+θ表示比较时钟信号FP的相位超前。

相位比较器2在有相位滞后时，为了使相位提前(为将SW1置于ON)，从时刻t1至时刻t2输出电压Vcc的矩形波信号。电平移动器3输入电压Vcc的矩形波信号，并将SW1置于ON，将电压变更成V_H并输出直流信号DC。依次进行这样的操作直至第n周期(n为自然数)的相位差θ_n(n为自然数)，在第n周期的时刻t3，相位一致(图4是n＝1的情况)。

相位一致时，相位比较器2输出电压Vcc/2的信号。电平移动器3输入电压Vcc/2的信号，将SW1和SW2置于OFF，将电压变更成V_n并输出直流信号DC。或者，维持SW1和SW2的OFF，输出将电压维持在V_n的直流信号DC。

相位比较器2在有相位超前时，为了使相位推后(为将SW2置于ON)，从时刻t4至t5输出电压0(GND)的矩形波信号。电平移动器3输入电压0的矩形波信号，将SW2置于ON，将电压变更成V_L并输出直流信号DC。依次进行这样的操作直至第n(n为自然数)周期的相位差θn(n为自然数)，在第n周期的时刻t6相位一致(图4是n等于1的情况)。

图5表示在相位比较器2中，检测出比较时钟信号FP比基准时钟信号FR相位偏移θ时的检测信号波形。

在图5中，横轴表示时间。纵轴表示直流信号DC的电压，即向VCO4的输入电压v的电压电平。

T是基准时钟信号FR的1周期的时间(T＝1/fr)。

V_n是构成基准的基准电压。V_n是与图3和图4的V_n相同的电压。

V_L是构成L电平部分的低电压。V_L是图3和图4的V_L，V_L是使相位推后的信号。

V_H是构成H电平部分的高电压。V_H是图3和图4的V_H，V_H是使相位提前的信号。

V_H形成为凸形、V_L形成为凹形的矩形波信号。

在图5中，V_H是从1周期的中央(半周期分度，即T/2)起上升，仅在(θ/2π)T的期间变成高电压，之后，返回至基准电压。

V_L从1周期的中央(T/2)起的(θ/2π)T的期间变成低电压，之后，在1周期的中央(T/2)返回至基准电压。

在图4中，V_H和V_L在与相位偏移的地点相同的地点被输出，而如图5所示，由于相位比较器2将T/2置于中心并输出相位差检测信号PD，将T/2置于中心而输出V_H和V_L，可以在1周期T之内可靠地进行相位的调整。

V_H和V_L的时间宽度是(θ/2π)T的期间。即，V_H和V_L的时间宽度正比于相位差θ。因而，仅在(θ/2π)T的期间构成振荡时钟信号CL的频率f₀+Δf，或f₀-Δf的频率，其结果，振荡时钟信号CL的相位为以正比于θ的量超前，或以正比于θ的量滞后。

下面，就PLL电路100的相位同步方法，用图6的工作流程图进行说明。

输入步骤S1

首先，由基准时钟信号的输入端子1输入的时钟信号FR被输入至相位比较器2。另外，来自VCO4的振荡时钟信号CL用分频器5分频至1/N，将其作为比较时钟信号FP输入至相位比较器2。

相位比较步骤S2

接着，在相位比较器2中，执行输入的基准时钟信号FR与比较时钟信号FP的相位比较。相位比较器2比较相位差，将H电平矩形波信号的时间宽度或L电平矩形波信号的时间宽度正比于相位差的矩形波作为相位差检测信号PD输出。

相位比较器2在检测出比较时钟信号FP的相位滞后时，为使相位提前而输出使SW1置于ON的电压Vcc伏的H电平矩形波信号。H电平矩形波信号的时间宽度正比于相位差。其时间宽度是(θ/2π)T的期间。

相位一致时，相位比较器2输出电压Vcc/2的信号。

相位比较器2检测到比较时钟信号FP的相位超前时，为使相位推后而输出使SW2置于ON的电压0伏(GND)的L电平矩形波信号。L电平矩形波信号的时间宽度正比于相位差。其时间宽度是(θ/2π)T的期间。

这里，假定相位比较器2的输出如下。

H电平大致等于电源电压Vcc，是比Vcc/2充分高的电位，L电平大致等于接地电位GND＝0伏，是比Vcc/2充分低的电位。

另外，标准电平大致等于Vcc/2，是比Vcc充分低，比GND充分高的电位。

这些设定，通过选择R1、R2、R3、R4的值是可实现的(例如，R1、R4＜R2、R3)。

电平移动步骤S3

从该相位比较器2输出的相位差检测信号PD成为电平移动器3的输入。

这里，电平移动器3构成为如例图2所示，图2的SW1在大致Vcc的电位输入时动作并将R2短路，而这以外的电位输入则不动作，另外，图2的SW2在大致GND的电位输入时动作并将R3短路，而这以外的电位输入则不动作。

在电平移动器3中，削除该相位检测信号PD的过冲或下冲，将H电平变换成

V_H＝Vcc×((R3+R4)/(R1+R3+R4))

将L电平变换成

V_L＝(R4/(R1+R4+R3))，再将基准电平变换成

Vn＝((R3+R4)/(R1+R2+R3+R4))，作为输往VCO4的频率控制电压输入至VCO4。

振荡步骤S4

VCO4将H电平矩形波信号的时间宽度变换至要在1周期的间隔上削减的相位量，进行振荡。另外，将L电平矩形波信号的时间宽度变换至要在1周期的间隔上附加的相位量，进行振荡。

即，在被输入至VCO4的频率控制电压的1周期T内，在该1周期的间隔上要附加或削减的相位量，作为H电平矩形波信号的时间宽度或L电平矩形波信号的时间宽度被包含。VCO4读出该时间宽度，并按照根据该时间宽度调整振荡相位后的时钟信号CL进行振荡。

上述的动作示于图4，在比较时钟信号FP比基准时钟信号FR的相位滞后时，以正比于该相位差的时间宽度从电平移动器3输出V_H，在比较时钟信号FP比基准时钟信号FR的相位超前时，以正比于该相位差的时间宽度从电平移动器3输出V_L。另外，在不输出V_H及V_L的时候，电平移动器3的输出被保持在V_n。

再者，在比较时钟信号FP与基准时钟信号FR之间没有相位差时，亦即，相位同步确立时也输出V_n。

输出步骤S5

从VCO4输出的振荡时钟信号CL，一部分作为从PLL电路的输出，从输出端子7向外部输出，另一部分作为分支被输入至分频器5。

分频步骤S6

振荡时钟信号CL由分频器5N分频，作为比较时钟信号FP，再次反馈到相位比较器2。

本实施例的PLL电路在相位同步确立后，相位比较器2的输出为稳定的基准电平电压Vcc/2，接受它的电平移动器的输出也成为稳定的VCO4的基准电平V_n，可以预测，从VCO4的输出频率，即PLL电路的输出频率因此成为变动小的时钟输出。

在本实施例中，不用传递函数记述PLL的动作，而作为基准时钟信号FR的1周期部分的相位调整量的数列进行处理。例如，在相位比较器2中，检测到比较时钟信号FP比基准时钟信号FR的相位滞后或超前仅是θ时，其检测信号波形成为图5。

这里，将V_n的位置作为基准线，观察该波形的H电平部分和L电平部分时，从图3的VCO4的特性，如图5所示，H电平部分构成使相位超前的要素，L电平部分构成使相位滞后的要素。

即，相对于基准时钟信号FR，检测到比较时钟信号FP的θ的相位滞后时，能够根据图5所示的相位超前要素使比较时钟信号FP的相位超前正比于基准时钟信号FR与比较时钟信号FP的相位差θ的量。另外，相对于基准时钟信号FR，当检测到比较时钟信号FP的θ的相位超前时，能够根据图5所示的相位滞后要素使比较时钟信号FP的相位滞后仅是正比于基准时钟信号FR与比较时钟信号FP的相位差θ的量。

如以上所述，本实施例的PLL电路是装有相位比较器2的电路，该相位比较器2进行相位比较的输出信号具有H电平矩形波信号、L电平矩形波信号和基准电平的3值输出，以对应于检测出的相位差的时间宽度输出H电平信号或L电平信号，无相位差时输出标准电平电压。

另外，本实施例的PLL电路是装有电平移动器3的电路，其作用是使从相位比较器2输出的信号波形保持为矩形。

上述电平移动器3是电平设定输出电压(V_n，V_H，V_L)的电路，使对应于H电平输出V_H的VCO4的输出频率(f₀+Δf)与基准电压Vn的时钟频率(f₀)的差(Δf)和对应于上述电平移动器3的L电平输出V_L的VCO4的输出频率(f₀-Δf)与基准电压V_n的时钟频率(f₀)的差(Δf)成为绝对值相等但符号相反(|Δf|＝|-Δf|)。

另外，本实施例的PLL电路是将基准时钟信号的1周期部分的相位差作为以1个计量单位的数列进行动作分析及设计的电路。关于这一点，在下面说明。

以下说明定量描述这些电路动作的数学模型。

若将在时刻t＝0的基准时钟信号FR与比较时钟信号FP的相位差设为θ，则在时刻t＞0时的相位差ψ(t)由下式给出。

[式1]

$\mathrm{\ψ}\left(t\right)=\mathrm{\θ}-\frac{1}{N}\·{\∫}_0^{t}g\left(v\left(x\right)\right)\mathrm{dx}$

可是，将在时刻t＝(n-1)T(n＝1，2，3，...)的基准时钟信号FR与比较时钟信号FP的相位差(从基准时钟信号FR的相位减去比较时钟信号FP的相位后的值)作为θ_n-1，在(n-1)T＜t＜nT的期间输入至VCO4的电压v(t)用阶跃函数U(t)表示

[式2]

$U\left(t\right)=\left\{\begin{array}{cc}1,& t>0\\ 0,& t<0\end{array}\right.$

[式3]

${\mathrm{\&tau;}}_n=(n-1)T+\frac{|{\mathrm{\&theta;}}_n-1|}{2\mathrm{\&pi;}}T$

如果那样，则在比较时钟信号FP比基准时钟信号FR的相位滞后(θ_n-1＞0)时，构成为下式。

[式4]

v(t)＝V_H·U[t-(n-1)T]-V_H·U(t-τ_n)

+V_n·U(t-τ_n)-V_n·U(t-nT)

这与

[式5]

$v\left(t\right)=\left\{\begin{array}{cc}{V}_H,& (n-1)T<t\&le;{\mathrm{\&tau;}}_n\\ V_{n,}& {\mathrm{\&tau;}}_n<t\&le;\mathrm{nT}\end{array}\right.$

同值。

若将上式v(t)代入g(v)，将g变换成时间t的函数，则得到

[式6]

$g\left(t\right)=\left\{\begin{array}{cc}g\left(V_H\right)=\mathrm{\&Delta;f}=G,& (n-1)T<t\&le;{\mathrm{\&tau;}}_n\\ g\left(V_n\right)=0,& {\mathrm{\&tau;}}_n<t\&le;\mathrm{nT}\end{array}\right.$

同样，在比较时钟信号FP比基准时钟信号FR相位超前(θ_n-1＜0)的情况下，

[式7]

v(t)＝V_L·U[t-(n-1)T]-V_L·U(t-τ_n)

+V_n·U(t-τ_n)-V·U(t-nT)

这与

[式8]

$v\left(t\right)=\left\{\begin{array}{cc}{V}_L,& (n-1)T<t\&le;{\mathrm{\&tau;}}_n\\ V_n,& {\mathrm{\&tau;}}_n<t\&le;\mathrm{nT}\end{array}\right.$

同值。

若将上述v(t)代入g(v)中，将g变换成时间t的函数，则得到

[式9]

$g\left(t\right)=\left\{\begin{array}{cc}g\left(V_L\right)=-\mathrm{\&Delta;f}=-G,& (n-1)T<t\&le;{\mathrm{\&tau;}}_n\\ g\left(V_n\right)=0,& {\mathrm{\&tau;}}_n<t\&le;\mathrm{nT}\end{array}\right.$

因而，在(n-1)T＜t≤nT中，频率变化量g(t)如果汇总(θ_n-1＞0)和(θ_n-1＜0)的两种情况来表现，则有下式。

[式10]

$g\left(t\right)=\frac{{\mathrm{\&theta;}}_{n-1}}{\left|{\mathrm{\&theta;}}_{n-1}\right|}\&CenterDot;G\&CenterDot;\{U(t-(n-1)T)-U(t-{\mathrm{\&tau;}}_n)\}$

用这可以计算t＝nT时相位差θn

[式11]

${\mathrm{\&theta;}}_n=\mathrm{\&psi;}\left(\mathrm{nT}\right)$

$=\mathrm{\&theta;}-\frac{{\mathrm{\&theta;}}_{n-1}}{\left|{\mathrm{\&theta;}}_{n-1}\right|}\&CenterDot;\frac{G}{N}.$

$\left[\underset{k=1}{\overset{n-1}{\mathrm{\&Sigma;}}}{\&Integral;}_{(k-1)\&CenterDot;T}^{k\&CenterDot;T}\right[U(t-(k-1)\&CenterDot;T)-U(t-{\mathrm{\&tau;}}_k)\left]\mathrm{dt}\right]$

$-\frac{{\mathrm{\&theta;}}_{n-1}}{\left|{\mathrm{\&theta;}}_{n-1}\right|}\&CenterDot;\frac{G}{N}.$

${\&Integral;}_{(n-1)\&CenterDot;T}^{n\&CenterDot;T}[U(t-(n-1)\&CenterDot;T)-U(t-{\mathrm{\&tau;}}_n)]\mathrm{dt}$

$={\mathrm{\&theta;}}_{n-1}-\frac{{\mathrm{\&theta;}}_{n-1}}{\left|{\mathrm{\&theta;}}_{n-1}\right|}\frac{G}{N}.$

${\&Integral;}_{(n-1)\&CenterDot;T}^{n\&CenterDot;T}[U(t-(n-1)\&CenterDot;T)-U(t-{\mathrm{\&tau;}}_n)]\mathrm{dt}$

若计算该式的定积分，则构成

[式12]

${\mathrm{\&theta;}}_n=(1-\frac{G\&CenterDot;T}{2\mathrm{\&pi;}\&CenterDot;N})\&CenterDot;{\mathrm{\&theta;}}_{n-1}$

这样的等比数列的循环公式。

因而，下式成为表示每个周期T的相位差变化的数学模型。

[式13]

${\mathrm{\&theta;}}_n={(1-\frac{G\&CenterDot;T}{2\mathrm{\&pi;}\&CenterDot;N})}^n\&CenterDot;\mathrm{\&theta;}$

可是，该数列的收敛条件是本实施例的PLL电路的闭锁条件，且

[式14]

$0<\frac{G\&CenterDot;T}{\mathrm{\&pi;}\&CenterDot;N}<4$

必须满足。

相反，如果满足上述条件，则意味着不管初期(时刻t＝0)相位差是什么值都必须闭锁。

另外，由此可知，GT/Nπ＝2时，在1周期内成为相位差0。

即，采用本实施例的数学模型，在可以提供解析PLL电路动作的方法的同时，可以把握对于本实施例的PLL电路的阶跃相位输入的响应动作，再者，也使得闭锁时间的设计成为可能。

如以上所述，本实施例的PLL电路的特征在于，设有这样的相位比较器，它在该基准时钟信号的每一个周期，执行基准时钟信号与比较时钟信号的相位比较，生成具有高电压电平、低电压电平及基准电平等3值的矩形波信号，高电压电平的矩形波信号的时间宽度与低电压电平的矩形波信号的时间宽度正比于相位差，无相位差时，不输出高电压电平的矩形波信号和低电压电平的矩形波信号，而输出基准电平。

另外，PLL电路的特征在于，设有输出其频率对应于所输入的电压值的时钟信号的VCO(电压控制振荡器，以下称为VCO)，将上述VCO输出的时钟信号N分频(N为自然数)后的信号作为比较时钟信号，反馈至上述相位比较器。

再者，PLL电路的特征在于设有这样的电平移动器，该电平移动器对应于相位比较器输出的高电压电平矩形波信号的电压值和低电压电平矩形波信号的电压值及基准电平电压值将电平变换到适当的控制电压值上，作为对VCO的输入。

这样，PLL电路可以设置具有任意的电压-频率特性的VCO。

另外，PLL电路将以数列表达PLL电路响应的数学模型作为工作原理。

产业上利用的可能性

如以上所述，依据本实施例的PLL电路，上述的3值输出的相位比较器是被称为「相位频率比较器」的类型，成为被广泛集成电路(IC)化的比较器，若使用这样的通用的相位比较器，由于没有必要设计专用的相位比较器，可以得到降低该部分设计成本的PLL电路。

而且，相位同步确立后，作为VCO输入只是稳定的基准电平电压，因此作为PLL电路的输出频率变动小。

另外，相位收敛条件若决定于

[式15]

|θ_n|＜ε

(ε是相位同步确立后的容许相位差的最大值)

则从满足于此式的n，也可以立即算出收敛速度是n×T，保持了所谓现有的PLL电路的优点。

再者，在数列的收敛条件式中，其收敛范围是现有PLL电路的2倍，因此可得到电路设计自由度扩大的PLL电路。

Claims (1)

1.一种锁相环(PLL)电路，具有：

相位比较器，输入基准时钟信号和比较时钟信号并比较基准时钟信号的相位与比较时钟信号的相位，生成并输出具有对应于相位差的时间宽度的预定电压电平的矩形波信号；

电平移动器，输入从所述相位比较器输出的矩形波信号，对从所述相位比较器输出的高电压电平的矩形波信号的电压值和低电压电平的矩形波信号的电压值及基准电平的电压值这三个电压值进行变换并输出矩形波信号；

电压控制振荡器(VCO)，输入从所述电平移动器输出的信号，输出其频率对应于该信号的电压电平的时钟信号；

分频器，将从该电压控制振荡器输出的时钟信号被N分频后的信号作为比较时钟信号反馈至所述相位比较器，N为自然数；其特征在于：

所述锁相环电路满足将所述基准时钟信号的1周期部分的相位差作为1个计量单位的下述数列的收敛条件，使输入到所述相位比较器中的所述基准时钟信号与所述比较时钟信号的相位差为0：

θ_n＝(1-((G·T)/(2π·N)))ⁿ·θ

n：自然数

π：圆周率

G：对应于VCO的电压-频率特性的常数

T：基准时钟信号的振荡周期

N：分频器的分频数，为自然数

θ：时刻0的相位差

θ_n：时刻nT的相位差。

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