JPH08274635A - 位相ロック回路 - Google Patents

Abstract

(57)【要約】 【課題】 調整用信号を印加して制御発振器の周波数を
予め設定された値に調整する場合に、位相同期が完了し
た状態になったときに帰還ループを長期間開路状態に維
持することにより、電力消費量を最大限に抑制すること
を目的とする。 【解決手段】 予め設定された値の周波数で信号を生成
する基準発振器と、制御発振器により生成される信号と
基準発振器により生成される信号とを入力端子で受信
し、位相誤差信号を出力端子から供給する位相検出器
と、位相検出器の出力端子と制御発振器の調整用端子に
接続され、位相誤差の大きさと符号の関数である調整用
信号を調整用端子へ供給できる処理回路手段とを備え、
この処理回路手段は、位相検出器の出力信号により起動
され、位相誤差の値を数値で測定するカウンタと、この
カウンタと調整用端子との間に接続され、上記数値の測
定値に対応する振幅をもつ信号を生成するディジタル−
アナログ変換器とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は発振器の周波数を調
整するための回路に関する。さらに詳しくいえば、本発
明は、適宜の端子に周波数調整用の信号を印加すること
によって、制御可能な発振器（Controllable Oscillato
r ）の周波数を予め設定された値に調整するための位相
ロック回路に関するものである。

【０００２】

【従来の技術、および、発明が解決しようとする課題】
周知のように、位相ロック回路は、所望の値に安定に設
定された周波数を有する信号を発生させる基準発振器
と、二つの発振器からの信号を入力として受信し位相誤
差信号を生成する位相検出器と、位相誤差信号から連続
波成分を抽出し、制御可能な発振器の調整用端子へ適宜
の振幅でその連続波成分を印加する低域フィルタ（Low-
pass Filter ）とにより実質的に構成される。帰還ルー
プを安定化させるために、適宜の処理回路手段を設けて
調整用信号へ位相誤差符号に関する情報を付加する。低
域フィルタは、検出された位相誤差に比例した電圧でも
って充電されるコンデンサを備えている。

【０００３】この種の位相ロック回路については、例え
ば、出版物「大容量記憶装置の手引き…拡張型周辺機器
（Mass Storage Handbook …Advanced Peripherals）」
（第２版、ナショナルセミコンダクターズ社、1988年、
9-32〜9-39頁）に記載されている。上記の位相ロック回
路においては、帰還ループ、すなわち、位相同期ループ
を開路状態にしておく期間が長くなると、回路内の電気
エネルギーの消費量を増大するという不都合が生じてく
る。電気エネルギーの消費量をできる限り低減させるこ
とが必要な用途においては、位相同期ループをある程度
の期間だけ開路状態にして、位相同期ループ内の結合が
起こるや否や、すなわち、基準発振器と同じ周波数と同
じ位相でもって制御可能な発振器が動作するような安定
した動作状態が達成されるや否や、回路構成部品の動作
を停止させる。この場合、低域フィルタのコンデンサの
容量を充分に大きくして、安定した動作状態が所望の期
間継続することを保証する。低域フィルタのコンデンサ
を集積回路内に組み込む場合など、このコンデンサの寸
法を制限することが求められる場合、位相同期ループを
開路状態にしておく期間をごく短くして対応する電気エ
ネルギーの消費を低減させることが必要である。

【０００４】本発明は上記のような問題点に鑑みてなさ
れたものであり、回路内の電気エネルギーの消費量を抑
えるために、安定した動作状態に達成されたときに帰還
ループを無期限の期間開路状態に維持することにより、
電気エネルギーの消費量をできる限り抑えた位相ロック
回路を提供することを目的とするものである。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明の位相ロック回路は、調整用端子に調整用信
号を印加することによって制御可能な制御発振器の周波
数を予め設定された値に調整する場合に、上記の予め設
定された値の周波数で信号を生成する基準発振器と、上
記制御発振器によって生成される信号と基準発振器によ
って生成される信号とを入力端子で受信し、位相誤差信
号を出力端子から供給する位相検出器と、この位相検出
器の出力端子と上記制御発振器の調整用端子とに接続さ
れ、かつ、上記位相誤差信号に対応する位相誤差の大き
さと符号との関数である調整用信号を調整用端子へ供給
することができる処理回路手段とを備えている。

【０００６】この処理回路手段は、位相検出器の出力信
号によって起動され、かつ、上記位相誤差の値を数値で
測定するカウンタと、このカウンタと上記調整用端子と
の間に接続され、上記数値の測定値に対応する振幅をも
った信号を生成するディジタル−アナログ変換器とを有
する。好ましくは、本発明の位相ロック回路において、
上記処理回路手段は、上記制御発振器の調整用端子と位
相検出器の出力端子とに接続された二つの正負の符号の
定電流発生器を含み、この定電流発生器は、上記位相誤
差の符号の関数としての位相検出器からの信号によって
選択的に起動されるように構成される。

【０００７】さらに、好ましくは、本発明の位相ロック
回路において、上記位相検出器は、基準発振器の出力端
子に接続される第一の入力端子を有すると共に、上記位
相検出器の第一の出力端子に接続される出力端子を有す
る第一のフリップフロップと、上記制御発振器の出力端
子に接続される第二の入力端子を有すると共に、上記位
相検出器の第二の出力端子に接続される出力端子を有す
る第二のフリップフロップとを備え、第一および第二の
フリップフロップのスイッチ切替信号の間の時間間隔に
よって上記位相誤差の大きさが規定されるように構成さ
れている。

【０００８】上記位相検出器は、さらに、第一および第
二のフリップフロップの出力端子にそれぞれ接続される
第一の入力端子および第二の入力端子を有すると共に、
第一および第二のフリップフロップのリセット入力端子
に接続される出力端子を有する論理ゲートを備え、この
論理ゲートは、第一および第二のフリップフロップの出
力信号が両方とも上記論理ゲートの入力端子に供給され
たときにリセット信号を生成することができるように構
成される。

【０００９】さらに、好ましくは、本発明の位相ロック
回路において、上記カウンタは、位相検出器の第一の出
力端子および第二の出力端子にそれぞれ接続される第一
の加算計数入力端子および第二の減算計数入力端子を有
している。上記位相検出器は、さらに、上記カウンタに
接続される論理回路を備え、この論理回路は、スイッチ
切替信号が第一および第二のフリップフロップ中の一方
あるいは他方のフリップフロップの出力端子に供給され
たときのみ上記カウンタを使用可能にするように構成さ
れる。

【００１０】さらに、好ましくは、本発明の位相ロック
回路において、上記論理回路は、第一のフリップフロッ
プの出力端子に接続される第一の入力端子を有すると共
に、第二のフリップフロップの反転出力端子に接続され
る第二の入力端子を有し、かつ、上記カウンタの加算計
数入力端子に接続される出力端子を有する論理積の論理
ゲートからなる第一のＡＮＤ論理ゲートと、第二のフリ
ップフロップの出力端子に接続される第一の入力端子を
有すると共に、第一のフリップフロップの反転出力端子
に接続される第二の入力端子を有し、かつ、上記カウン
タの減算計数入力端子に接続される出力端子を有する論
理積の論理ゲートからなる第二のＡＮＤ論理ゲートとを
含む。

【００１１】本発明の位相ロック回路は、後述の実施の
形態の一つに関する詳細な説明から一層深く理解される
であろう。ただし、本発明は当該実施の形態に制限され
るものではない。本発明の位相ロック回路においては、
帰還ループ内の位相同期が完了した状態を維持する場合
に、低域フィルタの抵抗およびコンデンサを使用する代
わりに、カウンタおよびディジタル−アナログ変換器を
使用しているので、位相同期が完了した状態はカウンタ
の内容によって確実に維持される。したがって、位相同
期が完了した状態、すなわち、帰還ループ内の開路状態
は、低域フィルタの時定数等に依存することのない無期
限の期間確実に不変であり得るので、回路内の電気エネ
ルギーの消費量が抑制され、位相ロック回路の安定した
動作が保証される。

【００１２】

【発明の実施の形態】以下添付図面を用いて本発明の実
施の形態（以下、実施例とよぶこととする）を詳細に説
明する。ただし、ここでは、本発明の位相ロック回路と
従来の位相ロック回路との差異を明確にするために、ま
ず、図１および図２を参照しながら従来の位相ロック回
路の構成および動作について考察する。

【００１３】図１は、従来の位相ロック回路の基本構成
を示す回路ブロック図である。図１では、電流により制
御可能なタイプの基準発振器ICO1と制御発振器ICO2は、
位相検出器10の第一の入力端子Ａ、および第二の入力端
子Ｂにそれぞれ接続される出力端子を有している。基準
発振器ICO1は、基準電流発生器Iref（図示せず）に接続
される調整用入力端子を有している。

【００１４】さらに、図１において、位相検出器10は、
第一のフリップフロップ FF1、および第二のフリップフ
ロップ FF2からなる二つのフリップフロップを備えてい
る。これらのフリップフロップ FF1およびFF2 のそれぞ
れの「セット」端子S1およびS2は、位相検出器10の入力
端子ＡおよびＢを形成する。さらに、上記フリップフロ
ップ FF1およびFF2 のそれぞれの出力端子Q1およびQ2
は、位相検出器10の第一の出力端子Ｃ、および第二の出
力端子Ｄに接続される。論理ゲートNANDは、フリップフ
ロップの出力端子Q1およびQ2に接続される二つの入力端
子を有し、かつ、フリップフロップの「リセット」端子
R1およびR2に接続される一つの出力端子を有している。

【００１５】位相検出器10の出力端子ＣおよびＤはま
た、二つの定電流発生部11および12の起動端子（Activa
ting Terminals）にもそれぞれ接続されている。さらに
詳しくいえば、上記出力端子ＣおよびＤは、第一の電源
端子Vdd と回路ノードＥとの間で第一のスイッチSW1 に
直列に接続された定電流発生器G1、および、第二の電源
端子（図１中にアース記号で示す）と上記回路ノードＥ
との間で第二のスイッチSW2 に直列に接続された定電流
発生器G2の起動端子にそれぞれ接続されている。

【００１６】コンデンサＣを抵抗器Ｒに直列に接続させ
ることにより構成される低域フィルタは、回路ノードＥ
とアースとの間に接続されている。回路ノードＥはま
た、相互コンダクタンス増幅器（Transconductance Amp
lifier）Gmに接続されている。この相互コンダクタンス
増幅器Gmの出力端子は、制御の対象となる制御発振器IC
O2の調整用端子Ｆに接続される。

【００１７】図２は、図１の位相ロック回路の動作に関
連する一連の波形を示すタイミングチャートである。図
１の位相ロック回路の動作について図２を参照して考察
する。まず初めに、制御発振器ICO2が基準発振器ICO1よ
りも遅延しており、二つのフリップフロップの出力端子
Q1およびQ2をローレベル（“Ｌ”：Low Level ）にして
コンデンサＣを放電させた場合について考察する。基準
発振器ICO1の出力信号の立ち上がりに対応する時間軸ｔ
のt0の時点で、フリップフロップFF1 がスイッチ信号を
受信する。これによって、出力端子Q1がハイレベル
（“Ｈ”：High Level）に変わる。出力信号ICO2の立ち
上がりに対応する時間軸ｔのt1の時点で、フリップフロ
ップFF2 がスイッチ切替信号を受信する。これによっ
て、出力端子Q2がハイレベルに変わる。これと同時に、
否定論理和ゲートである論理ゲートNANDの両方の入力端
子がハイレベルになる。これによって、論理ゲートNAND
の出力端子からの信号で両方のフリップフロップがリセ
ットされる。

【００１８】回路ノードＥで、t0の時点に、定電流発生
器G1が起動することによって（スイッチSW1 が閉じるこ
とによって）、電圧Vr＝IRが瞬間的に発生する。ここ
で、Iは発生器G1の電流を示し、R は抵抗器Ｒの抵抗値
を示す。また、発生器G1が起動されたt1〜t0の期間にコ
ンデンサＣが充電されるために、電圧Vc1=I/C(t1-t0)が
抵抗器に印加される。ここで、C はコンデンサＣのキャ
パシタンス（容量）を示す。t1の時点の直後にフリップ
フロップがリセットされると、出力端子Q1およびQ2はロ
ーレベルに戻り、発生器G1の動作は停止する。このとき
に、電流I は抵抗器Ｒを通過するのを止め、電圧V は、
回路ノードＥで、t1〜t0の期間にコンデンサＣに蓄積さ
れた負荷によって瞬間的に電圧Vc1 のレベル値にまで低
下する。

【００１９】t0の時点以降に回路ノードＥに発生した電
圧は、相互コンダクタンス増幅器Gmによって電流に変換
され、制御発振器ICO2の調整用端子Ｆに供給される。こ
の結果、瞬間的な周波数変動が引き起こされる。このよ
うな瞬間的な周波数変動は、実際には、二つの発振器の
間の位相誤差、すなわち、位相ずれ（Phase-Displaceme
nt）の減少として認識される。

【００２０】基準発振器ICO1の信号の位相が、制御発振
器ICO2の信号の位相より進んだままであれば、図２に示
すように、上記の処理を繰り返す。また一方で、二つの
発振器の間に存在する位相ずれに対応するt3〜t2の期間
にコンデンサＣがさらに充電されるために、制御発振器
ICO2の調整用信号を発生させる回路ノードＥの電圧VがV
c2 の値だけ上昇する。

【００２１】制御発振器ICO2の周波数の補正で基準発振
器ICO1が制御発振器ICO2より遅延したら、図示のよう
に、符号を反転させて上記の処理を繰り返す。すなわ
ち、まず最初に、フリップフロップFF2 の出力端子Q2を
ハイレベルにし、定電流発生器G2を起動する（スイッチ
SW2 を閉じる）。制御発振器ICO2の出力信号の立ち上が
りに対応するt4の時点では、回路ノードＥの電圧V がIR
の値だけ低下する。ここで、I は定電流発生器G2の電流
を示す。さらに、この電流I は定電流発生器G1の電流に
等しいものとする。そして、位相ずれに対応するt5〜t4
の期間にコンデンサＣが放電するために、ノードＥの電
圧V はVc3=I/C(t5-t4)の値だけ低下する。t5の時点の直
後に、ノードＥの電圧V はVr=IR の値だけ上昇し、V=Vc
1+Vc2-Vc3 の値に達する。

【００２２】図示の例では、後の補正で、基準発振器IC
O2に対する制御発振器ICO2の位相同期が完了する。この
位相同期が完了した状態は、調整用ループ内の動作が停
止して開路状態になったとしても、制御発振器ICO2の端
子Ｆの調整用電流が回路ノードＥの最終電圧Vc1+Vc2-Vc
3 に対応する値を維持するまで持続する。上記のよう
に、ループが制御対象の制御発振器の正しい周波数に影
響を与えることなく開路状態を維持する期間は、コンデ
ンサＣの寸法に依存すると共に、明らかに、位相ロック
回路が開路状態のときのコンデンサ自体が実際に示す絶
縁具合いによって異なる。

【００２３】図３は、本発明に係る位相ロック回路の実
施例を示す回路ブロック図である。図３において、図１
の同一あるいは同等の構成部品については、同一の記号
あるいは参照符号を付して表すこととする。図３の本発
明の実施例における位相検出器10は、二つのフリップフ
ロップFF1およびFF2 、ならびに論理ゲートNANDに加え
て、二つの論理積ゲートである第一のＡＮＤ論理ゲート
AND1、および第二のＡＮＤ論理ゲートAND2を備えてい
る。これらのＡＮＤ論理ゲートAND1およびAND2は、それ
ぞれ、二つの入力端子の一方が二つのフリップフロップ
の一方の出力端子Q1またはQ2に接続され、二つの入力端
子の他方が二つのフリップフロップの他方の反転出力端
子/Q2 または/Q1 （本来ならば、Q2またはQ1の上部に横
線を付記して表すべきであるが、このような表示方法は
現行の電子出願方式では困難なので、やむを得ず、/Q2
または/Q1 のように表すこととする）に接続されてい
る。容易に実証されることではあるが、二つのＡＮＤ論
理ゲートの機能は、位相検出器10の二つの出力端子で同
時に信号が供給されるのを回避することである。

【００２４】図３の本発明の実施例によれば、検出器10
によって出力端子ＣおよびＤから供給される位相誤差信
号を処理する回路は、加算計数入力端子UPが出力端子Ｃ
に接続されると共に減算計数入力端子DWが出力端子Ｄに
接続されるような加減算計数により動作するカウンタCN
T と、このカウンタCNT の出力端子と制御発振器ICO2の
調整用端子Ｆに接続された位相ロック回路の出力ノード
Ｈとの間に接続されるディジタル−アナログ変換器DAC
とを備えている。これらのカウンタCNT およびディジタ
ル−アナログ変換器DAC により、本発明の特徴である処
理回路手段が形成される。

【００２５】ついで、上記の図３の回路の動作について
図４の波形を参照して考察する。図４は、図３の位相ロ
ック回路の動作に関連する一連の波形を示すタイミング
チャートである。図４において、制御対象の制御発振器
ICO2は、基準発振器ICO1より遅延しており、カウンタCN
T の値はゼロ（０）にリセットされているものと仮定す
る。時間軸ｔのt0の時点で、位相検出器10の出力端子Ｃ
はハイレベルに変わる。また一方で、出力端子Ｄはロー
レベルのままである。t1の時点で、上記の出力端子の状
態が反転し、二つのフリップフロップは、論理ゲートNA
NDによってリセットされる。

【００２６】このときに定電流発生器G1が起動するた
め、t1〜t0の期間に、定電流発生器G1の電流I は調整用
電流Icとして調整用端子Ｆに流入する。この期間に、カ
ウンタCNT は、加算計数入力端子UPにハイレベルの信号
が供給されるため、加算される方向に計数することが可
能になる。カウンタの計数速度は、所望の正確さで位相
ずれを測定するのに充分な速度に設定される。t1の時点
でのカウンタの出力に示される数値n1は、電流In1 に変
換される。この電流の大きさは位相ずれの度合に正比例
する。別の位相比較がt2の時点に開始されるまで、電流
In1 は制御発振器ICO2の調整用端子Ｆに流れ出す。

【００２７】上記の処理は、加算計数入力端子UPが再び
起動されるt3〜t2の時点の測定期間において繰り返され
る。カウンタによる計数は数値n1からn2へと進む。調整
用電流Icは、別の位相ずれの測定値に対応するIn2 の値
だけ増加する。次に制御発振器ICO2の周波数を補正する
ことによって、当該実施例の場合、図４に示すように、
基準発振器ICO1が制御発振器ICO2より遅延している状態
になる。したがって、符号を反転させて上記の処理を繰
り返すことになる。すなわち、位相検出器10の第一の出
力端子Ｃをローレベルにして第二の出力端子Ｄをハイレ
ベルにする。そして、定電流発生器G1の動作を停止し、
定電流発生器G2を起動する。これと同時に、カウンタCN
T の加算による計数を停止し、減算による計数を起動す
る。

【００２８】t4の時点で、電流IcはI の値だけ減少す
る。すなわち、定電流発生器G1の電流に等しいとされる
定電流発生器G2の電流分だけ減少する。t5の時点で、定
電流発生器G2の動作が停止すると、電流Icは、カウンタ
の新しい計数値で決定される値になる。t5〜54の期間で
は、計数は減算により行われるので（この例では、減算
値はn3）、調整用電流Ic=In1+In2-In3は、t5〜t4の期間
の位相ずれ測定値に対応する値だけ減少する。

【００２９】図４に示す例では、調整用電流によって、
制御対象の制御発振器ICO2の基準発振器ICO1に対する位
相同期が完了する。この位相同期が完了した状態は、電
流Icが位相同期値を維持する間持続する。この電流Ic
は、本発明の実施例の位相ロック回路の場合、カウンタ
の内容によって決定されるので、無期限の期間確実に不
変であり得る。したがって、位相同期内の調整回路部の
構成部品の動作が停止したとしても、すなわち、帰還回
路（または、帰還ループ）が開路状態のままであったと
しても、制御発振器ICO2の周波数および位相は確実に一
定であるという利点を有する。

【００３０】ここでは、本発明の実施例を一つだけ図解
し説明したが、本発明の概念の範囲から逸脱することな
く数々の変更や修正が加えられ得ることは明白である。
例えば、前述のような入力信号等に関係なく独自の計数
率に基づいて動作するタイプのカウンタの代わりに、入
力パルスを計数するタイプのカウンタを用いてもよい。
さらに、前述のような二つのＡＮＤ論理ゲートAND1およ
びAND2からなり位相検出器10の二つの出力端子に同時に
信号が供給されるのを防ぐ論理回路の代わりに、入力端
子に二種類の信号が同時に供給されても構わないカウン
タを設けてもよい。ただし、この場合は、定電流発生器
G1およびG2の電流を互いに等しくして、両方の定電流発
生器が起動したときに調整用電流に影響を及ぼさないよ
うにしなければならない。

【００３１】

【発明の効果】以上説明したように、本発明によれば、
帰還ループ内の位相同期が完了した状態を維持する場合
に、低域フィルタの抵抗およびコンデンサを使用する代
わりに、カウンタおよびディジタル−アナログ変換器を
使用しているので、位相同期が完了した状態はカウンタ
の内容によって確実に維持される。したがって、位相同
期が完了した状態、すなわち、帰還ループ内の開路状態
は、無期限の期間確実に不変であり得るので、回路内の
電気エネルギーの消費量が最大限に抑制され、位相ロッ
ク回路の安定した動作が保証されるような位相ロック回
路が実現される。

【００３２】さらに、本発明によれば、帰還ループ内の
位相同期が完了した状態を維持するために、容量が大き
く寸法の大きいコンデンサを回路内に組み込む必要がな
いので、位相ロック回路の集積回路化が容易に実現され
る。

【図面の簡単な説明】

【図１】従来の位相ロック回路の基本構成を示す回路ブ
ロック図である。

【図２】図１の位相ロック回路の動作に関連する一連の
波形を示すタイミングチャートである。

【図３】本発明に係る位相ロック回路の実施例を示す回
路ブロック図である。

【図４】図３の位相ロック回路の動作に関連する一連の
波形を示すタイミングチャートである。

【符号の説明】

10…位相検出器 11、12…定電流発生部 AND1、AND2…ＡＮＤ論理ゲート CNT …カウンタ DAC …ディジタル−アナログ変換器 FF1 、FF2 …フリップフロップ G1、G2…定電流発生器 ICO1…基準発振器 ICO2…制御発振器 NAND…論理ゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピサティ バレリオ イタリア国，27049 ボスナスコ，ビア カバランテ，19 (72)発明者 アリニ ロベルト イタリア国，27049 ストラデラ，ビア ディ ビットリオ（番地なし)

Claims (5)

【特許請求の範囲】
1. 【請求項１】 調整用端子（Ｆ）に調整用信号を印加す
   ることによって、制御可能な制御発振器(ICO2)の周波数
   を予め設定された値に調整するための位相ロック回路で
   あって、 前記の予め設定された値の周波数で信号を生成する基準
   発振器(ICO1)と、 前記の制御発振器(ICO2)によって生成される信号と該基
   準発振器(ICO1)によって生成される信号とを入力端子で
   受信し、位相誤差信号を出力端子から供給する位相検出
   器(10)と、 該位相検出器(10)の出力端子と前記制御発振器(ICO2)の
   調整用端子（Ｆ) とに接続され、かつ、前記位相誤差信
   号に対応する位相誤差の大きさと符号との関数である調
   整用信号を前記調整用端子（Ｆ）へ供給することができ
   る処理回路手段とを備えており、該処理回路手段は、 前記位相検出器(10)の出力信号によって起動され、か
   つ、前記位相誤差の値を数値で測定するカウンタ(CNT)
   と、 該カウンタ(CNT) と前記調整用端子（Ｆ）との間に接続
   され、前記数値の測定値に対応する振幅をもった信号を
   生成するディジタル−アナログ変換器(DAC) とを有する
   ことを特徴とする位相ロック回路。
2. 【請求項２】 前記処理回路手段が、前記の制御可能な
   制御発振器(ICO2)の調整用端子（Ｆ）と前記位相検出器
   (10)の出力端子とに接続された二つの正負の符号の定電
   流発生器(G1 、G2) を含み、 該定電流発生器(G1 、G2) は、前記位相誤差の符号の関
   数としての前記位相検出器(10)からの信号によって選択
   的に起動されるように構成される請求項１記載の位相ロ
   ック回路。
3. 【請求項３】 前記位相検出器(10)が、 前記基準発振器(ICO1)の出力端子に接続される第一の入
   力端子（Ａ）を有すると共に、前記位相検出器(10)の第
   一の出力端子（Ｃ）に接続される出力端子(Q1)を有する
   第一のフリップフロップ(FF1) と、 前記の制御可能な制御発振器(ICO2)の出力端子に接続さ
   れる第二の入力端子（Ｂ）を有すると共に、前記位相検
   出器(10)の第二の出力端子（Ｄ）に接続される出力端子
   (Q2)を有する第二のフリップフロップ(FF2) とを備え、 前記第一および第二のフリップフロップ(FF1、FF2)のス
   イッチ切替信号の間の時間間隔によって前記位相誤差の
   大きさが規定されるように構成されており、 前記位相検出器(10)は、さらに、 前記第一および第二のフリップフロップ(FF1、FF2)の出
   力端子にそれぞれ接続される第一の入力端子および第二
   の入力端子（Ａ、Ｂ）を有すると共に、前記第一および
   第二のフリップフロップ(FF1、FF2)のリセット入力端子
   に接続される出力端子を有する論理ゲート(NAND)を備
   え、該論理ゲート(NAND)は、前記第一および第二のフリ
   ップフロップ(FF1、FF2)の出力信号が両方とも該論理ゲ
   ート(NAND)の入力端子に供給されたときにリセット信号
   を生成することができるように構成される請求項１また
   は２記載の位相ロック回路。
4. 【請求項４】 前記カウンタ(CNT) が、前記位相検出器
   (10)の第一の出力端子（Ｃ）および第二の出力端子
   （Ｄ）にそれぞれ接続される第一の加算計数入力端子(U
   P)および第二の減算計数入力端子(DW)を有しており、 前記位相検出器(10)が、さらに、前記カウンタ(CNT) に
   接続される論理回路を備え、該論理回路は、スイッチ切
   替信号が前記第一および第二のフリップフロップ(FF1、
   FF2)中の一方あるいは他方のフリップフロップの出力端
   子(Q1 、Q2) に供給されたときのみ前記カウンタ(CNT)
   を使用可能にするように構成される請求項３記載の位相
   ロック回路。
5. 【請求項５】 前記論理回路が、 前記第一のフリップフロップ(FF1) の出力端子(Q1)に接
   続される第一の入力端子を有すると共に、前記第二のフ
   リップフロップ(FF2) の反転出力端子に接続される第二
   の入力端子を有し、かつ、前記カウンタ(CNT) の加算計
   数入力端子(UP)に接続される出力端子を有する論理積の
   論理ゲートからなる第一のＡＮＤ論理ゲート(AND1)と、 前記第二のフリップフロップ(FF2) の出力端子(Q2)に接
   続される第一の入力端子を有すると共に、前記第一のフ
   リップフロップ(FF1) の反転出力端子に接続される第二
   の入力端子を有し、かつ、前記カウンタ(CNT) の減算計
   数入力端子(DW)に接続される出力端子を有する論理積の
   論理ゲートからなる第二のＡＮＤ論理ゲート(AND2)とを
   含む請求項４記載の回路。