JPH08154044A - ９０度移相器 - Google Patents
９０度移相器Info
- Publication number
- JPH08154044A JPH08154044A JP31599894A JP31599894A JPH08154044A JP H08154044 A JPH08154044 A JP H08154044A JP 31599894 A JP31599894 A JP 31599894A JP 31599894 A JP31599894 A JP 31599894A JP H08154044 A JPH08154044 A JP H08154044A
- Authority
- JP
- Japan
- Prior art keywords
- input
- signal
- terminal
- phase shifter
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】
【目的】 単一の入力信号に対応して９０度の位相差を
有する１対の出力を発生する９０度移相器において、入
力信号に高調波成分がふくまれても２つの出力の位相差
を良好に保つ９０度移相器を提供することを目的とす
る。 【構成】 所定周波数のアナログ信号を入力端子（Ｃ
P ）に入力し、相互にほぼ９０度の位相差を有する１対
のパルス波形を出力する９０度移相器において、前記所
定周波数を通過しその整数倍の周波数を阻止する素子
（７、８、９）を介して、前記アナログ信号を前記入力
端子に入力する。
有する１対の出力を発生する９０度移相器において、入
力信号に高調波成分がふくまれても２つの出力の位相差
を良好に保つ９０度移相器を提供することを目的とす
る。 【構成】 所定周波数のアナログ信号を入力端子（Ｃ
P ）に入力し、相互にほぼ９０度の位相差を有する１対
のパルス波形を出力する９０度移相器において、前記所
定周波数を通過しその整数倍の周波数を阻止する素子
（７、８、９）を介して、前記アナログ信号を前記入力
端子に入力する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル無線通信用
の変調器などに用いられる９０度移相器に関する。
の変調器などに用いられる９０度移相器に関する。
【０００２】
【従来の技術】ＱＰＳＫなどのディジタル変調信号の発
生器には高精度な９０度移相器が不可欠であり、ディジ
タル回路を利用した移相器が広く用いられている。この
従来の９０度移相器の構成を図５に、またその動作を図
６に示す。この９０度移相器は２個のディレイ・フリッ
プ・フロップ（以下Ｄ−ＦＦ）を用いている。Ｄ−ＦＦ
はクロック（ＣＫ）入力の立上りの瞬間のデータ（Ｄ）
入力がＱ端子に出力され、その反転した出力が
生器には高精度な９０度移相器が不可欠であり、ディジ
タル回路を利用した移相器が広く用いられている。この
従来の９０度移相器の構成を図５に、またその動作を図
６に示す。この９０度移相器は２個のディレイ・フリッ
プ・フロップ（以下Ｄ−ＦＦ）を用いている。Ｄ−ＦＦ
はクロック（ＣＫ）入力の立上りの瞬間のデータ（Ｄ）
入力がＱ端子に出力され、その反転した出力が
【外１】 端子に出力される。今、端子１から入力された入力信号
ＣP は、第１のＤ−ＦＦ４のＣP 端子に直接入力され、
第２のＤ−ＦＦ５のＣＫ端子にはインバータ６を介して
入力される。また第１のＤ−ＦＦ４のＱ端子の出力信号
は第２のＤ−ＦＦ５のＤ端子に入力されると共に、第２
のＤ−ＦＦ５の
ＣP は、第１のＤ−ＦＦ４のＣP 端子に直接入力され、
第２のＤ−ＦＦ５のＣＫ端子にはインバータ６を介して
入力される。また第１のＤ−ＦＦ４のＱ端子の出力信号
は第２のＤ−ＦＦ５のＤ端子に入力されると共に、第２
のＤ−ＦＦ５の
【外２】 端子の出力信号が第１のＤ−ＦＦ４のＤ端子に入力され
る。その結果、図６に示すように出力端子２から取り出
される出力信号ＣI は、入力信号ＣP の立ち上りごとに
その状態が反転し、また出力端子３から取り出される出
力信号ＣQ は、入力信号ＣP の立下りごとにその状態が
反転する。従って、出力信号ＣI および出力信号ＣQ は
入力信号ＣP の１／２の周波数となり、かつ互いに９０
度の位相差を持つ。
る。その結果、図６に示すように出力端子２から取り出
される出力信号ＣI は、入力信号ＣP の立ち上りごとに
その状態が反転し、また出力端子３から取り出される出
力信号ＣQ は、入力信号ＣP の立下りごとにその状態が
反転する。従って、出力信号ＣI および出力信号ＣQ は
入力信号ＣP の１／２の周波数となり、かつ互いに９０
度の位相差を持つ。
【０００３】
【発明が解決しようとする課題】ところで、９０度移相
器の入力端子１に入力される信号はトランジスタ等の非
線型素子で生成された信号であり、一般的に入力周波数
の周波数成分（基本波）の整数倍の周波数成分（高調
波）が含まれている。この場合の９０度移相器の動作を
示す図を図７に示す。入力信号は基本波と２倍波を含ん
だ信号である。Ｄ−ＦＦのようなディジタル回路は一般
に、ハイとローの論理レベルを分けるしきい値をはさん
で動作があいまいとなる不安定領域がある。図からわか
るように、２倍波を含んだ信号は、含まない場合に比べ
不安定領域で信号が変化する時間が長い。この時、入力
信号ＣP の立下りごとに状態が反転する出力信号ＣQ
は、立上りおよび立下りにゆらぎを持った信号となる。
入力信号の基本波成分と２倍波成分の位相関係によって
は、出力信号ＣI の立上りおよび立下りがゆらぐ場合も
ある。すなわち、９０度移相器の入力信号に高調波成分
が含まれた場合、２出力の位相誤差が大きくなるという
問題点があった。
器の入力端子１に入力される信号はトランジスタ等の非
線型素子で生成された信号であり、一般的に入力周波数
の周波数成分（基本波）の整数倍の周波数成分（高調
波）が含まれている。この場合の９０度移相器の動作を
示す図を図７に示す。入力信号は基本波と２倍波を含ん
だ信号である。Ｄ−ＦＦのようなディジタル回路は一般
に、ハイとローの論理レベルを分けるしきい値をはさん
で動作があいまいとなる不安定領域がある。図からわか
るように、２倍波を含んだ信号は、含まない場合に比べ
不安定領域で信号が変化する時間が長い。この時、入力
信号ＣP の立下りごとに状態が反転する出力信号ＣQ
は、立上りおよび立下りにゆらぎを持った信号となる。
入力信号の基本波成分と２倍波成分の位相関係によって
は、出力信号ＣI の立上りおよび立下りがゆらぐ場合も
ある。すなわち、９０度移相器の入力信号に高調波成分
が含まれた場合、２出力の位相誤差が大きくなるという
問題点があった。
【０００４】本発明は、上記のような課題を解決するた
めに成されたもので、入力信号に高調波成分が含まれた
場合であっても、２出力の位相差を良好に保つことがで
きる９０度移相器を提供することを目的とする。
めに成されたもので、入力信号に高調波成分が含まれた
場合であっても、２出力の位相差を良好に保つことがで
きる９０度移相器を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明の特徴は、所定周波数のアナログ信号を入力端
子に入力し、相互にほぼ９０度の位相差を有する１対の
パルス波形を出力する９０度移相器において、前記所定
周波数を通過しその整数倍の周波数を阻止する素子を介
して、前記アナログ信号を前記入力端子に入力する９０
度移相器にある。
の本発明の特徴は、所定周波数のアナログ信号を入力端
子に入力し、相互にほぼ９０度の位相差を有する１対の
パルス波形を出力する９０度移相器において、前記所定
周波数を通過しその整数倍の周波数を阻止する素子を介
して、前記アナログ信号を前記入力端子に入力する９０
度移相器にある。
【０００６】
【作用】上記の構成によれば、入力信号に高調波成分が
含まれた場合であっても、９０度移相器の入力部には基
本波成分のみが供給されるため、２出力の位相差を良好
に保つことが可能となる。
含まれた場合であっても、９０度移相器の入力部には基
本波成分のみが供給されるため、２出力の位相差を良好
に保つことが可能となる。
【０００７】以下本発明を実施例に基づいて詳細に説明
する。
する。
【０００８】
【実施例】本発明の第１の実施例を示す図を図１に示
す。この図において４、５はＤ−ＦＦ、６はインバー
タ、７はコイル、８、９はコンデンサ、１はＣP 入力端
子、２はＣI 出力端子、３はＣQ 出力端子を表してい
る。
す。この図において４、５はＤ−ＦＦ、６はインバー
タ、７はコイル、８、９はコンデンサ、１はＣP 入力端
子、２はＣI 出力端子、３はＣQ 出力端子を表してい
る。
【０００９】同図において、コイル７、コンデンサ８お
よびコンデンサ９の値を適当に選ぶ事により、端子１よ
り入力された信号ＣP の内、基本波成分のみを通過し、
高調波成分を阻止する低域通過の周波数特性を持たせる
事が可能である。この時、９０度移相器の入力信号ＣP
に高調波成分が含まれていた場合であっても、コイル
７、コンデンサ８およびコンデンサ９を通過し、第１お
よび第２のＤ−ＦＦのクロック入力端子ＣＫに供給され
る信号は基本波成分のみとなるため、２出力の位相差を
良好に保つことができる。
よびコンデンサ９の値を適当に選ぶ事により、端子１よ
り入力された信号ＣP の内、基本波成分のみを通過し、
高調波成分を阻止する低域通過の周波数特性を持たせる
事が可能である。この時、９０度移相器の入力信号ＣP
に高調波成分が含まれていた場合であっても、コイル
７、コンデンサ８およびコンデンサ９を通過し、第１お
よび第２のＤ−ＦＦのクロック入力端子ＣＫに供給され
る信号は基本波成分のみとなるため、２出力の位相差を
良好に保つことができる。
【００１０】図２は上記実施例の９０度移相器を個別部
品で構成し、直交変調器ＩＣと組み合わせて変調精度を
測定した結果である。９０度移相器のＣI 出力およびＣ
Q 出力は直交変調器にキャリアとして入力し、また３８
４ｋｂｐｓのＱＰＳＫ信号をベースバンド信号として直
交変調器に与えている。９０度移相器の入力信号ＣPは
４６０ＭＨｚとその２倍波が含まれた信号であり、図１
中のコイル７、コンデンサ８およびコンデンサ９の値を
変えることで、Ｄ−ＦＦのクロック端子への２倍波入力
レベルを変えている。測定結果から、本発明により２倍
波の通過量を基本波に対して１５ｄＢ以上阻止すること
で変調精度が格段に良くなっていることがわかる。
品で構成し、直交変調器ＩＣと組み合わせて変調精度を
測定した結果である。９０度移相器のＣI 出力およびＣ
Q 出力は直交変調器にキャリアとして入力し、また３８
４ｋｂｐｓのＱＰＳＫ信号をベースバンド信号として直
交変調器に与えている。９０度移相器の入力信号ＣPは
４６０ＭＨｚとその２倍波が含まれた信号であり、図１
中のコイル７、コンデンサ８およびコンデンサ９の値を
変えることで、Ｄ−ＦＦのクロック端子への２倍波入力
レベルを変えている。測定結果から、本発明により２倍
波の通過量を基本波に対して１５ｄＢ以上阻止すること
で変調精度が格段に良くなっていることがわかる。
【００１１】上記実施例では、９０度移相器の入力端子
とＤ−ＦＦのクロック入力端子との間に、基本波成分を
通過し、高調波成分を阻止するような周波数特性を持っ
た素子としてコイルとコンデンサを用いて構成する場合
について示しているが、これに限るものではなく、低域
通過、あるいは帯域通過の周波数特性を持ち得るもので
あれば良い。またＤ−ＦＦは、クロック入力の立上りで
はなく、立下りの瞬間のデータをＱ端子に出力する物で
あっても良い。
とＤ−ＦＦのクロック入力端子との間に、基本波成分を
通過し、高調波成分を阻止するような周波数特性を持っ
た素子としてコイルとコンデンサを用いて構成する場合
について示しているが、これに限るものではなく、低域
通過、あるいは帯域通過の周波数特性を持ち得るもので
あれば良い。またＤ−ＦＦは、クロック入力の立上りで
はなく、立下りの瞬間のデータをＱ端子に出力する物で
あっても良い。
【００１２】図３は本発明の第２の実施例を示す図であ
る。第１のＤ−ＦＦ４と第２のＤ−ＦＦ５のＣＫ端子に
は逆相の信号が入力され、第１のＤ−ＦＦ４の
る。第１のＤ−ＦＦ４と第２のＤ−ＦＦ５のＣＫ端子に
は逆相の信号が入力され、第１のＤ−ＦＦ４の
【外３】 端子の出力信号は第２のＤ−ＦＦ５のＤ端子に入力され
ると共に、第２のＤ−ＦＦ５のＱ端子の出力信号が第１
のＤ−ＦＦ４のＤ端子に入力される。またコイル１０、
コンデンサ１１およびコイル１２は低域通過の周波数特
性を持ち、９０度移相器の入力信号ＣP に高調波成分が
含まれていた場合であっても、第１および第２のＤ−Ｆ
Ｆのクロック入力端子ＣＫに供給される信号は基本波成
分のみとなるため、２出力の位相差を良好に保つことが
できる。
ると共に、第２のＤ−ＦＦ５のＱ端子の出力信号が第１
のＤ−ＦＦ４のＤ端子に入力される。またコイル１０、
コンデンサ１１およびコイル１２は低域通過の周波数特
性を持ち、９０度移相器の入力信号ＣP に高調波成分が
含まれていた場合であっても、第１および第２のＤ−Ｆ
Ｆのクロック入力端子ＣＫに供給される信号は基本波成
分のみとなるため、２出力の位相差を良好に保つことが
できる。
【００１３】図４は本発明の第３の実施例を示す図であ
る。本実施例は、９０度移相器をトランジスタ、抵抗お
よび容量で構成しており、モノリシックＩＣ化に適して
いる。四角で囲まれた部分２８および２９はエミッタ結
合論理（ＥＣＬ）のＤ−ＦＦを構成しており、ＣＫはク
ロック入力部、
る。本実施例は、９０度移相器をトランジスタ、抵抗お
よび容量で構成しており、モノリシックＩＣ化に適して
いる。四角で囲まれた部分２８および２９はエミッタ結
合論理（ＥＣＬ）のＤ−ＦＦを構成しており、ＣＫはク
ロック入力部、
【外４】 はその反転信号入力部、Ｄはデータ入力部、
【外５】 はその反転信号入力部、Ｑ、
【外６】 は出力部である。またＶCC、ＶCS、ＶREF は電源端子で
あり、トランジスタ３２〜３８は電流源として働く。
今、端子１から入力された入力信号ＣP は、トランジス
タ２０および２１より構成される差動回路に入力されて
１８０度の位相差を持った２信号に変換された後、バッ
ファ用のトランジスタ２２および２３に入力される。こ
こでトランジスタ２２のエミッタには抵抗２４および容
量２５により構成される低域通過の周波数特性を持った
素子が設けられ、またトランジスタ２３のエミッタには
抵抗２６および容量２７により構成される低域通過の周
波数特性を持った素子が設けられて、これらの素子を介
した信号が、Ｄ−ＦＦ２８および２９のＣＫおよび
あり、トランジスタ３２〜３８は電流源として働く。
今、端子１から入力された入力信号ＣP は、トランジス
タ２０および２１より構成される差動回路に入力されて
１８０度の位相差を持った２信号に変換された後、バッ
ファ用のトランジスタ２２および２３に入力される。こ
こでトランジスタ２２のエミッタには抵抗２４および容
量２５により構成される低域通過の周波数特性を持った
素子が設けられ、またトランジスタ２３のエミッタには
抵抗２６および容量２７により構成される低域通過の周
波数特性を持った素子が設けられて、これらの素子を介
した信号が、Ｄ−ＦＦ２８および２９のＣＫおよび
【外７】 に入力される。従って入力信号ＣP に高調波が含まれた
場合であっても、Ｄ−ＦＦのクロック入力部に供給され
る信号は基本波成分のみとなるため、端子２および端子
３から得られる２出力信号の位相差を良好に保つことが
できる。
場合であっても、Ｄ−ＦＦのクロック入力部に供給され
る信号は基本波成分のみとなるため、端子２および端子
３から得られる２出力信号の位相差を良好に保つことが
できる。
【００１４】
【発明の効果】以上のように本発明によれば、入力信号
に高調波成分が含まれた場合であっても、２出力の位相
差を良好に保つことができる。
に高調波成分が含まれた場合であっても、２出力の位相
差を良好に保つことができる。
【図１】本発明の第１の実施例を示す図である。
【図２】本発明の９０度移相器と直交変調器ＩＣを組み
合わせた測定結果である。
合わせた測定結果である。
【図３】本発明の第２の実施例を示す図である。
【図４】本発明の第３の実施例を示す図である。
【図５】従来の９０度移相器を示す図である。
【図６】従来の９０度移相器の動作を示す図である。
【図７】従来の９０度移相器に２倍波を含んだ信号が入
力された場合の動作を示す図である。
力された場合の動作を示す図である。
【符号の説明】 １ 入力端子 ２ ＣI 出力端子 ３ ＣQ 出力端子 ４ ディレイ・フリップ・フロップ ５ ディレイ・フリップ・フロップ ６ インバータ ７ コイル ８ コンデンサ ９ コンデンサ １０ コイル １１ コンデンサ １２ コイル
Claims (2)
- 【請求項１】 所定周波数のアナログ信号を入力端子に
入力し、相互にほぼ９０度の位相差を有する１対のパル
ス波形を出力する９０度移相器において、 前記所定周波数を通過しその整数倍の周波数を阻止する
素子を介して、前記アナログ信号を前記入力端子に入力
することを特徴とする９０度移相器。 - 【請求項２】 データ端子（Ｄ）とクロック端子（Ｃ
Ｋ）と１対の逆相信号を出力する出力端子を有する第１
及び第２のディレイ・フリップ・フロップを有し、 第１のフリップ・フロップは、入力端子（ＣP ）からク
ロック端子に入力される信号の立上り、または立下りの
瞬間にデータ端子に入力される信号の論理状態を出力
し、 第２のフリップ・フロップは第１のディレイ・フリップ
・フロップの出力信号を、データ端子に入力すると共に
前記入力端子（ＣP ）に入力される信号の反転信号をク
ロック端子に入力し、 前記第２のディレイ・フリップ・フロップの出力信号を
前記第１のディレイ・フリップ・フロップのデータ端子
に帰還接続して、前記第１のディレイ・フリップ・フロ
ップの出力信号と、前記第２のディレイ・フリップ・フ
ロップの出力信号とを、互いに９０度の位相差を持った
２信号として取り出す９０度移相器において、 前記入力端子（ＣP ）に前記２つのフリップ・フロップ
の出力信号のくり返し周波数の２倍の周波数を入力し、 前記入力端子と、前記２つのフリップ・フロップのクロ
ック端子との間に、 前記入力端子に入力される周波数の信号を通過し、かつ
その整数倍の周波数の信号を阻止する低域通過、あるい
は帯域通過の周波数特性を持った素子を設けたことを特
徴とする９０度移相器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31599894A JPH08154044A (ja) | 1994-11-28 | 1994-11-28 | ９０度移相器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31599894A JPH08154044A (ja) | 1994-11-28 | 1994-11-28 | ９０度移相器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08154044A true JPH08154044A (ja) | 1996-06-11 |
Family
ID=18072106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31599894A Pending JPH08154044A (ja) | 1994-11-28 | 1994-11-28 | ９０度移相器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08154044A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007282080A (ja) * | 2006-04-11 | 2007-10-25 | Nec Electronics Corp | ４相出力２（２ｎ＋１）分周移相器 |
| JP2009159597A (ja) * | 2007-12-26 | 2009-07-16 | Dongbu Hitek Co Ltd | １／４周期遅延クロック発生器 |
| WO2010004747A1 (ja) * | 2008-07-09 | 2010-01-14 | パナソニック株式会社 | 多相クロック分周回路 |
| JP2010130550A (ja) * | 2008-11-28 | 2010-06-10 | Seiko Epson Corp | クロック発生装置およびクロック発生装置におけるジッタ低減方法 |
| JP5093222B2 (ja) * | 2007-03-06 | 2012-12-12 | 富士通株式会社 | 移相器 |
-
1994
- 1994-11-28 JP JP31599894A patent/JPH08154044A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007282080A (ja) * | 2006-04-11 | 2007-10-25 | Nec Electronics Corp | ４相出力２（２ｎ＋１）分周移相器 |
| JP5093222B2 (ja) * | 2007-03-06 | 2012-12-12 | 富士通株式会社 | 移相器 |
| JP2009159597A (ja) * | 2007-12-26 | 2009-07-16 | Dongbu Hitek Co Ltd | １／４周期遅延クロック発生器 |
| WO2010004747A1 (ja) * | 2008-07-09 | 2010-01-14 | パナソニック株式会社 | 多相クロック分周回路 |
| JPWO2010004747A1 (ja) * | 2008-07-09 | 2011-12-22 | パナソニック株式会社 | 多相クロック分周回路 |
| US8319531B2 (en) | 2008-07-09 | 2012-11-27 | Panasonic Corporation | Multi-phase clock divider circuit |
| JP2010130550A (ja) * | 2008-11-28 | 2010-06-10 | Seiko Epson Corp | クロック発生装置およびクロック発生装置におけるジッタ低減方法 |
| US8339160B2 (en) | 2008-11-28 | 2012-12-25 | Seiko Epson Corporation | Clock generating device and jitter reducing method in the clock generating device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5361290A (en) | Clock generating circuit for use in single chip microcomputer | |
| KR950004641B1 (ko) | 가변 분주기 | |
| US20060280278A1 (en) | Frequency divider circuit with a feedback shift register | |
| US4354124A (en) | Digital phase comparator circuit | |
| IL46479A (en) | Pcm regenerator | |
| EP0186521A2 (en) | Digital phase difference detecting circuit | |
| US5339345A (en) | Frequency divider circuit | |
| US3914711A (en) | Gated oscillator having constant average d.c. output voltage during on and off times | |
| US6529052B2 (en) | Frequency multiplier based on exclusive-or gate and frequency divider | |
| US7532049B2 (en) | Reduced-noise frequency divider system | |
| JPH08154044A (ja) | ９０度移相器 | |
| KR20020040903A (ko) | π/2 이상기 | |
| US6459310B1 (en) | Divide by 15 clock circuit | |
| JP3649874B2 (ja) | 分周回路 | |
| JPH08274635A (ja) | 位相ロック回路 | |
| JPH0786839A (ja) | 移相器及びそれを用いたｆｍ受信機 | |
| JPH04260239A (ja) | タイミング抽出回路 | |
| Spataro et al. | A VLSI CMOS delay oriented waveform converter for polyphase frequency synthesizer | |
| US4980655A (en) | D type flip-flop oscillator | |
| JPS60201724A (ja) | デイジタル形電圧制御発振器 | |
| KR100211120B1 (ko) | 클럭분주회로 | |
| JP2827389B2 (ja) | Ｐｌｌ用半導体集積回路 | |
| JPS63139417A (ja) | パルス発生回路 | |
| JPS61218224A (ja) | 分周回路 | |
| JPS62149225A (ja) | Ｆｓｋ復調装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000725 |